SU1013946A1 - Устройство дл умножени - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ, содержащее первый и второй регистры множимого, информационные входы которых подключены соответстэ н-нр к первому и второму входам множимого устройства, первый и второй регистры множител , информационные входы которых подключены соответственно к первому и-второму входам множител  устройства, регистр сдвига, входы занесени  и сдвига которого  вл ютс  п.ервым и вторым управл ющими входами регистров множимого и множител , первый и второй сумматоры результата, сумматор в избыточной системе счисЛенин , первый и вторЪй регистры результата, выходы k + 1 (где k разр дность входных операндов ) младших разр дов которых подключены к входам первой группы соответственно первого и второго сумматоров результата, выходы разр дов со второго по (k+2)-й первого и второго сумматороы результата соединены с соответствующими входами первого и второго регистров результата соответственно , ВЫХОДЫ старшего (k+2)-ro разр да которых подключе1ы соответственно к первсму и втбюму входам сумматора в избыточной системе счислени , выходы которого  вл ютс  выходами результата устройства , а третий и четвертый входил подключены к выходам переноса соответственно, первого и второго сумматоров результата, отличающеес  тем, что, с целью упрощени , оно содержит регистр задержки, четьфе блока элементов 2И-2И-2ИЛИ и два комбинат ционных сумматора, причем первый и второй входы регистра задержки соединены соответственно с первым и вторым входами мнозкител  устройства , а первый и второй выходы (Л подключены соответственно к первым и ВТО1Ж1М входам первого и второго блоков элементов 2И-2И-2ИЛИ, у которых входы первой группы подключены к соответствующим выходам соответственно первого и второго регистров мнбжимого, а входы.второй группы подключены к соответствующим выходам соответственно второго- и первого регистров множимооо го, выходы первого и второго блоков элементов 2И-2И-2ИЛИ соединены со с соответствующими входгши первой 4 группы первого и второго комбинационных сумматоров соответственно в О разр дах с первого по k-й, входы второй группы которых в разр дё1Х qo второго по k+1 -и подключены к соответствующим выходам соответственно третьего и четвертого блоков элементов 2И-2И-2ИЛИ, первые и вторые вхо которых подключены соответственно к первому и второму входам множимого устройства, выходы первого регистра множител  подключены к соответствующим входам первой группы соответственно третьего и четвертого блоков элементов 2И-2И-2ИЛИ, входы второй груп

Description

пы которых соединены с соответствующими выходами второго регистра множител , выходы первого и второго комбинационных сумматоров подключены к соответствующим входам второй группы соответственно первого и второго сумматоров результата .

1

Устройство относитс  к вычислительной технике и может быть при ,манено в качестве решающего узла цифровой вычислительной машины.

Известно устройство умножени  двоичных чисел, представленных последовательным кодом, содержащее 2п-раэр дный сумматор,(n-l)-разр дные регистры множимого и множител  и элементы И fl.

Однако в этом устройстве результат получаетс  через п циклов вычислени .

Известно также устройство дл  умножени , содержащее регистры множимого и множител , регистр результата , сумматор результата, сумматор сомножителей, блок анализа разр дов , регистр сдвига, элементы И и элементы ИЛИ, в котором производитс  ввод сомножителей поразр д- . но, старшими разр дами вперед 2 .

Однако в этом устройстве каждый разр д результата получаетс  за три работы, т.е. устройство имеет низкое быстродействие.

Наиболее близким к предлагаемому  вл етс  устройство дд  умножени , содержащее регистр сдвига, выходы которого подключены к информационным входам первого и третьего коммутатора, управл ющие входы которых соединены соответственно с выходом элемента ИЛИ и со вторым входом множител  устройства, а выходы подключены ко входрм соответственно регистра множител  и регистра знака множител , выходы регистра множител  соединены с первыми входами первого и вторрго блоков элементов И, вторые входы которых соединены с выходами соответственно первого и второго регистрой множимого, входы которых подключены соответственно к первому и второму входу множимого устройства, выходы блоков элементов И подключены к информационным входам второго коммутатора, управл ющие входы которого соединены с выходами регистра знака множител , а перва  и втора  группа выходов соединены с первой группой соответственно первого и второго сумматоров результата , вторые группы входов которых подключены к выходам младших рар дов соответственно первого и второго регистров результата, первые входы первой и второй групп сумматору в избыточной системе счислени  подключены к выходам переноса

соответственно первого и второго сумматоров результата, выходы разр дов которых соединены со входами соответственно первого и второго регистров результата, выходами старшего результата подключенных ко вторым входам первой и второй групп сумматора в избыточной двоичной системе счислени , выходы которого подключены к выходам устройства, входы элемента ИЛИ подключены ко входам множител  устройства .

Устройство производит умножение двух чисел, которые представлены в избыточной двоичной системе счислени , в которой результат вычислени  произведени  выводитс  последовательным кодом, начина  со старщего разр да, в процессе вычислени . Недостатком известного устройства  вл етс  сложность алгоритма

:умножени , что вызывает большие аппаратурные затраты.

Целью изобретени   вл етс  упрощение устройства.

Поставленна  цель достигаетс  .тем, что устройство дл  умножени , содержащее первый и второй регист- . ры множимого, информационные входы которых подключены соответственно к

первому и второму входам множимого устройства, первый и второй регистры множител , информационные входы которых подключены соответственно к первому и второму входам множител  устройства, регистр сдвига, входы занесени  и сдвига  вл ютс  первым и вторым управл ющими входами устройства, а.выходы соединены с соответствующими управл ющими вхо-. дами регистров множимого и множител , первый и второй сумматоры результата , сумматор в избыточной системе счислени , первый и второй регистры результата, .выходы k+1 (где k - разр дность входных операндов ) младших разр дов которых подключены ко входам первой группы соответственно первого и второго сумматоров результата, выходы разр дов со второго по Xk+2)-ft первого и второго сумматоров результа-.

та соединены с соответствующими входами пер.вого и второго регистров результата соответственно, выходы старшего (К-ь2)-го разр да которых подключены соответственно к первомуи второму входам сумматора в избыточной системе счислени  выходы которого  вл ютс  выходами результата устройства, а третий и четвертый входы подключены к выходам переноса соответственно первого и второго сумматоров результат содержит регистр задержки, четыре блока элементов 2И-2И-2ИЛИ и два комбинационных Сумматора, причем первый и второй входы регистра задержки соединены соответственно с первым и вторым входами множител  устройства, а первый и второй выходы подключены соответственно к первым и вторым входам первого и второго блоков элементов 2И-2Иг2ИЛИ у которых входы первой группы подключены к соответствующим выходам соответственно первого и второго регистров множимого, а входы второй группы подключены к соответствующим выходам соответственно второго и первого регистров множимого, выходы первого и второго блоков элементов 2И-2И-2ИЛИ соединены с соответствующими входами первой группы первого и второго комбинационных сумматоров соответственно в разр дах с первого по k-й, входы второй группы которых в разр дах со второго пo(k+i)-й подключены к соответствующим выходам соответственно третьего и четвертого блоков элементов 2И-2И-2ИЛИ, первый и вторые входы которых подключены соответственно к первому и второму входам множимого устройства, выходы первого регистра множител  подключены к соответствующим входам первой группы соответственно третьего и четвертого блоков элементов 2Й-2И 2ИЛИ, входы второй группы которых соединены с соответствующими выхоДс1ми второго регистра множител , выходы первого и второго комбинационных сумматоров подключены к соотвёТ ствующим входам второй группы соответственно первого и второго сумматоров результата.

На фиг. 1 приведена структурна  схема устройства} на- фиг. 2 - два элемента 2И-2И-2ИЛИ.

Устройство дл  умножени  имеет входы 1 и 2 множимого устройства, первый и второй регистры 3 и 4 множимого- , первый и второй входы 5 и б множител  устройства, первый и второй регистры 7 и 8 множител , ретистр 9 задержки, блоки 10-13 элементов 2И-2И-2ИЛИ, регистр 14 сдвига, комбинационные сумматоры 15 и 16,:сумматоры 17 и 18 результата , регистры 19 и 20 результата, сумматор 21 в двоичной избыточной системе счислени  и выходы 22 и 23 устройства.

Входы 1 и 2 множимого устройства соединены с информационными входами соответственно первого и второго, регистров 3 и 4 множимого, входы 5 и 6 множител  устройства соединены

Q с информационными входами соответственно первого и второго регистров 7 и 8 множител  и с первым и вто- . . рым входами регистра 9 задержки, первый и второй выходы которого подключены соответственно к первым и вторым входам первого и второго блоков 10 и 11 элементов 2И-2И-2ИЛИ, а первые и вторые входы третьего и четвертого блоков 12 и 13 элементов 2И-2И-2ИЛИ подключены соответственно к первому и второму входам 1 и 2 множимого устройства, уп равл ющие входы регистров 3, 4 и 7 и 8 множимого и множител  подключены к выходам регистра 14 сдвига,

5 входы занесени  24 и Сдвига 25 которого  вл ютс  первым и вторым управл ющими входами устройства, йыходы первого регистра 3 множимого прдключены ко входам первой групп пы первого блока 10 элементов

2И-2И-2ИЛИ и входам второй группы второго блока 11 элементов 2И-2Й2ИЛИ , выходы второго регистра 4 множимого подключены ко входам второй группы первого блока 10 элементов

2И-2И-2ИЛИ и ко входам первор группы второго блока 11 элементов 2И 2И-2ИЛИ, выходы первого регистра 7 множител  подключены ко входам :первой группы третьего блока 12

0 элементов 2И-2И-2Ш1И и ко входам второй группы четвертого блока 13 элементов 2И-2И-2ШШ, выходы : второго регистра 8 множител  подключена ко входам -второй группы третьего блока 12 элементов .

2И-2И-2ИЛИ и ко входам первой группы четвертого блока 13 элементов 2И-2И-2ИЛИ, выходы первого и второго блоков 10 и 11 элементов

0 2И-2И-2ИЛИ соединены с соответствующими входами первой группы соответственно первого и второго комбинационных сумматоров 15-и 16, у . . которых входы второй труппы подключены к соответствующим выходам третьего и четвертого блоков 12 и 13 элементов 2И-2И-2ИЛИ сортветственно , а выходы соединены с соответствующими входами первой группы соответственно первого и второго сумматоров 17 и 18 результата, входы второй группы которых соединены с соответствующими выходами младших разр дов соответственно первого и второго регистров 19 и 65 20 результата, входы KOTOIMX соедийены с соответствующими выходами первого и второгоСумматоров 17 и 18 результата соответственно, выходы переноса которых подключены соответственно к первому и второму входам сумматора 21 .в избыточной двоичной системе счислени , третий и четвертый входы которого подключе ны к выходам старшего разр да соответственно первого и второго регист ров 19 и 20 результата, а выходы сумматора 21 в избыточной двоичной системе  вл ютс  выходами устройства . На фиг. 2 изображены два элемент 2И-2И-2ИЛИ 26. Алгоритм работы устройства задаетс  формулой ,.,2-(А.ДВ., В. ДА). где А- - текущее значение множимого В- - текущее значение множител  ДА- - значение i-ro разр да множимого; ЛВ - значение (i-l)-ro разр да множител . В нулевом такте работы устройства регистры 3 и 4 множимого, регистры 7 и 8 множител  и регистры 19 и 20 результата сбрасываютс  в нулевое состо ние, а в первый разр д регистра 14 сдвига заноситс  единица, котора  в первом такте поступит на управл ющие входы старшег k-ro разр да регистров 3,4 и 7, 8 и сдвинетс  во второй разр д per гистра 14 сдвига. Во-втором такте единица с выхода второго разр да регистра 14 сдвига поступит на управл ющие входы (k-l)-ro разр да регистр 14 сдвига осуществл ет преобразование последовательного кода множимого А и множител  В в параллельный . Значени  множимого А и множител  В последовательным кодом в избыточной двоичной системе счислени , ста шими разр дами вперед, поступают на входы 1,2 и 5,6 устройства. Значени множител  В задерживаютс  на один тактрегистром 9 задержки. В регист рах 3 и 4 множимого и в регистрах. 7 и 8 множител  накапливаетс  , . разр дов множимого А и множител  В. Первый и второй блоки 10 и 11 эл ментов 2И-2И-2ИЛИвыдают текущие зн чени  произведени  () и (А,-ДВ,) .(фиг. 2), которые подаютс на входы первой группы соответствен первого и второго комбинационных су маторов 15 и 16, на входы второй гр пы которых поступают текущие значе ни  произведени  . ) (BjflA- ) Первый комбинационный сумматор 15, первый сумматор 17 результата и первый регистр 19 результата представл ют собой сумматор-накопитель дл  положительных значений произведени  АВ, а второй комбинационный сумматор 16, второй сумматор 18 результата и второй регистр 20 результата- сумматорнакопитель дл  отрицательных значений произведени  АВ. Код текущего произведени  (A:jAB- Л поступает на входы первой группы с первого по k-й разр д, а код текущего произведени  (В.,-лА.( ) поступает на входы второй группы со второго по (k+1)-и разр д первого комбинационного сумматора 15, с выходов которого ()-й разр дный код подаетс  н-а входы второй группы первого сумматора 17 результата, на входы первой Группы которого со второго по (k+2)-разр д подаютс  значени  ;(k-i-1) младашх разр дов суммы 5 , пол5 ченной на выходах сумматора 17 в предыдущем (1-1}-м такте работы устройства, с выходов (k+1) младших разр дов регистра 19 результата . Значение старшего (k-f-3)-ro разр да полученной суммы S. с выходов переноса сумматоров 17 и 18 результата подаютс  на первый и второй входы сумматора 21, работающего в избыточной системе счислени , образу  положительные значени  чисел А и В-|, отрицательные значени  которых А и ВТ- образуютс  зна.чени ми (k+2)-ro разр да суи№1ы S.J . , которые поступают на третий и четвертый входы сумматора 21 с выходов старшего (k+2)-ro разр да регистров 19 и 20 результата . Значени  .(k+Z) младших разр дов суммы Sj с выходов разр дов сумматора 17 и 18 занос тс  в регистрыа19 и 20 результата. Сумматор 21 суммирует числа А. и В и вьщает результат произведени  А-В последовательнь1м кодом, .старшими разр дами вперед, на выходы 22 (положительных значений) и 23 (отрицательных значений)результата устройства. Дл  по снени  работы устройства перемножим два числа А ИТО и В 1111 (п 4): 0000 1Г11 1111 1111 Z. 01010010 Z 0101 или округл   до п 4 i j ДА. I ДВ I A I BJ I В,ЛАИ St

Результат вычислени  z.orffl Z Устройство позвол ет получать результат вычислени  на четвертом , такте работы, т.е. задержка внутри устройства составл ет 3 такта, что обеспечивает BilcoKoe быстродействие устройства (вместо 2п тактов в обычных устройствах умножени  Ь Цо сравнению с известным устройством дл  умножени  предлагаемое устройство имеет более простую стру туру и, следовательно, меньшие аппаратурные затраты. В два раза сокращаетс  число разр дов регистров множимого, множител  и коммутации (п/2 вместо п)и отсутствуют блоки элементов И (содержгицие 2п элемен ,тов И). Объем комбинационных суммат ров и сумматоров результата данного тройства примерно равны по объем лру маторов результата известного устро ства (2п одноразр дных сумматоров), блоки элементов 2И-2И-2ИЛИ равны по объему коммутатору известного устройства (2п элементов 2И-2И-2ИЛИ Таким образом, устройство позвол ет сократить число разр дов регистров в 2 .раза, что составл ет примерно 20% всего оборудовани , и при этом быстродействие устройства остаетс  прежним.

1-. Г S . I a I b I - По сравнению с параллельными устройствами умножени  предлагаемое устройство обладает более простой структурой, меньшим объемом оборудовани  и малым числом св зей на входе устройства умножени  ИС 1802 ВР2, которое выполн ет операцию перемноркени  двух 8-разр дных чисел за 6 тактов, при п 24 требуетс  ЗИС 1802 ВР2, общий объем которых равен объему предлагаемого устройства , а результат получаетс  через 18 тактов. В предлагаемом устройстве значение старшего разр да результата снимаетс  с выхода устройства через 3 такта,т.е. быстродействие предлагаемого устройства выше известного (на ИС 1802 ВР2) . Крс ке того, устройство работает в избыточной системе , в числа |(в том числе и результат) переда- ютс  старшими разр дами вперед, что позвол ет широко использовать устройство в поточных вычислительных системах (например, в процессорах БПФ). Применение ИС 1802 ВР2 в избыточных системах счислени  требует увеличени  оборудовани  в 2 раза (дл  положительных и отрицательных значений чисел).

Claims (1)

1. УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ, содержащее первый и второй регистры множимого, информационные входы которых подключены соответственно к первому и второму входам множимого устройства, первый и второй регистры множителя, информационные входы которых подключены соответственно к первому и -второму входам множителя устройства, регистр сдвига, входы занесения и сдвига которого являются первым и вторым управляющими входами регистров множимого и множителя, первый и второй сумматоры результата, сумматор в избыточной системе счисления, первый и вторЬй регистры результата, выходы к + 1 (где к разрядность входных операндов ) младших разрядов которых подключены к входам первой группы соответственно первого и второго сумматоров результата, выходы разрядов со второго по (к+2)-й первого и второго сумматороы результата соединены с соответствующими входами первого и второго регистров результата соответственно, выходы старшего (к+2)-го разряда которых подключена соответственно к первому и второму входам сумматора в избыточной системе счисления, выходы которого являются выходами результата устройства, а третий и четвертый входа подключены к выходам переноса соответственно, первого и второго сумматоров результата, отличающее ся тем, что, с целью упрощения, оно содержит регистр задержки, четыре блока элементов 2И-2И-2ИЛИ и два комбинаг ционных сумматора, причем первый и второй входы регистра задержки 'соединены соответственно с первым и вторым входами множителя устройства, а первый и второй выходы подключены соответственно к первым и вторым входам первого и второго блоков элементов 2И-2И-2ИЛИ, у которых входы первой группы подключены к соответствующим выходам соответственно первого и второго регистров мнджимого, а входа, второй группы подключены к соответствующим выходам соответственно второго- и первого регистров множимого, выхода первого и второго блоков элементов 2И-2И-2ИЛИ соединены с соответствующими входами первой группы первого и второго комбинационных сумматоров соответственно в разрядах с первого по k-й, входа второй группы которых в разрядах ςο второго по к+1 -й подключены к соответствующим выходам Соответственно третьего и четвертого блоков элементов 2И-2И-2ИЛИ, первые и вторые входа которых подключены соответственно к первому и второму входам множимого устройства, выхода первого регистра множителя подключены к соответствующим входам первой группы соответственно третьего и четвертого блоков элементов 2И-2И-2ИЛИ, входа второй труп

   SU-.1013946 пы которых соединены с соответствующими выходами второго регистра множителя, выходы первого и второго комбинационных сумматоров под ключены к соответствующим входам второй группы соответственно первого и второго сумматоров результата.