SU1541599A1 - Матричное вычислительное устройство - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано при построении вычислителей матричного типа дл  выполнени  операции умножени  и делени  двоичных чисел. Целью изобретени   вл етс  расширение функциональных возможностей за счет умножени  и делени  двоичных чисел в дополнительных кодах. Матричное вычислительное устройство содержит матрицу  чеек из N строк и N столбцов, первую и вторую группы из N элементов И, группу из N одноразр дных сумматоров, а кажда   чейка матрицы включает элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, элемент И и одноразр дный сумматор. Устройство дополнительно содержит элемент НЕ, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, группу из N коммутаторов, элемент ИЛИ и N узлов, каждый из которых включает два коммутатора, три элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, элемент И-НЕ и элемент ИЛИ. 5 ил.

Description

Изобретение относитс  к вычислительной технике и может быть использо-1 вано при построении однотактовых вычислителей матричного типа дл  выполнени  операции умножени  и делени  двоичных целых и дробных чисел, представленных в дополнительном коде.

Цель изобретени  - расширение , . функциональных возможностей за счет умножени  и делени  двоичных чисел в дополнительных кодах.

На фиг. 1 приведена структурна  схема предлагаемого устройства при на фиг. 2 функциональна  схема узла; на фиг. 3 - функциональна  схема  чейки, используемой в устройстве; на фиг. 4 и 5 - схемы вычислительных процессов, происход щих при

умножении и делении (N - разр дность операндов).

Матричное вычислительное устройство (фиг. 1) содержит группу из N узлов 1, матрицу NxN  чеек 2, элемент НЕ 3, первую группу из N элементов И 4, элемент {ГСКЛЮЧАЮЦЕЕ ИЛИ 5, группу из N коммутаторов 6, элемент ИЛИ 7, вторую группу из N элементов И 8, группу из N одноразр дных сумматоров 9. Кроме этого, устройство имеет первый 10 и второй 11 входы управлени  устройством, первую группу входов 12 (входы множител  В или старших разр дов делимого Х, вторую группу входов 13 (входы множимого А или делител  Y), третью группу входов 14 (входы младших разр дов делимого X ), персд

Јь

:л

ее о

вую группу выходов 13 (выходы старши разр дов произведени  С или частного Z) , вторую группу выходов 16 (выходы младших разр дов произведени  С ), а также вход 17 логического нул .

Каждый узел 1 (фиг. 2), выполн ющий в устройстве функции локального (поразр дного) управлени , содержит первый коммутатор 18, первый 19 и второй 20 элементы ИС1СЛЮЧАЮЩЕЕ ИЛИ, элемент И-НЕ 21, третий элемент ИСКЛЮЧАЮЩЕЕ ШШ 22, второй коммутатор 23 и элемент ИЛИ 24. Кроме этого, узел 1 имеет вход 25, подключенный к первому входу коммутатора 18, первым входам элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 19 и 22, а также второму входу коммутатора 23, выход 26 первого коммута-

тораfвход 27, подключенный к второму JQ систему счислени  (-1, 0, +0, ис30

и первому входу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 19 и 20 соответственно, второй вход 28 второго элемента ИСЮШЧАЮЩЕЕ ИЛИ, выход 29 второго коммутатора, выход 30 элемента ИЛИ, второй вход 31 25 элемента ИЛИ, выход 32 второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход 33 третьего элемент ИСКЛЮЧАЮЩЕЕ ШШ.

Кажда   чейка 2 (фиг. 3), выполн юща  функции поразр дной арифметической обработки, содержит элемент ИСКЛЮЧАЮЩЕЕ ШШ 34, элемент И 35 и одноразр дный сумматор 36. Кроме этого .,  чейка 2 имеет выход 37 переноса одноразр дного сумматора, второй вход 38 элемента И, первый 39 и второй 40 входы элемента ИСКЛЮЧАЮЩЕЕ ШШ, второй вход 41, вход переноса 42 и выход 43 одноразр дного сумматора соответственно .

Входы управлени  коммз таторов не изображены. При делении коммутаторы передают информацию через первые входы , расположенные на условных графических отображени х (УГО) сверху и слева, а при умножении - с вторых входов, расположенных соответственно снизу и справа.

Номера строк в устройстве возрастают сверху вниз, а столбцов - слева направо. Аналогична нумераци  элемен- тов в группах. Входы знаковых разр дов операндов и выход знака результата расположены в разр дных группах слева и сверху.

Умножение в устройстве выполн етс  следующим образом (фиг.1). На вход 10 управлени  должен поступать нулевой урове.нь, а на вход 11 - еди-

пользуемую только дл  внутреннего представлени  множител . В этом слу чае произведение С будет представле но обычным двоичным кодом (0,1), та как оно получено в результате сумми ровани  либо вычитани  кодов множим го А, не подвергавшихс  преобразова нию. Код (2Н-1)-разр дного произвед ни  С формируетс  на выходах 15 и 1 устройства (соответственно N старши и N-1 младших разр дов).

Алгоритм умножени  основан на сл дующей формуле (дл  дробных чисел):

О +1г(а„ФЬ; Д(Ь;®Ь;

-Ч2.2.,

I :

(1

40

45

где А - множимое, равное а0,а,,а ..

а(Ы Ь; - разр д множител  В (где В

Ь„ ,b, ,b. . .bN.f), причем Ь, (0,1) и считаетс , что Ь- - разр д множител  В, выражен ного в двоичной системе счи лени  (-1, 0, +1), причем Ь „, (-1, 0, +1);

2-2 - константный поправочный чле Ф - операци  ИСКЛЮЧАЮЩЕЕ ШШ.

55

Формулу (1) при можно предст вить в виде следующего информационн пол  частичных произведений, кода поправки и константного члена, дающих при суммировании код произведени  С. Причем каждый бит информацио ного пол  представлен здесь в виде пр моугольника, в пр моугольнике от ражен и способ вычислени  этого бит

ничный. При этом происходит настройка на операцию , что обеспечиваетс  передачей информационных CHI- налов через вторые входы коммутаторов (расположенных на УГО справа и снизу ) , настройкой элементов И 8 и ИЛИ 24 на режим логического повторени , а также закреплением за элементом

ИЛИ 7 функций генератора логической единицы. Дополнительный код N-раз- р дного множимого А поступает на входы 13 устройства и передаетс  во все строки  чеек матрицы. Дополнительный код множител  В в N разр дов поступает на входы 12 устройства и передаетс  в узлы 1. В узлах 1 происходит преобразование кода из двоичной системы счислени  (0,1) в двоичную

0

пользуемую только дл  внутреннего представлени  множител . В этом случае произведение С будет представлено обычным двоичным кодом (0,1), так как оно получено в результате суммировани  либо вычитани  кодов множимого А, не подвергавшихс  преобразованию . Код (2Н-1)-разр дного произведени  С формируетс  на выходах 15 и 16 устройства (соответственно N старших и N-1 младших разр дов).

Алгоритм умножени  основан на следующей формуле (дл  дробных чисел):

О +1г(а„ФЬ; Д(Ь;®Ь;)

-Ч2.2.,

I :

(1)

где А - множимое, равное а0,а,,а ...

а(Ы Ь; - разр д множител  В (где В

Ь„ ,b, ,b. . .bN.f), причем Ь,6 (0,1) и считаетс , что Ь- - разр д множител  В, выраженного в двоичной системе счислени  (-1, 0, +1), причем Ь ,-6 „, (-1, 0, +1);

2-2 - константный поправочный член; Ф - операци  ИСКЛЮЧАЮЩЕЕ ШШ.

Формулу (1) при можно представить в виде следующего информационного пол  частичных произведений, кода поправки и константного члена, дающих при суммировании код произведени  С. Причем каждый бит информационного пол  представлен здесь в виде пр моугольника, в пр моугольнике отображен и способ вычислени  этого бита.

N-

1-1

(a0€b,)Sc(b,©blt,).2

;iJ il г1.1 °f.

Код поправки формируетс  на выхода коммутаторов 18 узлов 1 и поступает дл  суммировани  на вторые входы сум- маторов  чеек 2 первой строки матрицы Вычисление каждого информационного разр да кода поправки происходит на элементах ИСКЛЮЧАЮЩЕЕ ИЛИ 19 (операци  aa@bt-), элементе ИСКЛЮЧАЮЩЕЕ ИЛИ 22 (операци  ,-) и элементе И-НЕ 2Т..

Вычисление частичных произведений выполн етс  на элементах ИСКЛЮЧАЮЩЕЕ и И 35 каждой из строк  чееек 2 матрицы, управл емых сигналами с выходов коммутатора 23 и элемента ИЛИ 24 соответствующего этой строке узла 1. При Ь.+1 на выходе коммутатора 23 и элемента ИЛИ 24 формируетс  код 01, при Ь.-1 формируетс  код 11, а при Ь. 0 этот код равен 10 или 00. Сами же Ь,- определ ютс  по значению двух разр дов bj и Ь(м. Причем , если Ь и Ь,-м одинаковы; в противном случае , если Ь- 1, иначе ,

если .

N -1 Константный чл ен 2- 2 задаетс 

единичным уровнем на выходе элемента ИЛИ 1 (так как на входе 11 единица), и уровнем единицы, формируемым при этом на выходе N-ro коммутатора 6.

Сформированные таким образом слагаемые формулы (1) суммируютс  сумматорами  чеек 1 и сумматорами 6 группы . Полнорлзр дное произведение фор-

, Частичные произведени 

b:- A-7

,-1

Константный член 2-2

к-

5

0

0

5

0

5

мируетс  на выходах сумматоров  чеек 2М-й строки и группы 6, и далее поступает на выходы 15 и 16. При этом на входах 14 должен быть нулевой код при вычислении . В противном случае устройство реализует формулу С АВ+Х (где X1 - код на входах 14), что позвол ет дополнительно вводить поправки в виде смещений либо осуществл ть округление при усечении разр дности произведени .

Примеры (фиг. 4) иллюстрируют вычислительные процессы в устройстве при реализации умножени  . Разр ды промежуточного представлени  обведены овалом, а стрелки указывают на формируемые по их значению частичные произведени .

Деление в предлагаемом устройстве выполн етс  по алгоритму без восстановлени  остатка. Перед выполнением операции на вход 10 управлени  необходимо подать логическую единицу, а на вход 11 - логический ноль (фиг. 1). Это обеспечивает передачу информационных сигналов через первые входы коммутаторов (.входы, расположенные сверху и слева на УГО коммутаторов ) . Одновременно с этим блокируетс  прохождение сигналов через . элементы И группы 8, а элемент ИЛИ 1 и элементы И 35  чеек 2 начинают работать как логические повторители.

Код 2М-разр дного делимого X поступает на входы 12 (старшие разр ды) и входы 14 (младшие разр ды). Код делител  Y в N разр дов - на входы 13 устройства. Между величинами делимого и делител  должно выполн тьс  соотношение . Код частного Z формируетс  на выходах Т5.

. Знак частного Z0 формируетс  на выходе элемента ИСКЛЮЧАЮЩЕЕ HJIH 20 первого узла 1 и передаетс  на знаковый разр д выходов 15, проход  последовательно, первый коммутатор 6 и первый сумматор 9. Процесс вычислени  остальных цифр частного Z- состоит в итерационном вычислении очередных остатков (ц , формируемых последовательно в каждой из строк  чеек 2 матрицы. При этом кажда  очередна  цифра частного Z вычисл етс  в (1+1)-м узле 1 на основе следующих выражений

,+SiBn(ft)Y, при , (2)

где Sign(Ј,)

+ 1, если знаки (},, и Y противоположны; -1 , если знаки ( и Y равны;

и Y противо-

0,если знаки Q и Y противо- иоложны;

1,если знаки Q-, и Y равны. Причем вычитание.в выражении (2)

заменено суммированием с дополнительным кодом путем инвертировани  кодаY на элементах ИСКЛЮЧАЮЩЕЕ ИЛИ 34  че- ек 2 и суммировани  единицы в младший разр д через элемент И 4.

Определение выполн емого действи  (суммирование либо вычитание), а также очередной цифры Zj осуществл етс  на элементах ИСКЛЮЧАЮЩЕЕ ИЛИ 20 (i-f +1)-го узла 1. Вычисленные таким образом Z j поступают через коммутато- ры 6 на первые входы сумматоров 9 группы, на которых осуществл етс  корекци  частного.

Необходимость коррекции частного

следует из особенности делени  в до-

полнительных кодах и выполн етс  после определени  N-разр дного кода Z0 ,Z, ,Z,j .. . Zw.f. Дл  этого вычисл етс  дополнительна  цифра частного Zn (это осуществл етс  в N-й строке  чеек 2 матрицы с использованием элемента ИСКЛЮЧАЮЩЕЕ ШШ 5), после чего Z. суммируетс  в младший разр д этого кода.

0

5

0

r

0 5

0

,

Таким образом, окончательный результат равен

/ /+/. а ч Ч w Примеры делени  (фиг. 5) иллюстрируют последовательность выполн емых действий при . К св зи с тем, что значение переноса из знакового разр да и значение знакового разр да кода Q; всегда противоположны, цифры Z; равны логической операции ИСКЛЮЧАЮЩЕЕ знакового разр да делител  с переносом из знаковых разр дов кодов очередных остатков (выделено нижней полускобкой).

Claims (2)

1. Формула изобретени 

   Матричное вычислительное устройство , содержащее матрицу  чеек из ft строк и N столбцов, первую и вторую группы из N элементов И, группу из N одноразр дных сумматоров, причем кажда   чейка матрицы содержит элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, элемент И и одноразр дный сумматор, первый вход одноразр дного сумматора m-й  чейки (т+1)-й строки матрицы (,
2. 2...N-1) подключен к выходу одноразр дного сумматора (т+1)-й  чейки tn-й строки матрицы, вход переноса одноразр дного сумматора , первый вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и второй вход элемента И т-и  чейки n-й строки матрицы (,2,..( N) соответственно подключены к выходу переноса одноразр дного сумматора, первому входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и второму входу элемента И (m-f-1 )-й  чейки этой же строки матрицы, второй вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ n-й  чейки га-й строки матрицы подключен к второму входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ n-й  чейки (т+1)-й строки и к n-му разр дному входу второй группы входов устройства, выход одноразр дного сумматора первой  чейки п-и строки матрицы подключен к первому7 входу n-го элемента И второй группы , а вторые входы элементов И второй группы соединены с вторым входом управлени  устройства, вход переноса m-ro одноразр дного сумматора группы соединен с выходом переноса (тп+1)-го одноразр дного сумматора группы, выход п-го одноразр дного сумматора. группы соединен с n-м разр дным выходом первой группы выходов устройства, а выход одноразр дного гуммлчора (га+ + 1)-й  чейки N-и строки м -п рчцы соединен с m-м разр дным выходом второй группы выходов устройства, о т л и- чающеес  тем, что, с целью расширени  функциональных вочможнос- тей за счет умножени  и делени  в дополнительных кодах, введены элемент НЕ, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, группа из N коммутаторов, элемент ИЛИ и N управл ющих узлов, каждый из которых содержит два коммутатора, три элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, элемент И-НЕ и элемент ИШ1, n-й разр дный вход первой группы входов соединен с первым входом первого и третьего эле- ментов ИСКЛЮЧАЮЩЕЕ ИЛИ, первым входо первого коммутатора и вторым входом второго коммутатора п-го управл ющего узла, а также с вторым входом третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ (п-1)-го управл ющего узла, первый разр дный вход второй группы входов устройства соединен с вторым входом первого и первым входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ каждого h-го управл ющего узла и первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выходы первого и второго элементов ИСКЛЮЧАЮЩЕЕ ИЛИ n-fo управл ющего узла соединены соответственно с первым входом эле- мента И-НЕ и первым входом второго коммутатора этого же n-го управл ющего узла, а выход и второй вход элемента И-НЕ п-го управл ющего уЗла соединены соответственно с вторым входом первого коммутатора и выходом третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ n-го управл ющего узла, причем к выходу третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ n-го управл ющего узла подключен первый вход элемента ИЛИ этого же узла, выход переноса одноразр дного сумматора первой  чейки m-й строки матрицы соединен с вторым входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ (m+1)-ro управл ющего узла, а выход переноса одноразр дного сумматора первой  чейки N-и строки матрицы соединен с вторым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соеди- нен с первым входом элемента ИЛИ, а второй вход и выход этого элемента ИЛИ соединены соответственно с вторы входом управлени  устройства и входо переноса N-ro одноразр дного суммато

   ра Группы, первый и второй входы т-го

   Q з 0 5 0 5 о 5 о

   5

   коммутатора группы соединены соот- ветственно с выходом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ та-го управл ющего узла и выходом переноса одноразр дного сумматора первой  чейки чп+1)-й строки матрицы, первый и второй входы N-го коммутатора rpvmibi соединены соответственно с выходом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ N-го управл ющего узла и выходом элемента ИЛИ, первый и второй входы n-го одноразр дного сумматора группы соединены соответственно с выходами п-го коммутатора и п-го элемента И второй группы, вход переноса одноразр дного сумматора N-й  чейки n-й строки матрицы соединен с выходом n-го элемента И первой группы, а первый и второй входы этого же элемента И соединены соответственно с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и вторым входом элемента И этой же N-й  чейки п-и строки матрицы, первый вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и второй вход элемента И первой  чейки (т+1)-й строки матрицы соединены соответственно с выходом второго коммутатора и выходом элемента ИЛИ (m-M)-ro управл ющего узла, выход второго коммутатора и выход элемента ИЛИ первого управл ющего узла соединены соответственно с входом элемента НЕ и вторым входом элемента И первой  чейки первой строки матрицы, а выход элемента НЕ соединен с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ этой же  чейки, второй вход второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ первого управл ющего узла соединен с выходом первого коммутатора первого управл ющего узла, второй вход одноразр дного сумматора гп-й  чейки первой строки матрицы соединен с выходом первого коммутатора (т-И-)то узла, второй вход одноразр дного сумматора N-и  чейки п-и строки матрицы соединен с n-м разр дным входом третьей группы входов устройства, вторые входы, элементов ИЛИ каждого управл ющего узла, а также входы управлени  коммутаторов группы и коммутаторов всех управл ющих узлов подключены к первому входу управлени  устройства, второй вход третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ N-го управл ющего узла подключен к входу, логического нул  устройства.

   tf 7J 9/J

   -aa/1

   3; -r-

   Фиг.

   X л

   9# / f/ #

   si

   Фкг. 4.