SU1180881A1 - Устройство дл умножени - Google Patents
Устройство дл умножени Download PDFInfo
- Publication number
- SU1180881A1 SU1180881A1 SU833586484A SU3586484A SU1180881A1 SU 1180881 A1 SU1180881 A1 SU 1180881A1 SU 833586484 A SU833586484 A SU 833586484A SU 3586484 A SU3586484 A SU 3586484A SU 1180881 A1 SU1180881 A1 SU 1180881A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- binary
- decimal
- outputs
- adder
- matrix
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Abstract
УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ, содержащее регистры множимого, множител и произведени , матрицу блоков умножени , двоичные сумматоры, Преобразователи двоичного кода в дес тичный и дес тичный сумматор, причем первые входы блоков умножени казвдой строки матрицы соединены с выходами тетрад регистра множимого, вторые входы блоков умножени каждого столбца матрицы соединены с выходами соотвегствующих тетрад регистра множител , причем входы k -го двоичного сумматора (k 1,...,N+M-3; N - число дес тичных разр дов множимого; М - число дес тичных разр дов множител ) соединены с выходами младших тетрад i -х блоков умножени ;j-x строк матрицы ( 1,...,N; j 1,.... ,М; i «- j 1 «- 2) , выходы двоичных сумматоров с первого по (К--М-2)-й соединены с входами соответствующих npeoCip,T.ionaTo.iieit дпоич110ГО кода в дec ти тf ыll, Р -и ныход -го преобразовател длоичиого кода л дес тичный соединен с пходом (p+g-2)-ro разр да л,е1 тич|1ого сумматора (р 1,...,Р; Р - число выХОД013 данного преобразовлтел двоичного кода п дес тичн1)1Й; 6 1,..., М+М-2), отличающеес тем, что, с целью сокращени количества оборудовани , блоки умножени выполнены дес тичными, выходы младшей и старшей тетрад первого блока умножени первой строки матрицы соединены соответственно с входом о первой тетрады регистра произведени (Л и входом первого двоичного сумматора, первьм выход первого преобразовател с двоичного кода в дес тичный соединен с входом второй тетрады регистра произведени , выходы младшей и старшей тетрад N-го блока умножени М-и строки матрицы соединены соответственно с входом (+М-2)-го двоичного 00 О сумматора и входом (Н+М-2)-й тетрады дес тичного сумматора, выходы старс ших тетрад i -х блоков ум1южени 00 j-X строк матрицы соединены с входами (/C4l)-ro двоичного сумматора,вы1ХОДЫ разр дов с первого по )-й дес тичного сумматора соединены с входами тетрад соответственно с третьей по (()-m регистра произведени .
Description
Изобретение относитс к вычлслнтельной технике п может быть использовано дл быстрого умножени дес ти ных чисел, а также применено в чачес не основы при разработке универсальных быстродействующих устройств умно жени двоичных и дес тичных чисел. Цель изобретени - сокращение количества оборудовани устройства за счет упрощени используемых в нем преобразователей двоичного кода Б де с тичный из-за обеспечени меньшего диапазона преобразуемых в них чисел На чертеже приведена структурна схема предлагаемого устройства (дл случа , когда число дес тичных разр дов у множимого и у множител равно трем). Устройство содержит регистры 1 множимого , множител и произведени соответственно, матрицу блоков 4 умножени , двоичные сумматоры 5, преоб разователи 6 двоичного кода в дес ти ный и дес тичный сумматор 7. Первые входы блоков 4 умножени каждой стро ки матрицы соединены с выходами соот ветствующих тетрад регистра 1 множимого , вторые входы блоков 4 умножени каждого столбца матрицы соединен с выходами соответствующих тетрад регистра 2 множител , входы k-го двоичного сумматора 5()с 1,2,3,4) соединены с выходами младших тетрад 1-X блоков 4 умножени j -х строк матрицы ( i 1,2,3; j 1,2,3; 1+ i k +2), выходы старших тетрад которых соединены с входами (k+1)-ro двоичного сумматора 5, выходы двоичных сумматоров 5 с первого по четвер тЬсй соединены с входами соответствующих преобразователей 6 Двоичного кода в дес тичный, р-и выход g-го преобразовател 6 двоичного кода в дес тичный соединен с входом () го разр да дес тичного сумматора 7 (р 1,2; f 1,2,3,4), выходы младшей и старшей тетрад первого блока 4 умножени первой строки матрицы соединены соответственно с входом первой тетрады регистра 3 произведеНИН и входом первого двоичного сумматора 5, первый выход первого преобразовател 6 двоичного кода в дес тичный соединен с входом второй тетрады регистра 3 произведени , . выходы младшей и старшей тетрад третьего блока 4 умножени третьей строки матрицы соединены соответстHSHHO с входом четвертого дьоичного сумматора 5 и входом четвертой тетрады дес тичного сумматора 7, выходы разр дов с первогО по четвертый деС тичного сумматора 7 соединены с входами тетрад соответственно с третьей по шестую регистра 3 произведени . В устройстве блоки 4 умножени матрицы, двоичные сумматоры 5, преобразователи 6 двоичного кода в дес тичньш и дес тичньш сумматор 7 вл ютс комбинационными схемами. Блок 4 умножени матрицы предназначен дл перемножени двух дес тичных цифр (цифры множимого и цифры множител ). На его выходах формируетс двухразр дное произведение в дес тичном коде. Пусть, например, цифра множимого равна 9, цифра множител равна 7, и дл представлени дес тичных цифр используетс код пр мого замещени 8 - 4 - 2 - 1. Тогда на выходах старшей тетрады блока 4 умножени сформируетс код 0110, а на выходах его младшей тетра.тда код 0011, Блок 4 умножени может быть реализован по соответствующей таблице истинности на ПЗУ или в виде совокупности двоичного умножител и преобразовател двоичного кода в дес тичньй, причем выходы умножител подключены cooтвeтcтвyюшJ м образом к входам преобразовател двоичного кода в дес тичный или же другими известными методами и средствами . В каждом сумматоре 5 осуществл етс двоичное суммирование младших цифр произведений, сформированных на выходах всех тех блоков 4 умножени , которые расположены в той же весовой дес тичной позиции, что и данньш сумматор 5, и старших цифр произведений, сформированных на выходах всех тех блоков 4 умножени , которые расположены в соседней младшей весовой позиции по отношению к весовой дес тичной позиции данного сумматора 5. С помощью преобразователей 6 осуществл етс преобразование двоичных сумм, сформированных на выходах сумматоров 5, в дес тичные суммы. Дес тичный сумматор 7 выполн ет суммирование с распространением переноса результатов, образованных на выходах преобразователей 6 двоичного кода в дес тичный.
Устройство работает следующим образом.
Одновременно или прследовательно во времени в регистры 1 и 2 соответственно множимого и множител загружаютс дес тичные сомножители. После загрузки операндов во входные регистры 1 и 2 устройства начинают работать блоки 4 умножени матрицы, с помощью которых формируютс в дас тичном коде двухразр дные произведени дес тичных цифр множимого и множител . Сформированные на выходах |блоков 4 умножени матрицы значени младших и старших тетрад двухразр дных произведений поступают далее на .равновесовые входы сумматоров 5, где осуществл етс их двоичное суммирование . Образованные на выходах сумматоров 5 двоичные суммы посредством преобразователей 6 преобразуютс в дес тичные суммы, которые поступают на равновесовые входы дес тичного сумматора 7. Сформированна на выходах дес тичного сумматор 7 сумма записываетс в соответствующие разр ды регистра 3 произведени , в первый разр д которого поступает значение младшей тетрады с выхода первого
блока 4 умножени nepBoii строки матрицы , а во второй разр д регистра 3 произведени подаетс результат, обрзованный на первом выходе первого преобразовател 6 двоичного кода в дес тичный.
Таким образом, предложенное устроство дл умножени можег быть прин то за основу при разработке универсального быстродействующего устройства умножени двоичных и дес тичных чис.т. Дл этого необходимо в его блоках 4 умножени матрицы предусмотреть формирование значений тетрадных произведений как в дес тичном коде, так и в двоичном, а вместо дес тичного сумматора 7 использовать универсальный сумматор дл сложени двоичных и дес тичных чисел. Это устройство при умножении дес тичных чисел работает так же, как и рассмотренное вьшге. Основное отличие при умножении на нем двоичных чисел состоит в том, что на входы сумматора 7 информаци поступает не с выходов преобразователей 6 двоичного кода дес тичный, а непосредственно с выходов двоичных сумматоров 5.
Claims (1)
- УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ, содержащее регистры множимого, множителя и произведения, матрицу блоков умножения, двоичные сумматоры, Преобразователи двоичного кода в десятичный и десятичный сумматор, причем первые входы блоков умножения каждой строки матрицы соединены с выходами тетрад регистра множимого, вторые входы блоков умножения каждого столбца матрицы соединены с выходами соответствующих тетрад регистра множителя, причем входы к -го двоичного сумматора ( к = 1.....Н+М-3;N - число десятичных разрядов множимого; М - число десятичных разрядов множителя) соединены с выходами младших тетрад 1 =х блоков умножения j-x строк матрицы (ί = 1,...,Ν;j = 1,..,.,M;i + j = k+ 2), выходы двоичных сумматоров с первого по (N+M-2)-ft соединены с входами соответствующих преобразователей двоичного кода в десятичный,Р -й выход $-го преобразователя двоичного кода в десятичный соединен с входом (р+^-2)-го разряда десятичного сумматора (р~ В - число выходов данного преобразователя двоичного кода п десятичный; g = 1,..., N+M-2), отличающееся тем, что, с целью сокращения количества оборудования, блоки умножения выполнены десятичными, выходы младшей и старшей тетрад первого блока умножения первой строки матрицы соединены соответственно с входом первой тетрады регистра произведения и входом первого двоичного сумматора, первый выход первого преобразователя двоичного кода в десятичный соединен с входом второй тетрады регистра произведения, выходы младшей и старшей тетрад N-го блока умножения М-й строки матрицы соединены соответственно с входом (М+М-2)-го двоичного сумматора и входом (N+M-2)-ir тетрады десятичного сумматора, выходы старших тетрад ι -х блоков умножения j-х строк матрицы соединены с входами (Х+1)-го двоичного сумматора,выводы разрядов с первого по -2)-й десятичного сумматора соединены с входами тетрад соответственно с третьей по (^+М)-ю регистра произведения.SU„„ 1180881
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU833586484A SU1180881A1 (ru) | 1983-04-29 | 1983-04-29 | Устройство дл умножени |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU833586484A SU1180881A1 (ru) | 1983-04-29 | 1983-04-29 | Устройство дл умножени |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1180881A1 true SU1180881A1 (ru) | 1985-09-23 |
Family
ID=21061660
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU833586484A SU1180881A1 (ru) | 1983-04-29 | 1983-04-29 | Устройство дл умножени |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1180881A1 (ru) |
-
1983
- 1983-04-29 SU SU833586484A patent/SU1180881A1/ru active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 729587, кл. G 06 F 7/52, 1977. Авторское свидетельство СССР № 1035600, кл. G 06 F 7/52, 1981. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4354249A (en) | Processing unit for multiplying two mathematical quantities including at least one complex multiplier | |
US3814924A (en) | Pipeline binary multiplier | |
JPH05233228A (ja) | 浮動小数点演算装置およびその演算方法 | |
JPH0520030A (ja) | 跳躍配列と修正形ワラストリーとを使用する並列乗算器 | |
GB2262637A (en) | Padding scheme for optimized multiplication. | |
SU1180881A1 (ru) | Устройство дл умножени | |
KR950006581B1 (ko) | 영역 유효 평면도를 갖는 올림수 저장 가산기로 구성되는 2진 트리 승산기 | |
US3469085A (en) | Register controlling system | |
SU1541599A1 (ru) | Матричное вычислительное устройство | |
GB2218545A (en) | Recursive processor for multiplication | |
SU842800A1 (ru) | Матричное устройство дл умножени | |
SU734683A1 (ru) | Устройство дл умножени п-разр дных чисел | |
RU1783513C (ru) | Матричный умножитель по модулю чисел Ферма | |
SU1259254A1 (ru) | Устройство дл умножени чисел | |
SU1024910A1 (ru) | Матричное вычислительное устройство | |
SU1080136A1 (ru) | Устройство дл умножени | |
SU1262484A1 (ru) | Устройство дл умножени | |
SU561963A2 (ru) | Устройство дл вычислени сумм произведений | |
SU1578711A1 (ru) | Устройство дл умножени | |
SU1670685A1 (ru) | Устройство дл умножени | |
SU1515161A1 (ru) | Устройство дл умножени | |
SU1524046A1 (ru) | Устройство дл умножени двух N-разр дных чисел | |
SU805307A1 (ru) | Множительно-сдвиговое устройство | |
SU1032453A1 (ru) | Устройство дл умножени | |
SU1285463A1 (ru) | Устройство дл умножени |