SU1578711A1 - Устройство дл умножени - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано при разработке быстродействующих устройств дл  умножени  двоичных и дес тичных чисел. Целью изобретени   вл етс  увеличение быстродействи  устройства. Устройство содержит регистр множимого, регистр множител , регистр результата, блок формировани  кратных множимого, матричный умножитель и блок суммировани . Введение в матричный умножитель групп по N/4 корректоров, а также изменение св зей внутри вычислительных модулей умножени  позволило выполн ть умножение дес тичных чисел за один такт и тем самым обеспечить положительный эффект, заключающийс  в увеличении быстродействи  при умножении дес тичных чисел. 3 з.п. ф-лы. 7 ил.

Description

Изобретение относитс  к вычислительной технике и может быть использовано при разработке быстродействующих устройств дл  умножени  чисел, представленных в двоичной и дес тичной системах счислени .

Цель изобретени  - повышение быстродействи  .

На фиг.1 представлена функциональна  схема устройства дл  умножени ; на фиг.2 - структурна  схема расположени  вычислительных модулей в матричном умножителе дл  случа  на фиг.З - функциональна  схема двух соседних тетрад двух смежных подматриц матричного умножител ; на фиг.4 - функциональна  схема вычислительного модул  первой и второй строк каждой подматрицы матричного умножител ; на фиг.З - функциональна  схема вычислительного модул  третьей и четвертой строк каждой подматрицы матричного

умножител ; на фиг.6 - пример реализации схемы корректора; на фиг.7 - пример реализации схемы двух тетрад блока суммировани .

Устройство дл  умножени  (фиг.1) содержит регистр 1 множимого, регистр 2 множител , регистр 3 результата, блок 4 формировани  кратных множимого, матричный умножитель 5, блок 6 сумми- ровани , вход 7 выбора режима работы устройства, управл ющий вход 8 устройства , выход 9 регистра множимого, выходы двукратного 10, четырехкратного 11 и восьмикратного 12 множимого блока 4, выходы 13 разр дов тетрады регистра множител , выходы первой 14 и второй 15 групп блока суммировани .

Матричный умножитель 5 (фиг.З) содержит п/4 подматриц, кажда  из ко- торых содержит первую строку из п/4 вычислительных модулей 16, вторую строку из (п/4+1) вычислительных.модуСП

vj

00

J

Лей 16 третью и четвертую строки по (п/4+1) вычислительных модулей 17 и Группу из п/4 корректоров 18, входы 19-21 вычислительных модулей 16, выход суммы 22 вычислительных модулей 16, вход 23 и выход 24 переноса вычислительных модулей 16, входы 25-30 вычислительных модулей 17, выход суммы 31 вычислительных модулей 17, вход 32 и выход 33 переноса вычислительных модулей 17.

Вычислительный модуль 16 (фиг.4) содержит четырехразр дный сумматор 34 и элементы И .

Вычислительный модуль 17 (фиг.5) содержит четырехразр дный сумматор 36, элементы И , элементы И 384-384. и элементы ИЛИ 39 -394Корректор 18 (фиг.6) содержит де- шифратор 4 - 16 40, элементы ИЛИ 41 , 41 , элемент ИЛИ 42 и элементы ИЛИ 43,, 432.

Блок суммировани  6 (фиг.7) (дл  одной тетрады) содержит сумматоры 44- 46, элемент И 47, элемент НЕ 48, элементы И 49 - 51.

P.accMofpHM функциональное назначение и реализацию основных узлов и блоков устройства.

Регистры 1 и 2 множимого и множител  предназначены дл  хранени  п-раз р дных двоичных или n/4-разр дных дес тичных сомножителей. В регистре 3 результата записываетс  2п-разр дное двоичное или n/2-разр дное дес тичное произведение.

Блок 4 формировани  кратных множимого комбинационного типа и служит дл  формировани  двух-, четырех-, восьмикратных множимого.

Вычислительные модули 16 матричного умножител  осуществл ют прибавление к сумме частичных произведений, сформированной на выходе предыдущей строки вычислительных модулей, соответствующего кратного множимого с выхода регистра 1 множимого или выхода блока 4 формировани  кратных множимого , если значение двоичного раз- р да множител  на входе 21 модулей 16 равно единице, или же значение нул , если двоичный разр д множител  равен нулю.

Модули 17 третьей строки каждой подматрицы матричного умножител  при умножении чисел, представленных в двоичной системе счислени  (на пр мом входе 7 выбора режима работы устройст

5

0

5 Q

5

ва уровень логического нул ), осуществл ют прибавление к сумме частичных произведений, сформированной на выходе предыдущей строки вычислительных модулей, значени  четырехкратного множимого с входа 11, если значение третьего разр да соответствующей тетради регистра 2 множител  равно единице , или же нуль - если значение третьего разр да соответствующей тетрады регистра 2 множител  равно нулю. При умножении чисел, представленных в дес тичной системе счислени , модули 17 третьей строки каждой подматрицы осуществл ют прибавление к сумме частичных произведений, сформированной на выходе предыдущей строки вычислительных модулей, четырех- или восьмикратного множимого с входов 11 и 12 соответственно , если третий или четвертый разр ды соответствующей тетрады регистра 2 множител  равен единице, и значение нул , если данные разр ды равны нулю. Прибавление к сумме частичных произведений четырех- или восьмикратного множимого на одной строке модулей 17 умножени  при умножении чисел, представленных в коде пр мого замещени  8421, возможно потому, что два старших разр да тетрады множител  не могут одновременно быть равны единице (максимальное значение тетрады в коде пр мого замещени  8421 не может быть больше 1001).

На входы 25 модулей 17 умножени  четвертой строки каждой подматрицы поступает с входа 12 матрицы 5 восьмикратное множимое. На входы 30 модулей 17 умножени  четвертой строки каждой подматрицы матрицы 5 умножени  подаетс  значение четвертого разр да соответствующей тетрады регистра 2 множител . На входы 26 модулей 17 умножени  четвертой строки каждой подматрицы поступает код коррекции, сформированный на выходах соответствующих корректвров 18. На входы 28 и 29 модулей 17 умножени  четвертой строки каждой подматрицы матрицы 5 умножени  подаютс  управл ющие сигналы с инверсного 74 и пр мого 7 входов входа 7 выбора режима работы устройства соответственно.

Вычислительные модули 17 четвертой строки каждой подматрицы матричного умножител  при умножении чисел представленных в двоичной системе счислени  осуществл ют прибавление к сумме

частичных произведений, сформированной на выходе предыдущей строки модулей 17 восьмикратного множимого с входа 12, если значение четвертого разр да соответствующей тетрады регистра 2 множител  равно единице, и нуль, если значение четвертого разр да соответствующей тетрады регистра 2 множител  равно нулю. При умножении чисел, представленных в дес тичной системе счислени , модули 17 четвертой строки каждой подматрицы осуществл ют прибавление к сумме частичных произведений , сформированной на выходе предыдущей строки модулей 17, кода коррекции , получаемого на выходах соответствующей группы корректоров 18.

Корректор 18 предназначен дл  формировани  кода коррекции при умножении чисел, представленных в дес тичной системе счислени . Код коррекции формируетс  на выходах корректора по следующему правилу

С В 6, где С - код коррекции;

В - число переносов из соответствующих модулей умножени . Можно показать, что при таком построении матричного умножител  умножени  значение В не может быть больше трех, т.е. ,1,2,3.

Работу корректора 18 можно описать

так как сигнал на нем всегда равен

нулю.

Блок 6 суммировани  служит дл  . получени  результата, как в двоичной, так и в дес тичной системах счислени  При работе в двоичной системе счислени  блок 6 суммировани  осуществл ет прибавпение к сумме, полученной на 10 выходе 14 матричного умножител , значений переносов, сформированных на выходе 15 матричного умножител . При работе в дес тичной системе счислени  нар ду с учетом переносов осуществл - етс  коррекци  результата по следующему алгоритму.

Анализируютс  межтетрадные переносы , возникшие на выходе 15 матричного умножител . Если в некоторой тетраде выходной перенос равен единице, то к содержимому данной тетрады необходимо прибавить код коррекции 0110.

Далее, на втором этапе, анализируютс  межтетрадные переносы, возникшие при первом двоичном суммировании кода 0110. Если в некоторой тетраде перенос равен единице, то к содержи15

20

25

Входы корректора 48

х,х4 х, х.

Выходы корректора 18

4 УЗ Уг у

40

мому данной тетрады необходимо приба- 30 вить код коррекции 0110.

На третьем этапе, если при выполнении второго этапа в некоторой тетраде имеет место запрещенна  комбина- следующеи таблицей истинности. ч «LJij ци  (1010-1111), то к содержимому

jc данной тетрады необходимо прибавить код коррекции 0110.

Блок суммировани  6 при работе в - двоичной системе счислени  на вход 7 выбора режима работы подаетс  значение логического нул , в результате чего на выходе элементов И 47, 49, 50, 51 формируютс  значени  логич ес- кого нул .

Сумматоры 44 и 45 осуществл ют суммирование сумм, полученных на выходах 14 матричного умножител  с значени ми переносов сформированных на выходе 15 матричного умножител , т.е. фактически преобразует двухр дный код результата в однор дный.

При работе в дес тичной системе счислени  на вход 7 выбора режима работы устройства подаетс  значение логической единицы. Если на выходе 15 переносов умножител  5 какой либо тетрады возник перенос, то к значению данной тетрады на соответствующем сумматоре 44 прибавл етс  код коррекции 0110, сформированный элементом И 47.

О О О

о о о о о 1 1 1 1 1 1 1 1

о

о о о 1 1 1 1 о о о о 1 1 1 1

о о 1 1

о о 1 1 о о 1 1 о о 1 1

о 1

о 1

о 1

о 1

о 1 о 1 о 1

о 1

о о о 1

о 1 1 1

о 1 1 1 1 1 1

X

о о о о о о о 1

о о о 1 о 1 1

X

о 1 1 о 1 о о о 1 о о о о о о

X

о 1 1 1 1 1 1 о 1 1 1 о 1

о о

X

о о о о о

О

о о о о о о о о о

X

45

50

Выходы Уг , Уэ, У 4 образуют первый выход корректора (выход суммы), а У 5 - второй выход корректора (выход переноса). Выход У4 не используетс ,

55

так как сигнал на нем всегда равен

нулю.

Блок 6 суммировани  служит дл  . получени  результата, как в двоичной, так и в дес тичной системах счислени . При работе в двоичной системе счислени  блок 6 суммировани  осуществл ет прибавпение к сумме, полученной на 0 выходе 14 матричного умножител , значений переносов, сформированных на выходе 15 матричного умножител . При работе в дес тичной системе счислени  нар ду с учетом переносов осуществл - етс  коррекци  результата по следующему алгоритму.

Анализируютс  межтетрадные переносы , возникшие на выходе 15 матричного умножител . Если в некоторой тетраде выходной перенос равен единице, то к содержимому данной тетрады необходимо прибавить код коррекции 0110.

Далее, на втором этапе, анализируютс  межтетрадные переносы, возникшие при первом двоичном суммировании кода 0110. Если в некоторой тетраде перенос равен единице, то к содержи5

40

45

50

55

В предлагаемом варианте построени  блока 6 суммировани  второй и третий шаги алгоритма коррекции объединены . В результате этого, если при прибавлении кода 0110 на выходе пере- носа сумматора 44 возникает перенос, то в сумматоре 45 к результату, полученному на выходе сумматора 44, прибавл етс  код 1100 (0110+0110), сфор- мированный элементом И 50, если же перенос на выходе переноса сумматора 44 не возник, то к данной тетраде на сумматоре 45 прибавл етс  код 0110, сформированный элементом И 49.

Этим самым обеспечиваетс  избыток шести во входной информации сумматора 45. Перенос, возникающий на выходе сумматора 45 поступает на вход переноса последующего сумматора 45. В том случае, если из какой-либо тетрады сумматора 45, не возникает перенос, то из данной тетрады на сумматоре 46 вычитаетс  код 0110 путем суммировани  с кодом 1010, сформированным на выходе элемента И 51.

Рассмотрим работу устройства при умножении двоичных и дес тичных чисел

В режиме умножени  чисел, представленных в двоичной системе счисле- ни  по сигналу на входе 7 выбора режима работы устройства блок 4 формировани  кратных множимого, умножитель 5 и блок 6 суммировани  настраиваютс  на работу с двоичными числами. Далее, по сигналу на управл ющем входе 8 устройства одновременно или последовательно во времени в регистры 1 и 2 соответственно множимого и множител  загружаютс  n-разр дные двоичные сом- ножители без знаков. После этого, .на выходах блока 4 формировани  кратных множимого формируютс  двух-, четырех- и восьмикратные множимого простым сдвигом влево на один, два и три дво- ичных разр да соответственно. Значени  разр дов регистра 1 множимого и двукратного множимого через входы 9, 10 поступают на первые входы модулей 16 первой и второй строки каждой подматрицы умножител  5 соответственно, четырехкратное и восьмикратное множимые через входы 11, 12 поступают на соответствующие входы модулей 17 третьей и четвертой строк каждой подматрицы умножител  5 соответственно. Кажда  строка умножител  5 управл етс  соответствующим двоичным разр дом регистра 2 множител . Если разр д

е

Q 5

«

5

0

5

множител  равен единице, то в соответствующей строке модулей осуществл етс  прибавление кратного множимого к сумме частичных произведений, сформированной на выходе предыдущей строки модулей умножени . Тетрадные переносы в умножителе 5 распростран ютс  не вдоль строки матрицы, в которой они формируютс , а подаютс  на вход переноса соответствующего модул  следующей строки умножител  5. Таким образом, на выходе 14 умножител  Ь умножени  формируетс  значение суммы частичных произведений3 а на выходе 15 - значение переносов, к.оторые далее суммируютс  в блоке 6 суммировани  по правилам двоичной арифметики. Сформированный в блоке 6 двоичный результат по сигналу на входе 8 записываетс  в регистр 3 результата.

В режиме умножени  чисел, представленных в дес тичной системе счислени , по сигналу на входе 7 выбора режима работы устройства блок 4 формировани  кратных множимого, умножитель 5 и блок 6 суммировани  настраиваютс  на работу с дес тичными чис- лами.

Далее, по сигналу на управл ющем входе 8 устройства одновременно или последовательно во времени в регистры 1 и 2 соответственно множимого и множител  загружаютс  дес тичные сомножители без знаков. После этого на выходах блока 4 формировани  кратных множимого формируютс  двух-, четырех- и восьмикратные множимого в дес тичной системе счислени . Значение разр дов регистра 1 множимого и двухкратного множимого через входы 9 и 10 поступают на первые входы модулей 16 первой и второй строк каждой подматрицы умножител  5 соответственно, четырехкратное и восьмикратное множимые через входы 11 и 12 поступают на соответствующие входы модулей 17 третьей строки каждой подматрицы умножител  5. На вход модулей 17 четвертой строки каждой подматрицы умножител  5 поступает код коррекции, сформированный соответствующей группой кг фекторов 18.

Рассмотрим работу умножител  5 на примере одной из ее подматриц.

Модули 16 первой строки подматрицы осуществл ют прибавление к сумме частичных произведений, сформированной на выходах модулей 17 предыдущей строки, частичного произведени  множимаго на первый (самый младший) двоичный разр д соответствующей тетрады регистра 2 множител . Далее, сумма частичных произведений, полученна  на выходах модулей 16 .первой строки подматрицы, суммируетс  с частичным произведением множимого на второй двоичный разр д соответствующей тет суммы частичных, произведений, а на выходе 15 - значени  тетрадных переносов , которые далее суммируютс  в блоке 6 суммировани  по следующему правилу: если значение переноса из данной тетрады равно единице, то к данной тетраде прибавл етс  коррекци  0110; если в результате суммировани 

рады регистра 2 множител . На модул х ю этой коррекции в некоторой тетраде

15

16 второй строки подматрицы, т.е. на этих вычислительных модул х прибавл етс  или не прибавл етс  двухкратное множимое. Затем на модул х 17 третьей строки подматрицы к сумме частичных произведений, сформированной на выходах модулей 16 второй строки подматрицы прибавл етс  частичное произведение множимого на третий двоичный разр д соответствующей тетрады регистра 2 множител  или же частичное произведение множимого на четвертый двоичный разр д соответствующей тетрады регистра 2, т.е. прибавл етс  или четырехкратное множимое, или восьмикрат-25 ное или ничего не прибавл етс . Далее , полученна  в рассматриваемой подматрице сумма частичных произведений корректируетс  на модул х 17 четвервозникает перенос, то к содержимому данной тетрады прибавл етс  код 011 дл  поддержани  в данной тетраде из бытка шесть. Сформированный дес тич ный результат на выходах блока 6 по

устройства запис

сигналу на входе о ваетс  в регистр 3

результата.

20

Claims (4)

1. Устройство дл  умножени , со держащее регистры множимого, множит и результата, блок формировани  кра ных множимого, матричный умножитель и блок суммировани , причем управл  щий вход устройства соединен с вход записи регистра результата, регистр множител  и регистра множимого, вых которого соединен с информационным

той строки подматрицы (коррекци  св - зо входом блока формировани  кратных мнозана с тем, что в модул х 16 и 17 суммирование осуществл етс  по правилам двоичной арифметики). Код коррекции формируетс  на специально введенной в устройство группе корректоров 18 по следующему алгоритму.

Если в результате суммировани  по правилам двоичной арифметики дес тичных чисел, представленных в коде пр мого замещени  8421, из некоторой тетрады возникает перенос, то необходимо в данную тетраду прибавить код 0110. Каждый корректор 18 формирует код коррекции, исход  из значений сигналов на выходах переносов четырех модулей Однако не трудно показать, что в устройстве одновременно может возникнуть не более трех переносов, т.е. значение коррекции может быть равно 0,6,12 или же 18. Аналогично работают остальные подматрицы умножител  5. Тетрадные переносы в умножителе 5 распростран ютс  не вдоль строки умножител  5, в которой они образуютс , а подаютс  на вход переноса соответствующего модул  следующей строки умножител  5. В результате всего этого на выходе 14 умножител  5 формируетс  скорректированное значение

35

40

45

50

55

жимого и первым информационным входом матричного умножител , второй, третий и четвертый информационные входы которого соединены соответственно с выходами двукратного, четырехкратного и восьмикратного множимых блоков формировани  кратных множимого, управл ющий вход которого соединен с входом выбора режима работы устройства, выходы 1-х разр дов К-й тетрады регистра множител  соединены соответственно с i-ми управл ющими входами группы матричного умножител  (,...,n/4,n - разр дность сомножителей, ,...,4), о т - личающеес  тем, что, с целью повышени  быстродействи ,выходы первой и второй групп матричного умножител  соединены соответственно с входами первого и второго слагаемых блока суммировани , выход которого соединен с информационным входом регистра результата, вход выбора режима работы устройства соединен с входом выбора режима работы матричного умножител  и блока суммировани .

2. Устройство по п.1, о т л и - чающеес  тем, что матричный умножитель содержит п/4 подматриц, кажда  из которых содержит группу

возникает перенос, то к содержимому данной тетрады прибавл етс  код 0110 дл  поддержани  в данной тетраде избытка шесть. Сформированный дес тичный результат на выходах блока 6 по

устройства записысигналу на входе о ваетс  в регистр 3

результата.

Формула изобретени 

1. Устройство дл  умножени , содержащее регистры множимого, множител  и результата, блок формировани  кратных множимого, матричный умножитель и блок суммировани , причем управл ющий вход устройства соединен с входами записи регистра результата, регистра множител  и регистра множимого, выход которого соединен с информационным

5

0

5

0

5

жимого и первым информационным входом матричного умножител , второй, третий и четвертый информационные входы которого соединены соответственно с выходами двукратного, четырехкратного и восьмикратного множимых блоков формировани  кратных множимого, управл ющий вход которого соединен с входом выбора режима работы устройства, выходы 1-х разр дов К-й тетрады регистра множител  соединены соответственно с i-ми управл ющими входами группы матричного умножител  (,...,n/4,n - разр дность сомножителей, ,...,4), о т - личающеес  тем, что, с целью повышени  быстродействи ,выходы первой и второй групп матричного умножител  соединены соответственно с входами первого и второго слагаемых блока суммировани , выход которого соединен с информационным входом регистра результата, вход выбора режима работы устройства соединен с входом выбора режима работы матричного умножител  и блока суммировани .

2. Устройство по п.1, о т л и - чающеес  тем, что матричный умножитель содержит п/4 подматриц, кажда  из которых содержит группу

п/4 корректоров и четыре строки вычислительных модулей, причем перва  строка содержит п/4, а остальные по (п/4+1) вычислительных модулей, при этом первый, второй и третий информационные входы матричного умножител  соединены соответственно с первыми входами вычислительных модулей первой , второй и третьей строк каждой подматрицы матричного умножител , первый, второй и третий управл ющие входы группы которого соединены соответственно с вторыми входами вычислительных модулей первой, второй и третьей строк каждой подматрицы матричного умножител , третьи входы К-х вычислительных модулей j-й строки (,3,4) К-й подматрицы которого соединены соответственно с выходами суммы k-x вычислительных модулей (.1-1)-и Строки К-й подматрицы матричного умножител , третьи входы k-x вычислительных модулей первой строки Р-й подматрицы (,.. . ,п/4) которого соединены соответственно с выходами суммы (К+1)-ых вычислительных модулей четвертой строки (Р-1)-й подматрицы матричного умножител , третьи входы и входы переноса К-х вычислительных модулей первой строки первой подматрицы и входы переноса первых вычислительных модулей 1-х строк каждой подматрицы матричного умножител  соединены с входом логического Нул  устройства , четвертый информационный вход матричного умножител  соединен с четвертыми входами вычислительных модуле третьей и четвертой строк каждой подматрицы матричного умножител , п тые входы вычислительных модулей четвертой строки каждой подматрицы которого соединены с п тыми входами вычислительных модулей третьей строки каждой подматрицы матричного /умножител  и четвертым управл ющим входом группы матричного умножи тел , пр мой вход выбора режима работы которого соединен с шестыми входами вычислительных модулей третьей, вторыми входами вычислительных модулей и четвертой стро каждой подматрицы матричного умножител , инверсный вход выбора режима работы которого соединен с шестыми

входами вычислительных модулей четвертой строки каждой подматрицы матричного умножител , первый вход К-го вычислительного модул  четвертой строки каждой подматрицы которого соединен

Q -

5

0

5

соответственно с первым выходом К-го корректора группы и вторым выходом (К-1)-го корректора группы этой же подматрицы матричного умножител , выход переноса t-ro вычислительного модул  (,...,п/4) 1-й строки (1  в1,2,3) каждой подматрицы которого соединен соответственно с входом переноса (t+1)-ro вычислительного модул  (1+1)-й строки и третьим, вторым и перзым входами t-ro корректора группы каждой подматрицы матричного умнож#- тел , вход переноса (t+1)-rd вычислительного модул  первой строки Р-й подматрицы которого соединен соответственно с выходом переноса t-ro вычислительного модул  четвертой строки (р-1)-й подматрицы и четвертым входом t-ro корректора Р-й подматрицы матричного умножител , выходы суммы т-х вычислительных модулей четвертой строки n/4-й подматрицы (,...,п/4+1) и вы ходы суммы первых вычислительных модулей четвертой строки подматриц с первой по (п/4-1)-ную соединены с выходами первой группы матричного умножител , выходы второй группы которого соединены с выходами переноса га-х вычислительных модулей четвертой строки п/-4-й подматрицы матричного умножител  и вторыми выходами n/4-x корректо- оов группы каждой подматрицы матричного умножител .

3.Устройство по п.2, о т л и - чающеес  тем, что каждый вычислительный модуль первой и второй строк каждой подматрицы матричного умножител  содержит четыре элемента И и четырехразр дный сумматор, входы первого слагаемого которого соединены с выходами с первого по четвертый элементов И, первые входа которых соединены с первым входом вычислительного модул , второй вход которого соединен с вторыми входами с первого по четвертый элементов И, третий вход вычислительной модул  соединен с входами второго слагаемого четырехразр дного сумматора, вход переноса которого соединен с входом переноса вычислительного модул , выход суммы которого соединен с выходами четырехразр дного сумматора, выход переноса которого соединен с выходом переноса вычислительного модул .

4.Устройство по п«2, отличающеес  тем, что каждый вычислительный модуль третьей и четвертой строк каждой подматрицы матричного умножител  содержит восемь элементов И, четыре элемента ИЛИ и четырехразр дный сумматор, входы первого слагаемого которого соединены с выходами с первого по четвертый элементов ИЛИ, первые входы которых соединены с выходами с первого по четвертый элементов И, первые входы которых соединены с первым входом вычислительного модул , второй вход которого соединен с вторыми входами с первого по четвертый элементов И, первые входы с п того по восьмой элементов И соединены с четвертым входом вычислительного модул , п тый вход которого соединен с вторыми, входами с п того

по восьмой элементов И, третьи входы которых соединены с шестым входом вычислительного модул , третий вход которого соединен с входами второго слагаемого четырехразр дного сумматора , вход переноса которого соединен с входом переноса вычислительного модул , выход суммы которого соединен с выходами четырехразр дного сумматора , выходы с п того по восьмой элементов И соединены соответственно с вторыми входами с первого по четвертый элементов ИЛИ, выход переноса четырехразр дного сумматора соединен с выходом переноса вычислительного модул .

11Ш51

I

I.

S. «a 8