JPS62280930A - デイジタル乗算器 - Google Patents
デイジタル乗算器Info
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- JPS62280930A JPS62280930A JP62091068A JP9106887A JPS62280930A JP S62280930 A JPS62280930 A JP S62280930A JP 62091068 A JP62091068 A JP 62091068A JP 9106887 A JP9106887 A JP 9106887A JP S62280930 A JPS62280930 A JP S62280930A
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/523—Multiplying only
- G06F7/533—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even
- G06F7/5334—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product
- G06F7/5336—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product overlapped, i.e. with successive bitgroups sharing one or more bits being recoded into signed digit representation, e.g. using the Modified Booth Algorithm
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
Ａ、産業上の利用分野
この発明は２進複数（ｍｕｌｔｉ）ビット乗算器、詳細
にいえば再コーディングを使う乗算器に関するものであ
る。
にいえば再コーディングを使う乗算器に関するものであ
る。
この発明は信号処理装置その他のコンピュータ・システ
ムに特に有用なものであり、特に処理す入き信号を発生
する、入出力制御装置およびマイクロプロセッサなどの
装置、ならびに大規模コンピータ・システムに組み込ま
れるようになされたものである。
ムに特に有用なものであり、特に処理す入き信号を発生
する、入出力制御装置およびマイクロプロセッサなどの
装置、ならびに大規模コンピータ・システムに組み込ま
れるようになされたものである。
Ｂ、従来技術
符号付きの２進数の乗数を行なうディジタル乗算器は一
般に遅く、サイズすなわち入力の数が増加した場合、多
量の回路を必要とする。これはサイズが増加すると、乗
算器を実現するのに必要な加算器の数すなわち加算器の
複雑度が増大するからである。したがって、乗算を行な
うに必要な加算の回数を減らす何らかの方法を案出し、
かつこれを簡単な態様で行なって、乗算時間および回路
を最小限のものに維持することが望ましい。２進入力の
再コーディングは乗算を行なうのに必要な加算の回数を
減らすことができるが、これは乗数の２つまたはそれ以
上のビットを再コーディングできるので、必要なものが
乗数の各ビットの加算ではなく、再コーディングされた
ビットの１回の加算だけだからである。また、再コーデ
ィングによって、正および負の乗数を同じ態様で取り扱
うことが可能となる。ビット対の再コーディングが従来
使用されており、必要のものは被乗数の単純なシフトま
たは補数、あるいはこの周方だけであビット対の再コー
ディングよりも大きな再コーディングの手法はより複雑
なものとなり、加算器の列に使用できるようにするため
、より多くの形式の被乗数を必要とする。
般に遅く、サイズすなわち入力の数が増加した場合、多
量の回路を必要とする。これはサイズが増加すると、乗
算器を実現するのに必要な加算器の数すなわち加算器の
複雑度が増大するからである。したがって、乗算を行な
うに必要な加算の回数を減らす何らかの方法を案出し、
かつこれを簡単な態様で行なって、乗算時間および回路
を最小限のものに維持することが望ましい。２進入力の
再コーディングは乗算を行なうのに必要な加算の回数を
減らすことができるが、これは乗数の２つまたはそれ以
上のビットを再コーディングできるので、必要なものが
乗数の各ビットの加算ではなく、再コーディングされた
ビットの１回の加算だけだからである。また、再コーデ
ィングによって、正および負の乗数を同じ態様で取り扱
うことが可能となる。ビット対の再コーディングが従来
使用されており、必要のものは被乗数の単純なシフトま
たは補数、あるいはこの周方だけであビット対の再コー
ディングよりも大きな再コーディングの手法はより複雑
なものとなり、加算器の列に使用できるようにするため
、より多くの形式の被乗数を必要とする。
この発明の目的は、比較的低いコストで回路面積を最小
とし、速度を最高とする態様で、４ビツトの再コーディ
ングを使って、２の補数形式でコードされた符号付きの
２進数を乗算する改善された乗算器を提供することであ
る。この発明の他の重要な目的は、乗算器のサイズが増
加しても、回路面積を最小にし、速度を最高とすること
ができる。符号付き２進数を乗算する改善された乗算器
を提供することができる。
とし、速度を最高とする態様で、４ビツトの再コーディ
ングを使って、２の補数形式でコードされた符号付きの
２進数を乗算する改善された乗算器を提供することであ
る。この発明の他の重要な目的は、乗算器のサイズが増
加しても、回路面積を最小にし、速度を最高とすること
ができる。符号付き２進数を乗算する改善された乗算器
を提供することができる。
Ｄ６問題点を解決するための手段
これらの目的は、乗算器のサイズが増加したときに、被
乗数の必要なすべての倍数の形成に必要な費用が増加し
ないように上記倍数の形成を行なうことによって達成さ
れる。単純なシフトによって得ることのできない被乗数
の倍数は、乗数のピッ１−の再コーディングを行なって
いるときに生成される特別積とみなされる。
乗数の必要なすべての倍数の形成に必要な費用が増加し
ないように上記倍数の形成を行なうことによって達成さ
れる。単純なシフトによって得ることのできない被乗数
の倍数は、乗数のピッ１−の再コーディングを行なって
いるときに生成される特別積とみなされる。
この発明は４ピツ１〜の再コーディングを使い、被乗数
のすべての倍数の生成を１回路面積を最小とし、速度の
利点をもたらす態様で行なう。このことは被乗数のすへ
ての倍数の生成を、これによって単純な加算器、すなわ
ち３つ２進数を加算することのできる加算器ではなく、
２つの２進数の合計を形成できる加算器を使う独自な態
様で行なうことによって達成される。
のすべての倍数の生成を１回路面積を最小とし、速度の
利点をもたらす態様で行なう。このことは被乗数のすへ
ての倍数の生成を、これによって単純な加算器、すなわ
ち３つ２進数を加算することのできる加算器ではなく、
２つの２進数の合計を形成できる加算器を使う独自な態
様で行なうことによって達成される。
Ｅ、実施例
図面、特に第１図には、被乗数が特別積発生器１５．１
６および１７に同時に印加され、かつ１６ビツトの乗数
が再コーダ３０．３１．３２および３３のそれぞれに印
加されるものとして、この発明が示されている。特別積
発生器１５．１６および１７は２０ビツトの加算器であ
る。特別積発生器１５は詳細が第２図に示されており、
被乗数の３倍の出力を生成する機能を果たすものである
。
６および１７に同時に印加され、かつ１６ビツトの乗数
が再コーダ３０．３１．３２および３３のそれぞれに印
加されるものとして、この発明が示されている。特別積
発生器１５．１６および１７は２０ビツトの加算器であ
る。特別積発生器１５は詳細が第２図に示されており、
被乗数の３倍の出力を生成する機能を果たすものである
。
特別積発生器１５の低位ビット位置は、入力端子２１に
印加された強制ゼロ信号と、入力端子２２に印加された
信号の強制桁上げを有している。被乗数の低位ビット位
置は、特別積発生器１５のビット位置Ｏおよび１に印加
される。同様に、被乗数の他のビットは特別積発生器１
５の対応するピント位置、および次の高さのビット位置
に印加される。さらに、被乗数のビット１５は特別積発
生器のビット位置１６．１７．１８および１９の両入力
に印加される。このようにして被乗数のビットを特別積
発生器ＩＳの入力に印加することにより、特別積発生器
１５の出力は被乗数の３倍となる。特別積発生器１５は
被乗数を、１回シフトされた被乗数に加算する機能を果
たす。もちろん、シフトが動的に行なわれることがない
のは、被乗数がシフトされた形で、特別積発生器１５に
印加されるからである。特別積発生器１５は２ｏビット
の出力を有しており、それ故、被乗数の高位ビット位置
を上述の態様で接続し、被乗数の符号ビットを拡張しな
ければならない。特別積発生器１５の出力は入力として
、以下で詳細に説明する態様で、選択器７０．９０．１
００および１１０に印加される。
印加された強制ゼロ信号と、入力端子２２に印加された
信号の強制桁上げを有している。被乗数の低位ビット位
置は、特別積発生器１５のビット位置Ｏおよび１に印加
される。同様に、被乗数の他のビットは特別積発生器１
５の対応するピント位置、および次の高さのビット位置
に印加される。さらに、被乗数のビット１５は特別積発
生器のビット位置１６．１７．１８および１９の両入力
に印加される。このようにして被乗数のビットを特別積
発生器ＩＳの入力に印加することにより、特別積発生器
１５の出力は被乗数の３倍となる。特別積発生器１５は
被乗数を、１回シフトされた被乗数に加算する機能を果
たす。もちろん、シフトが動的に行なわれることがない
のは、被乗数がシフトされた形で、特別積発生器１５に
印加されるからである。特別積発生器１５は２ｏビット
の出力を有しており、それ故、被乗数の高位ビット位置
を上述の態様で接続し、被乗数の符号ビットを拡張しな
ければならない。特別積発生器１５の出力は入力として
、以下で詳細に説明する態様で、選択器７０．９０．１
００および１１０に印加される。
特別積発生器１６は被乗数の５倍の倍数を生成する機能
を果たす。それ故１強制ゼロが端子２３に印加され、か
つ特別積発生器１６の低位ピント位置および次に低いビ
ット位置への入力として、次の高さのビット位置の入力
に印加される。特別積発生器１６の低位ビット位置に接
続された入力端子２４に、強制ゼロが印加される。低位
ビット位置および低位ビット位置から２つ離れたビット
位置へ、被乗数の低位ビットが印加される。被乗数の他
のビットは同様な態様で、特別種発生器１６に印加され
、高位ビット位置は特別績発生器１６のビット位置１５
．１６．１７．１８および１９に印加される。特別種発
生器１６は本質的に、被乗数を２回シフトされた被乗数
に加算するものである。被乗数はシフトされた形で、特
別種発生器１６に印加され、かつ上述のように、シフト
は動的には行なわれない。特別種発生器１６の出力は詳
細を後述する態度で、選択器７０．９０，１００および
１１０に印加される。
を果たす。それ故１強制ゼロが端子２３に印加され、か
つ特別積発生器１６の低位ピント位置および次に低いビ
ット位置への入力として、次の高さのビット位置の入力
に印加される。特別積発生器１６の低位ビット位置に接
続された入力端子２４に、強制ゼロが印加される。低位
ビット位置および低位ビット位置から２つ離れたビット
位置へ、被乗数の低位ビットが印加される。被乗数の他
のビットは同様な態様で、特別種発生器１６に印加され
、高位ビット位置は特別績発生器１６のビット位置１５
．１６．１７．１８および１９に印加される。特別種発
生器１６は本質的に、被乗数を２回シフトされた被乗数
に加算するものである。被乗数はシフトされた形で、特
別種発生器１６に印加され、かつ上述のように、シフト
は動的には行なわれない。特別種発生器１６の出力は詳
細を後述する態度で、選択器７０．９０，１００および
１１０に印加される。
特別種発生器１７は被乗数の７倍の倍数を形成する機能
を果たす。被乗数は入力として、左へ３回シフトされた
形の被乗数とともに、特別種発生器１７に印加される。
を果たす。被乗数は入力として、左へ３回シフトされた
形の被乗数とともに、特別種発生器１７に印加される。
しかしながら、この場合。
被乗数はシフトされた形の被乗数に加算されるのではな
く、減算されるが、これはシフトが被乗数の８倍の倍数
をもたらすからである。減算は被乗数をインバータ２７
によって逆転することによって達成され、強制御が入力
端子２６の桁上り数に印加される。強制０が端子２うに
印加され、端子２５は特別種発生器１７の最初の３つの
低位位置に接続されている。被乗数のビットはインバー
タ２７によって特別種発生器１７の対応するビット位置
へ印加され、かつ逆転されない形で、対応するビット入
力位置から３つ左側のビット位置へ印加される。被乗数
の高位ビットはインバータによって、ビット位置１５．
１６．１７．１８および１９に印加される。
く、減算されるが、これはシフトが被乗数の８倍の倍数
をもたらすからである。減算は被乗数をインバータ２７
によって逆転することによって達成され、強制御が入力
端子２６の桁上り数に印加される。強制０が端子２うに
印加され、端子２５は特別種発生器１７の最初の３つの
低位位置に接続されている。被乗数のビットはインバー
タ２７によって特別種発生器１７の対応するビット位置
へ印加され、かつ逆転されない形で、対応するビット入
力位置から３つ左側のビット位置へ印加される。被乗数
の高位ビットはインバータによって、ビット位置１５．
１６．１７．１８および１９に印加される。
第１表は、被乗数をシフトし、算術計算を行なうことに
より特別績を形成することを示すものである。
より特別績を形成することを示すものである。
第１表
第２表は、被乗数の倍数を示すものである。
特別種発生器１７の出力は５選択器７０．９０．１００
および１１０に印加される。選択器７０．９０．１００
および１１０は同じものであるが、異なるデコーダに接
続されている。すなわち、選択器７０は再コーダ３ｏに
接続され、選択器９０は再コーダ３１に接続され、選択
器１００は再コーダ３２に接続され、選択器１１０は再
コーダ３３に接続されている。各選択器は２ｏのビット
位置を有しており、各ビット位置は一連のＡＮＤ回路７
１ないし７８を含んでおり、ＡＮＤ回路７１はＸ１制御
入力すなわち関連する再コーダからの選択器入力と、被
乗数からの入力を有している。
および１１０に印加される。選択器７０．９０．１００
および１１０は同じものであるが、異なるデコーダに接
続されている。すなわち、選択器７０は再コーダ３ｏに
接続され、選択器９０は再コーダ３１に接続され、選択
器１００は再コーダ３２に接続され、選択器１１０は再
コーダ３３に接続されている。各選択器は２ｏのビット
位置を有しており、各ビット位置は一連のＡＮＤ回路７
１ないし７８を含んでおり、ＡＮＤ回路７１はＸ１制御
入力すなわち関連する再コーダからの選択器入力と、被
乗数からの入力を有している。
論理ＡＮＤ回路７２は関連する再コーダからのＸ２人力
と、ＡＮＤ回路７１への被乗数ビット入力から１ビット
位置右のビットを有している。論理ＡＮＤ回路７３は関
連する再コーダからのＸ３制御入力と、特別種発生器１
５からのピッ１−を有している。論理ＡＮＤ回路７４は
関連する再コーダからのＸ４人力と、論理ＡＮＤ回路７
１への被乗数入力から２つ右の位置のビットを有してい
る。
と、ＡＮＤ回路７１への被乗数ビット入力から１ビット
位置右のビットを有している。論理ＡＮＤ回路７３は関
連する再コーダからのＸ３制御入力と、特別種発生器１
５からのピッ１−を有している。論理ＡＮＤ回路７４は
関連する再コーダからのＸ４人力と、論理ＡＮＤ回路７
１への被乗数入力から２つ右の位置のビットを有してい
る。
論理ＡＮＤ回路７５は関連する再コーダからのＸ５人力
と、特別種発生器１６からのビットを有している。論理
ＡＮＤ回路７６は関連する再コーダからのＸ６人力と、
論理ＡＮＤ回路７３に印加された特別種発生器１５のビ
ットから１つ右の位置のビットを有している。論理ＡＮ
Ｄ回路７７は関連する再コーダからのＸ７人力と、特別
種発生器１７からのビットを有している。論理ＡＮＤ＠
路７８は関連する再コーダからのＸ８人力と、論理ＡＮ
Ｄ回路７１への被乗数入力から３つ右の位置にある被乗
数入力を有している。
と、特別種発生器１６からのビットを有している。論理
ＡＮＤ回路７６は関連する再コーダからのＸ６人力と、
論理ＡＮＤ回路７３に印加された特別種発生器１５のビ
ットから１つ右の位置のビットを有している。論理ＡＮ
Ｄ回路７７は関連する再コーダからのＸ７人力と、特別
種発生器１７からのビットを有している。論理ＡＮＤ＠
路７８は関連する再コーダからのＸ８人力と、論理ＡＮ
Ｄ回路７１への被乗数入力から３つ右の位置にある被乗
数入力を有している。
論理ＡＮＤ回路７１−７８の出力は、論理ＯＲ回路７９
へ入力として印加され、該ＯＲ回路は排他的ＯＲ＠路８
０の入力に接続された出力を有している。排他的ＯＲ回
路８０への他の入力は、関連する再コーダからのマイナ
ス、ラインすなわちＮＥＧラインである。排他的ＯＲ回
路８０の出力は選択器の出力であり、関連する加算器へ
入力として接続されている。選択器７０，９０．１００
および１１０を表す選択器が、第６図に示されている。
へ入力として印加され、該ＯＲ回路は排他的ＯＲ＠路８
０の入力に接続された出力を有している。排他的ＯＲ回
路８０への他の入力は、関連する再コーダからのマイナ
ス、ラインすなわちＮＥＧラインである。排他的ＯＲ回
路８０の出力は選択器の出力であり、関連する加算器へ
入力として接続されている。選択器７０，９０．１００
および１１０を表す選択器が、第６図に示されている。
列となっている加算器８５．９５．１０５および１１５
は公知の桁上げ先読み加算器でであり、キャリー・イン
Ｈｊ５子およびキャリー・アウト端子のそれぞれを有し
ている。各列の加算器は第４図に示すように、２０ビツ
トの幅を有しており、高位位置からのキャリー・アウト
信号は無視される。
は公知の桁上げ先読み加算器でであり、キャリー・イン
Ｈｊ５子およびキャリー・アウト端子のそれぞれを有し
ている。各列の加算器は第４図に示すように、２０ビツ
トの幅を有しており、高位位置からのキャリー・アウト
信号は無視される。
第４図の加算器は第３図に示す５つの４ビツト加算器か
らなっている。
らなっている。
再コーダ３Ｑ、３１．３２、および３３は、論理的に同
一のものである。各再コーダは第７図に示すように、入
力■○、Ｉ１、Ｉ２、Ｉ３およびＩ４を有している。１
６ビツトの乗数はそれぞれ４ビツトの４つのグループに
区分される。乗数ビットの最初すなわち低位グループに
対する入力ＩＯは１強制Ｏを受は取るように接続されて
いる。
一のものである。各再コーダは第７図に示すように、入
力■○、Ｉ１、Ｉ２、Ｉ３およびＩ４を有している。１
６ビツトの乗数はそれぞれ４ビツトの４つのグループに
区分される。乗数ビットの最初すなわち低位グループに
対する入力ＩＯは１強制Ｏを受は取るように接続されて
いる。
このグループの高位乗数ビット、すなわちＲ３は再コー
ダ３１の入力１０に印加される。同様に、乗数ビットＲ
７およびＲ１１はぞれぞれ、再コーダ３２および３３の
入力１０に印加される。再コーダ３０．３１．３２およ
び３３の論理を、第３表に示す。
ダ３１の入力１０に印加される。同様に、乗数ビットＲ
７およびＲ１１はぞれぞれ、再コーダ３２および３３の
入力１０に印加される。再コーダ３０．３１．３２およ
び３３の論理を、第３表に示す。
第３表
Ｉ４１３１２１１１０
入力ｌ０５１１、Ｉ２およびＩ４は入力として、初他的
○Ｒ回路４０．４１．４２および４３のそれぞれに印加
される。入力ｒ３はもう一方の入力として、これらの排
他的ＯＲ回路４０．４１．４２および４３に印加される
。排他的ＯＲ回路４ｏ、４１．４２および４３の出力は
それぞれ、Ｃ，Ｂ。
○Ｒ回路４０．４１．４２および４３のそれぞれに印加
される。入力ｒ３はもう一方の入力として、これらの排
他的ＯＲ回路４０．４１．４２および４３に印加される
。排他的ＯＲ回路４ｏ、４１．４２および４３の出力は
それぞれ、Ｃ，Ｂ。
ＡおよびＤである。排他的ＯＲ回路４２および４３の出
力をそれぞれインバータ４７および４８に印加すること
によって、非Ａ（τ）および非Ｄ（′″５）信号が形成
される。排他的ＯＲ回路５ｏは排他的ＯＲ回路４０およ
び４１からの入力を有している。ＡＮＤ回路５１は排他
的ＯＲ回路４０、排他的ＯＲ回路４１およびインバータ
４７からの入力を有している。ＮＯＲ回路５２は排他的
ＯＲ回路４０、排他的ＯＲ回路４１およびインバータ４
７からの入力を有している。ＡＮＤ回路５１およびＮＯ
Ｒ回路５２の出力は、ＯＲ回路５３に供給される。排他
的ＯＲ回路５０はＡＮＤ回路５４および５５へ入力を行
ない、回路５４および５５はそれぞれ排他的ＯＲ回路４
２およびインバータ４７からの入力も有している。ｘｌ
、Ｘ２．Ｘ３、Ｘ４．Ｘ５、ｘ６、ｘｌおよびｘ８信号
はそれぞれ、論理ＡＮＤ回路６１−６７およびＮＯＲ回
路６８からのものである。および排他的ＯＲ回路４３は
ＡＮＤ回路６５．６６および６７に入力を行なう。イン
バータ４８はＡＮＤ回路６１．６２および６３に入力を
行なう。ＡＮＤ回路５５の出力はＡＮＤ回路６１および
６７に供給され、ＡＮＤ回路５４の出力はＡＮＤ回路６
３および６５に供給され、ＯＲ回路５３の出力はＡＮＤ
回路６２および６６に供給される。排他的ＯＲ回路４０
，４１および４２の出力はＡＮＤ回路６４に印加され。
力をそれぞれインバータ４７および４８に印加すること
によって、非Ａ（τ）および非Ｄ（′″５）信号が形成
される。排他的ＯＲ回路５ｏは排他的ＯＲ回路４０およ
び４１からの入力を有している。ＡＮＤ回路５１は排他
的ＯＲ回路４０、排他的ＯＲ回路４１およびインバータ
４７からの入力を有している。ＮＯＲ回路５２は排他的
ＯＲ回路４０、排他的ＯＲ回路４１およびインバータ４
７からの入力を有している。ＡＮＤ回路５１およびＮＯ
Ｒ回路５２の出力は、ＯＲ回路５３に供給される。排他
的ＯＲ回路５０はＡＮＤ回路５４および５５へ入力を行
ない、回路５４および５５はそれぞれ排他的ＯＲ回路４
２およびインバータ４７からの入力も有している。ｘｌ
、Ｘ２．Ｘ３、Ｘ４．Ｘ５、ｘ６、ｘｌおよびｘ８信号
はそれぞれ、論理ＡＮＤ回路６１−６７およびＮＯＲ回
路６８からのものである。および排他的ＯＲ回路４３は
ＡＮＤ回路６５．６６および６７に入力を行なう。イン
バータ４８はＡＮＤ回路６１．６２および６３に入力を
行なう。ＡＮＤ回路５５の出力はＡＮＤ回路６１および
６７に供給され、ＡＮＤ回路５４の出力はＡＮＤ回路６
３および６５に供給され、ＯＲ回路５３の出力はＡＮＤ
回路６２および６６に供給される。排他的ＯＲ回路４０
，４１および４２の出力はＡＮＤ回路６４に印加され。
かつＮＯＲ回路６８に印加される。ＮＯＲ回路６８はイ
ンバータ４８からの入力も有している。入力Ｉ４は再コ
ーダのマイナス出力すなわちＮＥＧ出力をを有している
。
ンバータ４８からの入力も有している。入力Ｉ４は再コ
ーダのマイナス出力すなわちＮＥＧ出力をを有している
。
第１図に示すように、再コーダ３０．３１．３２および
３３の出力はそれぞれ、選択器７０．９０．１００およ
び１１０に印加される。再コーダ３ｏ、３１．３２およ
び３：Ｍ）ＮＥＧ出力は加算器８５．９５，１０５およ
び１１５のキャリー・イン入力に印加される。再コーダ
３０．３１．３２および３３からのマイナスすなわちＮ
ＥＧ出力はそれぞれ１選択器７０．９０．１００および
１１０にも印加される。
３３の出力はそれぞれ、選択器７０．９０．１００およ
び１１０に印加される。再コーダ３ｏ、３１．３２およ
び３：Ｍ）ＮＥＧ出力は加算器８５．９５，１０５およ
び１１５のキャリー・イン入力に印加される。再コーダ
３０．３１．３２および３３からのマイナスすなわちＮ
ＥＧ出力はそれぞれ１選択器７０．９０．１００および
１１０にも印加される。
加算器８５の高位の１６ビツトが加算器９５に入力され
、加算器９５の高位の１６ビツトが加算器１０５に入力
され、加算器１０５の高位の１６ビツトが加算器１１５
に入力されるという態様で。
、加算器９５の高位の１６ビツトが加算器１０５に入力
され、加算器１０５の高位の１６ビツトが加算器１１５
に入力されるという態様で。
加算器８５．９５．１０５および１１５が接続される。
加算器８５．９５および１０５の低位４ビツトは、乗算
器が形成する積の１２の低位ビットである。積の２０の
高位ビットは加算＠１１５からのものである。
器が形成する積の１２の低位ビットである。積の２０の
高位ビットは加算＠１１５からのものである。
上記したところから、乗算器からの入力を有している再
コーダが選択器を制御している場合に。
コーダが選択器を制御している場合に。
被乗数の倍数が同時に形成され、被乗数自体とともに入
力として選択器に印加されることがわかる。
力として選択器に印加されることがわかる。
低位の加算器の出力が、関連する選択器からの入力も受
は取る次に高位の加算器の入力に接続されている場合に
、選択器の出力は、部分積からの加算器の入力に接続さ
れる。最高位の加算器は積の高位ビットを与え、低位の
加算器の各々は低位の積のビットを与えるが、ビット数
は低位加算器のオフセットと等しい。すなわち、この例
においては４ビツトである。
は取る次に高位の加算器の入力に接続されている場合に
、選択器の出力は、部分積からの加算器の入力に接続さ
れる。最高位の加算器は積の高位ビットを与え、低位の
加算器の各々は低位の積のビットを与えるが、ビット数
は低位加算器のオフセットと等しい。すなわち、この例
においては４ビツトである。
留意しなければならないのは、加算器８５が加算器とし
て十分に利用されてはおらず、実際には増分器として接
続されていることである。この発明を、第８図に示すよ
うに、合計加算器を有する乗算器として実施することが
できる。この実施例において、！１択器７０は加算器９
５および８５に入力を行なうが、この場合、加算器８５
は３２ビツトの加算器であって、その出力は積と、加数
Ｙの和である。この実施例において、加算器がすべて加
算器として機能し、増分器として機能するものがないこ
とに留意されたい。
て十分に利用されてはおらず、実際には増分器として接
続されていることである。この発明を、第８図に示すよ
うに、合計加算器を有する乗算器として実施することが
できる。この実施例において、！１択器７０は加算器９
５および８５に入力を行なうが、この場合、加算器８５
は３２ビツトの加算器であって、その出力は積と、加数
Ｙの和である。この実施例において、加算器がすべて加
算器として機能し、増分器として機能するものがないこ
とに留意されたい。
Ｆ０発明の効果
本発明よれば、乗算器の入力数（サイズ）が増加しても
、比較的低いコストで回路面積を小さく維持できる。
、比較的低いコストで回路面積を小さく維持できる。
第２図は、被乗数の３倍数、５倍数および７倍数のため
の特別積発生器を示すブロック図である。 第３図は、４ビツトの桁上げ先読み加算器を示すブロッ
ク図である。 第４図は、第３図の４ビツトの桁上げ先読み加算器５つ
を組み合わせて形成された加算器列を示すブロック図で
ある。 第５図は、選択器回路の１ビツトを示す論理回路図であ
る。 第６図は、各ビットの論理が第５図に示したものである
１幅２０ビツトの選択器回路を示すブロック図である。 第７図は、第１図に示した再コーダの再コーデイング論
理を示す論理回路図である。 第８図は、出力が積と値Ｙの合計である、この発明の他
の実施例の略図である。 １５．１６．１７・・・・特別積発生器、２１，２２．
２４．２６・・・・入力端子、２３．２５・・・・端子
、２７．４７．４８・・・・インバータ、３０．３１．
３２．３３・・・・再コーダ、４０．４１．４２４３．
５０．８０・・・・排他的ＯＲ回路、５１．５４．５５
．６１−６７．７１−７８・・・・ＡＮＤ回路、５２．
６８・・・・ＮＯＲ回路、５３・・・・ＯＲ回路、７０
．９０．１００．１１０・・・・選択器、７９・・・・
論理ＯＲ回路、８５．９５．１０５．１１５・・・・加
算器。 出願人 インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人 弁理士 岡 １） 次 生（外１名） 第７図
の特別積発生器を示すブロック図である。 第３図は、４ビツトの桁上げ先読み加算器を示すブロッ
ク図である。 第４図は、第３図の４ビツトの桁上げ先読み加算器５つ
を組み合わせて形成された加算器列を示すブロック図で
ある。 第５図は、選択器回路の１ビツトを示す論理回路図であ
る。 第６図は、各ビットの論理が第５図に示したものである
１幅２０ビツトの選択器回路を示すブロック図である。 第７図は、第１図に示した再コーダの再コーデイング論
理を示す論理回路図である。 第８図は、出力が積と値Ｙの合計である、この発明の他
の実施例の略図である。 １５．１６．１７・・・・特別積発生器、２１，２２．
２４．２６・・・・入力端子、２３．２５・・・・端子
、２７．４７．４８・・・・インバータ、３０．３１．
３２．３３・・・・再コーダ、４０．４１．４２４３．
５０．８０・・・・排他的ＯＲ回路、５１．５４．５５
．６１−６７．７１−７８・・・・ＡＮＤ回路、５２．
６８・・・・ＮＯＲ回路、５３・・・・ＯＲ回路、７０
．９０．１００．１１０・・・・選択器、７９・・・・
論理ＯＲ回路、８５．９５．１０５．１１５・・・・加
算器。 出願人 インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人 弁理士 岡 １） 次 生（外１名） 第７図
Claims (1)
- 【特許請求の範囲】 被乗数を示す複数ビット入力から積を発生するディジタ
ル乗算器であって、 所定数のビットの被乗数を受けて、この被乗数の倍数で
ある出力を、前記被乗数の倍数のための符号ビットとと
もに出力する複数の積発生器と、被乗数それ自身を含む
被乗数の異なった倍数を選択するための選択信号を発生
するように前記乗算器の少なくとも２ビット以上を再コ
ーディングする複数の再コーダと、 被乗数それ自身を含む被乗数の倍数並びに前記再コーダ
からの前記選択信号を受けるようにそれぞれ接続される
複数の選択器と。 前記選択器に接続された複数の加算器と を具備し、 前記加算器の出力が前記積を発生するように相互接続さ
れるディジタル乗算器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US867167 | 1986-05-27 | ||
| US06/867,167 US4745570A (en) | 1986-05-27 | 1986-05-27 | Binary multibit multiplier |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62280930A true JPS62280930A (ja) | 1987-12-05 |
Family
ID=25349259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62091068A Pending JPS62280930A (ja) | 1986-05-27 | 1987-04-15 | デイジタル乗算器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4745570A (ja) |
| EP (1) | EP0248166A3 (ja) |
| JP (1) | JPS62280930A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0540608A (ja) * | 1990-03-16 | 1993-02-19 | Internatl Business Mach Corp <Ibm> | テーブルルツクアツプ乗算器及びその乗算方法 |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4864528A (en) * | 1986-07-18 | 1989-09-05 | Matsushita Electric Industrial Co., Ltd. | Arithmetic processor and multiplier using redundant signed digit arithmetic |
| US4862402A (en) * | 1986-07-24 | 1989-08-29 | North American Philips Corporation | Fast multiplierless architecture for general purpose VLSI FIR digital filters with minimized hardware |
| US4864529A (en) * | 1986-10-09 | 1989-09-05 | North American Philips Corporation | Fast multiplier architecture |
| US4843585A (en) * | 1987-09-14 | 1989-06-27 | Motorola, Inc. | Pipelineable structure for efficient multiplication and accumulation operations |
| JP2991299B2 (ja) * | 1989-08-04 | 1999-12-20 | 株式会社東芝 | 内視鏡装置 |
| US4965762A (en) * | 1989-09-15 | 1990-10-23 | Motorola Inc. | Mixed size radix recoded multiplier |
| KR940002479B1 (ko) * | 1990-03-20 | 1994-03-24 | 후지쓰 가부시끼가이샤 | 고속 디지탈 병렬승산기(multiplier) |
| US5150322A (en) * | 1990-06-05 | 1992-09-22 | Vlsi Technology, Inc. | Mixed-radix serial/parallel multipliers |
| JP2597736B2 (ja) * | 1990-07-17 | 1997-04-09 | 株式会社東芝 | 高速乗算器 |
| US5412591A (en) * | 1990-08-09 | 1995-05-02 | Vlsi Technology, Inc. | Schematic compiler for a multi-format high speed multiplier |
| US5119325A (en) * | 1990-12-04 | 1992-06-02 | Motorola, Inc. | Multiplier having a reduced number of partial product calculations |
| US5361220A (en) * | 1991-11-29 | 1994-11-01 | Fuji Photo Film Co., Ltd. | Discrete cosine transformation with reduced components |
| JPH05204609A (ja) * | 1992-01-13 | 1993-08-13 | Nec Corp | 乗算回路 |
| US5333119A (en) * | 1992-09-30 | 1994-07-26 | Regents Of The University Of Minnesota | Digital signal processor with delayed-evaluation array multipliers and low-power memory addressing |
| US5787029A (en) * | 1994-12-19 | 1998-07-28 | Crystal Semiconductor Corp. | Ultra low power multiplier |
| US5646877A (en) * | 1995-05-25 | 1997-07-08 | Texas Instruments Incorporated | High radix multiplier architecture |
| US6141674A (en) * | 1998-06-10 | 2000-10-31 | Hewlett-Packard Company | Reducing the hardware cost of a bank of multipliers by combining shared terms |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60163128A (ja) * | 1984-02-02 | 1985-08-26 | Nec Corp | 乗算回路 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3372269A (en) * | 1961-06-30 | 1968-03-05 | Ibm | Multiplier for simultaneously generating partial products of various bits of the multiplier |
| US4041292A (en) * | 1975-12-22 | 1977-08-09 | Honeywell Information Systems Inc. | High speed binary multiplication system employing a plurality of multiple generator circuits |
| US4153938A (en) * | 1977-08-18 | 1979-05-08 | Monolithic Memories Inc. | High speed combinatorial digital multiplier |
| US4484301A (en) * | 1981-03-10 | 1984-11-20 | Sperry Corporation | Array multiplier operating in one's complement format |
| US4646257A (en) * | 1983-10-03 | 1987-02-24 | Texas Instruments Incorporated | Digital multiplication circuit for use in a microprocessor |
-
1986
- 1986-05-27 US US06/867,167 patent/US4745570A/en not_active Expired - Fee Related
-
1987
- 1987-04-03 EP EP19870104934 patent/EP0248166A3/en not_active Withdrawn
- 1987-04-15 JP JP62091068A patent/JPS62280930A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60163128A (ja) * | 1984-02-02 | 1985-08-26 | Nec Corp | 乗算回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0540608A (ja) * | 1990-03-16 | 1993-02-19 | Internatl Business Mach Corp <Ibm> | テーブルルツクアツプ乗算器及びその乗算方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4745570A (en) | 1988-05-17 |
| EP0248166A3 (en) | 1990-09-05 |
| EP0248166A2 (en) | 1987-12-09 |
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