JPH0543136B2 - - Google Patents

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JPH0543136B2
JPH0543136B2 JP62208402A JP20840287A JPH0543136B2 JP H0543136 B2 JPH0543136 B2 JP H0543136B2 JP 62208402 A JP62208402 A JP 62208402A JP 20840287 A JP20840287 A JP 20840287A JP H0543136 B2 JPH0543136 B2 JP H0543136B2
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JP
Japan
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carry
array
bits
sum
circuit
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JPS6375932A (ja
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Yuan Uei Jeemusu
Hedayatei Kosuro
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Intersil Corp
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Intersil Inc
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Publication date
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/52—Multiplying; Dividing
    • G06F7/523—Multiplying only
    • G06F7/533—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/50—Adding; Subtracting
    • G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
    • G06F7/509—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination for multiple operands, e.g. digital integrators

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Description

【発明の詳細な説明】 （発明の分野） 本発明はデイジタル乗算器に関し、特に乗算の
最終積を形成するため部分積を加算する速度を改
良したデイジタル乗算器に関する。
（従来の技術） ２進数乗算は多くのデイジタル信号処理分野で
重要な機能である。いくつかの応用例ではさらに
前の演算の結果との積の累算を必要とする（例え
ば積和の形成）。融通性のある乗算回路は２の補
数又は符号なし記法のどちらかでもこれらの機能
を実行する能力を有していなければならない。
当該技術において、２進数乗算を実行するのに
要する時間を減少させる多数の方法が既知であ
る。例えば、最終積を形成するため加算されなけ
ればならない部分積の数を減少させる多数の異な
つたコード化手法が工夫されてきた。修正ブー
ス・アルゴリズム（modified Booth algorithm）
は集積回路デイジタル乗算器にしばしば用いられ
るものの１つである。
部分積の加算を加速させる試みも行なわれてい
る。ウエア（Ware）に米国特許第4545028号で
は、加算アレイがブロツクに分割され、従つて各
ブロツク内の全ての加算はリプル的に実行される
とはいえ、異なるブロツクは加算の異なる部分を
並列に実行可能である。さらに、第１ブロツクは
４個の部分積のみを含み、残りのブロツクは算術
伝播に合せなければならず、従つて１個のブロツ
クからのキヤリーは次のブロツクにより必要とさ
れる時に現われる。
加算は又キヤリー・ルツクアヘツド加算器の使
用によつても加速される。連続した一連の加算段
中のリプル的なキヤリーの伝播には、加算部のビ
ツト数が大きくなればなる程大きな時間を必要と
する。キヤリー・ルツクアヘツド加算器では、論
理回路は連続ではなく同時のキヤリー伝播を行な
う。しかしながら、ビツト寸法が大きくなるにつ
れて回路複雑度、ゲート・カウント及びチツプ域
が迅速に増大してくるため、キヤリー・ルツクア
ヘツド加算器のビツト寸法は限定される。
従つて、本発明の主要な目的は、集積回路に最
小の追加複雑度及び空間で部分積を高速並列加算
する回路と方法を提供することである。
他の目的は、累算を与えるのに適合した、又符
号付又は符号なし記法のどちらでも処理できるよ
う適合した改良高速加算器アーキテクチヤを与え
ることである。
本発明の更に他の目的は、標準IC技術で実装
可能な並列加算アーキテクチヤにより高速２進乗
算を行なうことである。
（発明の要旨） これらの及び多くの他の目的は２進加数を加算
する３重アレイ回路で達成される。アレイはキヤ
リー・セーブ・アレイと第１及び第２のキヤリ
ー・ルツクアヘツド・アレイを含む。キヤリー・
セーブ・アレイは、最終和の最小位ビツトを発生
しかつ中間和及びキヤリー信号を発生するため所
定数の最小位又は最下ランク加数の実質的に全て
のビツトを含む第１群の加数ビツトを加算する。
第１のキヤリー・ルツクアヘツド・アレイは加数
の実質的に全ての残りのビツトを加算して副和を
発生する。第２のキヤリー・ルツクアヘツド・ア
レイは副和と中間和及びキヤリー信号から最終和
の最大位又は残りのビツトを発生する。
本発明の一面では、３重アレイ回路はデイジタ
ル乗算回路に含まれる。デイジタル乗算器は又、
入力に印加される乗算器信号と被乗数信号に応答
して異なるランクの部分積を発生する部分積発生
装置も含む。
本発明の他の面では、３アレイの寸法と部分積
ビツトの割当は回路の速度と配置寸法に対して最
適化されている。
本発明の新規の特徴は特許請求の範囲に詳細に
記述されている。本発明自体は、その構成と動作
方法に関しては、その他の目的と利点と共に、添
付図面と関連して以下の詳細な説明を参照するこ
とにより最も良く理解できる。
（発明の実施例） 第１図を見ると、３重アレイ・アーキテクチヤ
が示されている。この回路は乗数入力１０と被乗
数入力１１とを含む。乗数入力１０の乗数信号は
コード化回路１２に印加されてコード化入力１３
に変換される。コード化はいくつかの公知のアル
ゴリズム（例えば修正ブース・アルゴリズム）に
従つて実行されるため、コード化入力１３と被乗
数入力１１から発生される部分積の数は他の方法
で発生するものより少ない。例えば、各々16ビツ
ト長の乗数と被乗数で修正ブース・アルゴリズム
を用いると、コード化入力１３は９項にコード化
される。この結果、部分積発生器１４は最終積を
形成するため加算される９部分積を発生する。
部分積発生器１４はその入力として複数個の増
加ランクの部分積を有する。部分積のビツトは３
重加算器アレイで加算される群に分割される。部
分積ビツトの１群であるSETAはADDA加算ア
レイに入力される。部分積ビツトの他の群である
SETBはADDB加算アレイに入力される。小数の
残り部分積ビツトSETCはADDC加算アレイに任
意に与えることが可能である。
発明の望ましい実施例では、SETAは下位のｒ
部分積のビツトを含む。ｒの値はｎの１／２より
大きいことが望ましく、ここでｎは部分積の全数
である。ADDAアレイでの加算結果は最終積の
下位部分、中間和SUMAと中間キヤリーCARA
を含む。低位結果はレジスタ１５に与えられ、
SUMAとCARA信号はADDC加算アレイへの入
力される。
SETBには残りの部分積ビツトの全て又は実質
的に全てが含まれる。ADDBアレイでの加算結
果はSUMBで、これはADDC加算アレイへ入力
される。SUMA、CARA、SUMBを加算するの
に使用されないADDCアレイの利用可能な加算
位置に対応する小数の部分積ビツトがあるかもし
れない。これらのビツトはADDAとADDBアレ
イをバイパスしてADDCアレイに含まれる
SETC′に含まれる。ADDC加算アレイでの加算
結果はレジスタ１５に与えられる最終結果の高位
部分である。
本発明の３重アレイ・アーキテクチヤによる
と、ADDAをキヤリー・セーブ・アレイ、
ADDBとADDCをキヤリー・ルツクアヘツド・
アレイとして実装することにより高速性と低複雑
度が達成される。従つて、ADDAアレイはキヤ
リー・セーブ・アレイの低複雑度と小チツプ面積
を利用しつつ低ランク部分積を加算する。キヤリ
ー・ルツクアヘツド加算器の高速性は高位加算の
実行時にADDB及びADDCアレイに有利に用い
られる。特に、ADDAアレイはSETAの部分積
の加算用にｒ―１行のキヤリー・セーブ加算器を
含むことが望ましい。ADDAは又累算と２の補
数表示処理用の行（すなわち全体でｒ行）を含ん
でもよい。ADDBとADDCは各々キヤリー・ル
ツクアヘツド加算器に続けて１行以上のキヤリ
ー・セーブ加算器を含むことが望ましい。
望ましい実施例の他の面では、ｒの値は、
ADDAでのキヤリー・セーブ加算の時間遅延が
ADDBでのキヤリー・ルツクアヘツド加算の時
間遅延に最も近密に等しくなるように選択されて
いる。このようにして、アーキテクチヤは最適化
されSUMA、CARA、SUMBは同時にADDCア
レイに与えられる。
レジスタ１５の内容は乗算器の出力を与える。
累算を実行するためには、レジスタ１５の内容を
以後の処理に含ませるためADDAアレイに帰還
させる。
符号付又は符号無記法のどちらも処理するた
め、被乗数（入力１１）は２ビツト拡張され、乗
数（入力１０）は１ビツト拡張される。拡張高位
ビツトの値は使用する記法と元の数の最大位ビツ
トの値とに依存する。従つて、符号付記法を用い
ている時、最大位ビツトの値は余分なビツトの
各々で繰返される、例えば被乗数のMSB位置の
論理「１」は入力１１の拡張２ビツトで繰返され
る。符号無記法を用いている時には、余分なビツ
トの各々は論理「０」に強制される。
２の補数符号付記法を処理するためには、部分
積発生器１４は２の補数レジスタ１６も含む。レ
ジスタ１６は複数個のビツトを有し、各ビツトは
部分積に対応する。２の補数記法の対応する部分
積が負であることを指示するため、各ビツトはセ
ツト可能である。部分積の加算を実行する時、レ
ジスタ１６の内容を加算しなければならない。各
２の補数ビツトを各々の部分積を含むアレイに加
算することが望ましい。
修正ブース・アルゴリズム・コード化を用いて
16ビツトかける16ビツトの乗算／累算を実行して
９部分積を発生するようにした３重アレイ乗算器
の特定の群分けの例は第２図に図示してある。９
部分積はＰとＰ０からＰ７で指示される。各指示
にはビツト指定ＯからＨが続く。Ｐは最低位、す
なわち最小部分積である。Ｐ７は最高位部分積で
ある。最小位ビツトはＯで指示され、最大位ビツ
トはＨである。第２図は又TCとTC０からTC７
で指示した２の補数ビツトも示す。アキユムレー
タ・レジスタの内容はOR０からORX２で指示さ
れ、アキユムレータ・レジスタの２の補数ビツト
はTCAとして示されている。
第２図のビツトは、等しい桁のビツトは同じ縦
列にくるように配置してある。従つて、ビツト桁
は右へ向つて移動するにつれて増大する。各２の
補数ビツトは各々の部分積の最小位ビツトと同じ
桁を有する（又はTCAの場合にはアキユムレー
タ・レジスタ）。
第２図に示すように、SETAは６部分積のビツ
ト、すなわちＰとＰ０からＰ４と、アキユムレー
タ内容OR０からPRX２、及び対応する２の補数
ビツトTC、TC０からTC４、TCAを含む。
SETBは部分積Ｐ６とＰ７及び対応する２の補数
ビツトTC６とTC７を含み、部分積Ｐ５のビツト
Ｐ５２からＰ５Ｈを含む。低位ビツトＰ５０とＰ
５１、２の補数ビツトTC５はSETC′にグループ
分けされる。
第２図のグループ分けりより加算を実行する３
重アレイ加算回路は第４図から第８図に概略的に
図示され、第３図が第４図から第８図をいかに配
置するかを示す。
ADDAは第４図から第６図に示すキヤリー・
セーブ・アレイである。第１行は第16及び第19ビ
ツト位置を除いて半加算器から構成される。第16
ビツト位置には全加算器が用いられて丸めビツト
RNDを導入し、必要なら結果の丸めを生じさせ
る。ダイヤモンド加算器が第１行の第19ビツト位
置にあつて、前の半加算器からそのｂ入力へ延び
たビツトPGを有する。第１行の全加算器、ダイ
ヤモンド加算器、第１半加算器の入力指示は図面
中の同一型式の他の加算器にも繰返される（図示
せず）。
当該技術において公知のように、（第５図の全
加算器４０のような）全加算器は加数入力ａと
ｂ、キヤリー入力cio、和出力ｓとキヤリー出力
cputとを有する。半加算器４１のような半加算器
はａ，ｂ入力とｓ，cput出力を有する。ダイヤモ
ンド加算器４２のようなダイヤモンド加算器は、
ａ，ｂ入力とｓ出力、そして半加算器のｓとｃ出
力の論理ORである「ｓ又はｃ」出力を有する。
各加算器へ入力されるビツトは図示の通りであ
る。さらに、ある入力は図示のように論理「１」
又は論理「０」に配線されている。
ADDAアレイは又条件和加算器MX０からMX
８を含む。当該技術において公知のように、これ
らはそのcio入力に従つて２個の全加算器の内の
一方を選択するマルチプレクを用いた高速加算器
である。最終積の反転低位ビツトは第４図で0
と10として図示されている。
ADDBは第７図と第８図に示す１行の全加算
器に続く20ビツト・キヤリー・ルツクアヘツド加
算器（CLA）１００を含む。最終積の反転高位
ビツトはCLA１０１から出力され、11から34
として図示されている。最終加算の実行時に、
ADDCアレイはADDBアレイからの中間和信号
を受信し、かつADDAアレイからの中間和信号
と中間キヤリー信号の両方を受取る。CLA１０
０とCLA１０１はその入力を上に出力を下に図
示されている。CLAは当該技術において公知の
標準的な構成のもので、例えばエヌ・スコツト
（N.Scott）の「コンピユータの数値系と算術」
（1985）や米国特許第4153938号に示され、この両
方共引用により本明細書に含まれる。
キヤリー・セイブ・アレイと第１のキヤリー・
ルツクアヘツド・アレイによる並列加算に続く第
２のキヤリー・ルツクアヘツド・アレイによる最
終和を用いた以上の３重アレイ乗算器アーキテク
チヤは高速、高性能かつ標準IC技術で実装可能
な回路の小チツプ面積を達成する。回路は融通性
のあるもので、累積も実行でき、符号付又は符号
無記法のどちらでも動作可能である。
本発明の望ましい実施例を本明細書に図示し記
述してきたが、前記実施例は単なる一例として与
えたものであることが理解できる。本発明の要旨
から逸脱することなく多くの変更や修正、置換え
が当業者には可能である。従つて、添附特許請求
の範囲は本発明の要旨と範囲に該当する全ての前
記変更をカバーする意図のものである。
【図面の簡単な説明】
第１図は本発明の３重アレイ加算を含むデイジ
タル乗算器の１実施例のブロツク線図である。第
２図は例示16×16乗算器／アキユムレータの加数
ビツトの群分けを示し、コード化を用いて９部分
積が発生している。第３図〜第８図は共に第２図
の乗算器／アキユムレータに対応する３重アレイ
アーキテクチヤの１実施例の概略図を与える。 １０…乗数入力、１１…被乗数入力、１２…コ
ード化回路、１４…部分積発生器、１５…レジス
タ、１６…２の補数レジスタ、４０…全加算器、
４１…半加算器、４２…ダイヤモンド加算器、１
００，１０１…キヤリー・ルツクアヘツド加算
器。

Claims (1)

  1. 【特許請求の範囲】 １ 和を発生するため２進加数を加算する回路に
    おいて、 前記加数の第１群のビツトを加算するキヤリ
    ー・セーブ・アレイであつて、前記第１群のビツ
    トは所定数の最小位加数のビツトを実質的に含
    み、前記和の最小位ビツトと中間和及びキヤリー
    信号を発生する前記キヤリー・セーブ・アレイ
    と、 前記第‘群にない前記加数の実質的に全てのビ
    ツトを加算して小計を発生する、前記キヤリー・
    セーブ・アレイと同時並行動作をする第１のキヤ
    リー・ルツクアヘツド・アレイと、 前記キヤリー・セーブ・アレイと前記第１のキ
    ヤリー・ルツクアヘツド・アレイに結合された第
    ２のキヤリー・ルツクアヘツド・アレイであつ
    て、前記小計と前記中間和及びキヤリー信号から
    前記和の最上位ビツトを発生する前記第２のキヤ
    リー・ルツクアヘツド・アレイと、 を含む、２進加数を加算する回路。 ２ 特許請求の範囲第１項記載の回路において、
    前記所定数の最小位加数は少なくとも加数の全数
    の半分である回路。 ３ 特許請求の範囲第１項記載の回路において、
    前記和を受取るため前記キヤリー・セーブ・アレ
    イと前記第２のキヤリー・ルツクアヘツド・アレ
    イに結合されたアキユムレータ・レジスタを含
    み、前記キヤリー・セーブ・アレイは累算を実行
    するため前記アキユムレータ・レジスタの内容を
    前記第１群のビツトに加算するようにしてある回
    路。 ４ 特許請求の範囲第１項記載の回路において、
    前記キヤリー・セーブ・アレイに結合されて複数
    個のビツトを有する２の補数レジスタを含み、各
    ビツトは各加数の符号を各々指示し、前記２の補
    数レジスタの内容は前記和に加算される回路。 ５ デイジタル乗算器回路において、 前記部分積発生装置の入力に印加される乗数信
    号と被乗数信号とに応答して複数個の異なるラン
    クの部分積を発生する部分積発生装置と、 前記部分積の第１群のビツトを加算するため前
    記部分積発生装置に結合したキヤリー・セーブ・
    アレイであつて、前記第１群のビツトは最小位部
    分積の所定数のビツトを実質的に含み、前記和の
    最小位ビツトと中間和及びキヤリー信号を発生す
    る前記キヤリー・セーブ・アレイと、 中間積を発生するため前記第１群中にない前記
    部分積の実質的に全てのビツトを加算する前記部
    分積発生装置に結合した、前記キヤリー・セー
    ブ・アレイと同時並行動作をする第１のキヤリ
    ー・ルツクアヘツド・アレイと、 前記キヤリー・セーブ・アレイと前記第１のキ
    ヤリー・ルツクアヘツド・アレイに結合した第２
    のキヤリー・ルツクアヘツド・アレイであつて、
    前記中間積と前記中間和及びキヤリー信号から前
    記和の最上位ビツトを発生する前記第２のキヤリ
    ー・ルツクアヘツド・アレイと、 を含むデイジタル乗算器回路。 ６ 特許請求の範囲第５項記載の乗算器回路にお
    いて、前記部分積発生装置は、発生される部分積
    の数を減少させるため前記乗算器信号をコード化
    するコード化回路を含む乗算器回路。 ７ 特許請求の範囲第６項記載の乗算器回路にお
    いて、前記コード化回路は修正ブース・アルゴリ
    ズムを実行する乗算器回路。 ８ 特許請求の範囲第５項記載の乗算器回路にお
    いて、前記和を受取るため前記キヤリー・セー
    ブ・アレイと前記第２のキヤリー・ルツクアヘツ
    ド・アレイとに結合されたアキユムレータ・レジ
    スタをさらに含み、前記キヤリー・セーブ・アレ
    イは累算を実行するため前記第１群のビツトへ前
    記アキユムレータ・レジスタの内容を加算するよ
    うにした乗算器回路。 ９ 特許請求の範囲第５項記載の乗算器回路にお
    いて、前記キヤリー・セーブ・アレイへ結合され
    て複数個のビツトを有する２の補数レジスタをさ
    らに含み、各ビツトは各部分積の符号を各々指示
    し、前記２の補数レジスタの内容は前記和へ加算
    されている乗算器回路。 １０ 特許請求の範囲第５項記載の乗算器回路に
    おいて、部分積の前記所定数は部分積の全数の少
    なくとも半分であり、かつ前記中間和とキヤリー
    信号及び前記中間積が実質的に同時に発生される
    ように選択されている乗算器回路。 １１ 特許請求の範囲第５項記載の乗算器回路に
    おいて、前記部分積発生装置は９部分積を発生
    し、前記キヤリー・セーブ・アレイにより加算さ
    れる前記第１群のバイトは６最下部分積のビツト
    を含み、前記第１のキヤリー・ルツクアヘツド・
    アレイは１行の全加算器とキヤリー・ルツクアヘ
    ツド加算器を含み、前記第２のキヤリー・ルツク
    アヘツド・アレイは１行の全加算器とキヤリー・
    ルツクアヘツド加算器とを含む乗算器回路。 １２ デイジタル乗算器でｎ部分積を加算する方
    法において、 キヤリー・セーブ・アレイでｒ最下部分積を加
    算して最終積の最下ビツトを発生しかつ中間和と
    キヤリー信号とを発生する段階であつて、ｒの値
    はｎの半分より大きい整数であり、前記キヤリ
    ー・セーブ・アレイは時間遅延Ａで前記加算を実
    行する前記加算段階と、 キヤリー・ルツクアヘツド・アレイで前記部分
    積の残りのビツトと同時に加算して時間遅延Ｂで
    中間積を発生する段階と、 前記中間和とキヤリー信号及び前記中間積を加
    算して前記最終和の最上位ビツトを発生する段階
    と、 を含むｎ部分積を加算する方法。 １３ 特許請求の範囲第１２項記載の方法におい
    て、ｒの値は時間遅延Ａと時間遅延Ｂとの間の差
    を最小とするよう選択されている方法。
JP62208402A 1986-09-17 1987-08-24 ディジタル乗算器 Granted JPS6375932A (ja)

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Application Number Priority Date Filing Date Title
US908489 1986-09-17
US06/908,489 US4831577A (en) 1986-09-17 1986-09-17 Digital multiplier architecture with triple array summation of partial products

Publications (2)

Publication Number Publication Date
JPS6375932A JPS6375932A (ja) 1988-04-06
JPH0543136B2 true JPH0543136B2 (ja) 1993-06-30

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US (1) US4831577A (ja)
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