JPS593634A - 乗算器 - Google Patents
乗算器Info
- Publication number
- JPS593634A JPS593634A JP57113333A JP11333382A JPS593634A JP S593634 A JPS593634 A JP S593634A JP 57113333 A JP57113333 A JP 57113333A JP 11333382 A JP11333382 A JP 11333382A JP S593634 A JPS593634 A JP S593634A
- Authority
- JP
- Japan
- Prior art keywords
- partial products
- multiplier
- partial product
- value
- bits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/523—Multiplying only
- G06F7/533—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even
- G06F7/5334—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
- G06F2207/3804—Details
- G06F2207/386—Special constructional features
- G06F2207/3884—Pipelining
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（Ａ） 発明の技術分野
本発明は、乗算器、特にいわゆるブースのアルゴリズム
全利用した乗算器において、当該乗算器において行われ
る符号付きの部分積加算金、従来性われていた符号ビッ
ト拡張を用いる回路に代えて、補正償金加算する回路に
よって達成せしめ、ビット数の多いオペランドの乗算全
容易にしかつパイプライン化を容易にするようにした乗
算器に 関するものである。
全利用した乗算器において、当該乗算器において行われ
る符号付きの部分積加算金、従来性われていた符号ビッ
ト拡張を用いる回路に代えて、補正償金加算する回路に
よって達成せしめ、ビット数の多いオペランドの乗算全
容易にしかつパイプライン化を容易にするようにした乗
算器に 関するものである。
ＣＢ）技術の背景と問題点
従来から、いわゆるブースのアルゴリズムｋ 利用した
乗算器は、第１図に示す如き構成をそなえている。図中
の符号工は被乗数レジスタ、２は乗数レジスタ、３−〇
、、、３−１ 、３−２ 、・・・は夫々デコーダで
あって乗数Ｙ＝ｉ複数ビットずつに区分したビット群の
値に対応したデコード値を生成するもの、４−０ 、４
−１ 、４−２ 、・・・は夫々部分積作成回路であっ
て被乗数Ｘ＝ｉ上記デコード値によって乗算した部分積
全作成するもの、５−〇。
乗算器は、第１図に示す如き構成をそなえている。図中
の符号工は被乗数レジスタ、２は乗数レジスタ、３−〇
、、、３−１ 、３−２ 、・・・は夫々デコーダで
あって乗数Ｙ＝ｉ複数ビットずつに区分したビット群の
値に対応したデコード値を生成するもの、４−０ 、４
−１ 、４−２ 、・・・は夫々部分積作成回路であっ
て被乗数Ｘ＝ｉ上記デコード値によって乗算した部分積
全作成するもの、５−〇。
５−１．５ ２．・・・は夫々部分積、６は部分積加算
回路、７は出力レジスタを表わしている。
回路、７は出力レジスタを表わしている。
デコーダ３− ｉは、第２図（Ｂ）図示の如き入力と出
力とを考えるとき、第２図（Ａ）図示の如き真理値に対
応するよう構成されている。そして、図示（１）出力Ｆ
−２が論理ｒｌＪのとき部分積作成回路４−１において
被乗数Ｘから値−２Ｘが生成され、（１１）出力Ｆ−１
が論理「１」のとき値−Ｘが生成され、（ｌｉｔ） Ｆ
ｏが論理「１」のとき値０が生成され、（ＩＶ） Ｆ’
、が論理ｒｌＪのとき値十Ｘが生成され、（ｖ） Ｆヤ
２が論理ｒｚＪのとき値＋２Ｘが生成される。
力とを考えるとき、第２図（Ａ）図示の如き真理値に対
応するよう構成されている。そして、図示（１）出力Ｆ
−２が論理ｒｌＪのとき部分積作成回路４−１において
被乗数Ｘから値−２Ｘが生成され、（１１）出力Ｆ−１
が論理「１」のとき値−Ｘが生成され、（ｌｉｔ） Ｆ
ｏが論理「１」のとき値０が生成され、（ＩＶ） Ｆ’
、が論理ｒｌＪのとき値十Ｘが生成され、（ｖ） Ｆヤ
２が論理ｒｚＪのとき値＋２Ｘが生成される。
この場合、第１図図示の部分積作成回路４− ｉによっ
て得られた部分積は、上述の出力Ｆ−２などの場合から
も判る如く、負の値をもつことがあり、第１図図示の部
分積加算回路６による加算に尚っては、第３図に示す如
く、各部分積のサイン・ピッ） Ａｏ 、 Ｂｏ 、’
Ｃｏの部分を拡張して（緬ぎ足して）おいて加算を行
うようにし、サイン・ビットが存在することの影響をな
くするようにしていた。
て得られた部分積は、上述の出力Ｆ−２などの場合から
も判る如く、負の値をもつことがあり、第１図図示の部
分積加算回路６による加算に尚っては、第３図に示す如
く、各部分積のサイン・ピッ） Ａｏ 、 Ｂｏ 、’
Ｃｏの部分を拡張して（緬ぎ足して）おいて加算を行
うようにし、サイン・ビットが存在することの影響をな
くするようにしていた。
第４図は、第３図図示の如くサインピッＩｆ拡張して加
１７１行う従来の場合の部分積加算回路の一例を示して
いる。図中の符号５，６．７は第１図に対応している。
１７１行う従来の場合の部分積加算回路の一例を示して
いる。図中の符号５，６．７は第１図に対応している。
第４図を眺めると判る如く、特にサイン・ピッ）Ａｏ、
Ｂｏ 、 Ｃｏについてのファンアウトが大となり、図
示各部分積５−０．５−１゜５−２をレジスタでセット
しているとすると、サイン・ビット部分のファンアウト
が他のビットにくらべて大となり、演算速度が遅くなる
。
Ｂｏ 、 Ｃｏについてのファンアウトが大となり、図
示各部分積５−０．５−１゜５−２をレジスタでセット
しているとすると、サイン・ビット部分のファンアウト
が他のビットにくらべて大となり、演算速度が遅くなる
。
（Ｃ）発明の目的と構成
本発明は上記の点を解決することを目的としており、本
発明の乗算器は、乗数を複数ビットずつに区分して当該
区分されたビット群の値に対応したデコード値を決定し
、当該デコード値をもって被乗数を乗算した部分積を求
め、上記各区分されたビット群に対応した部分積を桁を
ずらせて部分積加算を行うようにした乗算器において、
上記夫々得られた部分積におけるサイン・ピラトラ反転
した上で、当該サイン・ビット反転後部分積金桁ずらせ
して加算すると共に予め定められたパターンをもつ補正
値上一緒に加算することによって、上記部分積加算を行
うことを特徴としている。以下図面を参照しつつ説明す
る。
発明の乗算器は、乗数を複数ビットずつに区分して当該
区分されたビット群の値に対応したデコード値を決定し
、当該デコード値をもって被乗数を乗算した部分積を求
め、上記各区分されたビット群に対応した部分積を桁を
ずらせて部分積加算を行うようにした乗算器において、
上記夫々得られた部分積におけるサイン・ピラトラ反転
した上で、当該サイン・ビット反転後部分積金桁ずらせ
して加算すると共に予め定められたパターンをもつ補正
値上一緒に加算することによって、上記部分積加算を行
うことを特徴としている。以下図面を参照しつつ説明す
る。
第５図は本発明に用いる部分積加算の原理を説明する説
明図、第６図は本発明の乗算器に用いる部分積加算回路
の一実施例、第７図は第６図図示の６ビツト加算回路の
一実施例構成を示している。
明図、第６図は本発明の乗算器に用いる部分積加算回路
の一実施例、第７図は第６図図示の６ビツト加算回路の
一実施例構成を示している。
本発明の場合、第３図図示の場合のようにサイン・ビラ
トラ拡張する方式に代えて、第５図（Ａ）図示の如く、
各部分積のサイン・ビットＡｏ、Ｂｏ。
トラ拡張する方式に代えて、第５図（Ａ）図示の如く、
各部分積のサイン・ビットＡｏ、Ｂｏ。
Ｃｏ ｆビット反転すると共に、図示アングラインで示
す補正１直、例えば［ｏｌｏｌｔＪｔ−一緒に加算する
ようにする。
す補正１直、例えば［ｏｌｏｌｔＪｔ−一緒に加算する
ようにする。
該補正値は、６〔ビット、ｌＸ６［ピッｔ１ｍ算の場合
には第５図（Ｂ）図示の如くして得られていると考えて
よい。即ち、各サイン・ビット反転波部分積 （Ａｏ Ａｔ Ａ２・・・・・・Ａ６）（Ｂｏ ＢＩ
Ｂ２・・・・・・Ｂｅ ）（Ｃｏ ＣＩ Ｃ２・・・・
・・Ｃ６）の加算において、夫々の反転後サイン・ビッ
トＡｎ ＋ ＢＯ＋ ＣＯに対して桁上りが生じるとそ
れが上位に伝播するようにする。即ち例えば＊木＊＊＊
＊＊ ＊ ＊ ＊ ＊ ＊ ＊のり日＜シて得ら
れた値＊＊＊・・・・・・＊全第３図図示の ＡＯＡＯＡＯＡｏ Ａｏ Ａｏ ＡＩ Ａ２ Ａ３ Ａ
４ Ａｓ Ａ６の代わりに加算するようにする。このと
きの１１１１１ １０１０１０１１ の如き加算値についてのアングラインを附したものが上
述の補正値と考えてよい。
には第５図（Ｂ）図示の如くして得られていると考えて
よい。即ち、各サイン・ビット反転波部分積 （Ａｏ Ａｔ Ａ２・・・・・・Ａ６）（Ｂｏ ＢＩ
Ｂ２・・・・・・Ｂｅ ）（Ｃｏ ＣＩ Ｃ２・・・・
・・Ｃ６）の加算において、夫々の反転後サイン・ビッ
トＡｎ ＋ ＢＯ＋ ＣＯに対して桁上りが生じるとそ
れが上位に伝播するようにする。即ち例えば＊木＊＊＊
＊＊ ＊ ＊ ＊ ＊ ＊ ＊のり日＜シて得ら
れた値＊＊＊・・・・・・＊全第３図図示の ＡＯＡＯＡＯＡｏ Ａｏ Ａｏ ＡＩ Ａ２ Ａ３ Ａ
４ Ａｓ Ａ６の代わりに加算するようにする。このと
きの１１１１１ １０１０１０１１ の如き加算値についてのアングラインを附したものが上
述の補正値と考えてよい。
第６図は第５図（Ａ）図示の演算を行うよう構成された
部分積加算回路を表ゎ１−でいる。図中の符号５．６．
７は第１図に対応している。そして８は第７図を参照し
て後述する６ビツト加昇回路を表わしている。
部分積加算回路を表ゎ１−でいる。図中の符号５．６．
７は第１図に対応している。そして８は第７図を参照し
て後述する６ビツト加昇回路を表わしている。
第６図を眺めると判る如く、各部分積がセットされるレ
ジスタのサイン・ピット対応部からのファンアウトが他
のビットのそれと全く同じである。
ジスタのサイン・ピット対応部からのファンアウトが他
のビットのそれと全く同じである。
第７図は、第６図図示の６ビット加算回路８の一実施例
構成を示している。当該６ビツト加算回路８においては
、第６図からも判る如く、一方の６ビツト入力は固定値
ｒｌ ０１０１１Ｊである。
構成を示している。当該６ビツト加算回路８においては
、第６図からも判る如く、一方の６ビツト入力は固定値
ｒｌ ０１０１１Ｊである。
このために、当該６ビツト加算回路８は、通常の６ビツ
ト加算回路にくらべて、図示の如く大幅に簡単化するこ
とが可能であり、第６図図示の構成において６ビツト加
算回路８が存在することが何んらのデメリットとならな
い。
ト加算回路にくらべて、図示の如く大幅に簡単化するこ
とが可能であり、第６図図示の構成において６ビツト加
算回路８が存在することが何んらのデメリットとならな
い。
（Ｄ）発明の詳細
な説明した如く、本発明によれば、部分積加算回路の入
力段に位置するレジスタのサイン・ピットからのファン
アウトが他ピットのそれと全く同じとなる。このために
、演算速度に悪影響をおよぼすことがなくパイプライン
化が容易となる。
力段に位置するレジスタのサイン・ピットからのファン
アウトが他ピットのそれと全く同じとなる。このために
、演算速度に悪影響をおよぼすことがなくパイプライン
化が容易となる。
第１図はブースのアルゴリスムを利用した乗算器の構成
、第２図は第１図図示のデコーダ全説明する説明図、第
３図は従来のサイン・ビット拡張を用いる部分積加算処
理を説明する説明図、第４図は第３図図示の演算を行う
よう構成された部分積加算回路の一例、第５図は本発明
に用いる部分積加算の原理を説明する説明図、第６図は
本発明の乗算器に用いる部分積加算回路の一実施例、第
７図は第６図図示の６ビツト加算回路の一実施例構成を
示す。 図中、１は被乗数レジスタ、２は乗数レジスタ、３はデ
コーダ、４は部分積作成回路、５は部分積、６は部分積
加算回路、７は出力レジスタ、８は６ビツト加算回路金
表わす。 特許出願人 社士通株式会社 代理人弁理士 森 １） 寛 （外１名）
、第２図は第１図図示のデコーダ全説明する説明図、第
３図は従来のサイン・ビット拡張を用いる部分積加算処
理を説明する説明図、第４図は第３図図示の演算を行う
よう構成された部分積加算回路の一例、第５図は本発明
に用いる部分積加算の原理を説明する説明図、第６図は
本発明の乗算器に用いる部分積加算回路の一実施例、第
７図は第６図図示の６ビツト加算回路の一実施例構成を
示す。 図中、１は被乗数レジスタ、２は乗数レジスタ、３はデ
コーダ、４は部分積作成回路、５は部分積、６は部分積
加算回路、７は出力レジスタ、８は６ビツト加算回路金
表わす。 特許出願人 社士通株式会社 代理人弁理士 森 １） 寛 （外１名）
Claims (1)
- 乗数全複数ビットずつに区分して当該区分されたビット
群の値に対応したデコード値全決定し、当該デコード値
をもって被乗数を乗算した部分積を求め、上記各区分さ
れたビット群に対応した部分積全桁をずらせて部分積加
算を行うようにした乗算器において、上記夫々得られた
部分積におけるサイン・ビラトラ反転した上で、当該サ
イン・ピット反転後部公債を桁ずらせして加算すると共
に予め定められたパターンをもつ補正値を一緒に加算す
ることによって、上記部分積加算を行うことを特徴とす
る乗算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57113333A JPS593634A (ja) | 1982-06-30 | 1982-06-30 | 乗算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57113333A JPS593634A (ja) | 1982-06-30 | 1982-06-30 | 乗算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS593634A true JPS593634A (ja) | 1984-01-10 |
Family
ID=14609578
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57113333A Pending JPS593634A (ja) | 1982-06-30 | 1982-06-30 | 乗算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS593634A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60215998A (ja) * | 1984-04-12 | 1985-10-29 | 日本電信電話株式会社 | トンネル掘進機 |
| JPS6375932A (ja) * | 1986-09-17 | 1988-04-06 | インタ−シル，インコ−ポレ−テツド | ディジタル乗算器 |
| US5920498A (en) * | 1996-08-29 | 1999-07-06 | Fujitsu Limited | Compression circuit of an adder circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55105732A (en) * | 1979-02-08 | 1980-08-13 | Nippon Telegr & Teleph Corp <Ntt> | Multiplier |
-
1982
- 1982-06-30 JP JP57113333A patent/JPS593634A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55105732A (en) * | 1979-02-08 | 1980-08-13 | Nippon Telegr & Teleph Corp <Ntt> | Multiplier |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60215998A (ja) * | 1984-04-12 | 1985-10-29 | 日本電信電話株式会社 | トンネル掘進機 |
| JPH0332679B2 (ja) * | 1984-04-12 | 1991-05-14 | Nippon Denshin Denwa Kk | |
| JPS6375932A (ja) * | 1986-09-17 | 1988-04-06 | インタ−シル，インコ−ポレ−テツド | ディジタル乗算器 |
| JPH0543136B2 (ja) * | 1986-09-17 | 1993-06-30 | Intersil Inc | |
| US5920498A (en) * | 1996-08-29 | 1999-07-06 | Fujitsu Limited | Compression circuit of an adder circuit |
| US6240438B1 (en) | 1996-08-29 | 2001-05-29 | Fujitsu Limited | Multiplier circuit for reducing the number of necessary elements without sacrificing high speed capability |
| US6535902B2 (en) | 1996-08-29 | 2003-03-18 | Fujitsu Limited | Multiplier circuit for reducing the number of necessary elements without sacrificing high speed capability |
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