JPH0222733A - 乗算命令処理方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 計算機システム内の乗算回路の乗算処理方式乗算回路部
のハードウェアの削減を目的とし、被乗数を入力とする
被乗数レジスタと、乗数の一部を入力とする乗数レジス
タと、該乗数レジスタの乗数データをブースのアルゴリ
ズムに従いデコードするデコーダと、該デコーダのデコ
ード結果に基づき被乗数の倍数を演算する倍数発生器と
、該倍数発生器から出力される部分積を入力とする複数
段からなる第１の桁上げ保存加算器と、該桁上げ保存算
器の出力を入力とする第１の桁上げ先見加算器とを備え
た部分乗算器ブロックにおいて、 上記倍数発生器から出力される倍数の符号拡張部分のす
べてをデコードし符号拡張の和を求めるデコーダを設け
て構成する。

〔産業上の利用分野〕

本発明は、計算機システム内の乗算回路の乗算処理方式
に関するものであり、特に、ブースのアルゴリズムによ
る乗算処理方式における部分積の符号拡張部の処理に関
するものである。

〔従来の技術〕

計算機システム内の乗算回路の乗算処理は、処理の高速
化及びハードウェアの削減の為、ブースのアルゴリズム
が通常良く使用される。

第７図は２ビツトのブースのアルゴリズムについて説明
する図を示しており、同図（ａ）は、２ビツトのブース
のアルゴリズムによる乗数ビットの区分について説明す
る図を示しており、Ｆは１ビツトの固定データ、ｔ）　
００％　ｌ）　ＤＩ、ｂ。２〜ｂ１、ｂ１５は乗数を構
成する２進数の各ビット（以後、ｂｉｔとも称す）、ｂ
ｏ。はＭＳＢ　　（Ｉｌｏｓｔ　５１ｇｎ１ｆｉｃａｎ
ｔ　Ｂｉｔ）　、ｂ　１５はＬＳＢ（Ｌｅａｓｔ　５１
ｇ１ｎｉｆｉｃａｎｔ　Ｂｉｔ）　、０１〜Ｇ　９は２
ビツトのブースのアルゴリズムに従った乗数ビットのグ
ループ区分を表わしている。同図ら）は、各グループの
構成ビットのビット値に対応してブースのアルゴリズム
に従いデコードされる数値Ｎを示す図であり、周知のも
のである。該数値Ｎは被乗数との積が取られ倍数を発生
する。

第８図は倍数の符号を示す図であり、デコードされた数
値Ｎと、被乗数と、被乗数×数値Ｎなる倍数との符号関
係を表わしている。該倍数は各グループ６１〜Ｇ９毎に
生成され、各々乗算時の部分積の数値データ部を構成し
、また該部分積が負となる場合は、補数表示に従い、上
位桁に向って符号の拡張が必要となる。

第９図は、乗算時の部分積の様子を示す図であり、５１
〜５９は各グループのデコードされた数値Ｎと被乗数の
積なる部分積（図中〔Ｇｎ〕で示す記号はｎ番目のグル
ープのブースのアルゴリズムによるデコードされた数値
Ｎを表わしている）、６０は最終結果なる積、６１は部
分積での符号拡張が必要となる部分を表わしている。

すなわち、部分積は数値データ部の他に拡張された符号
部が上位桁に向って付加され、また、各部分積５１〜５
９は符号拡張部６１と合はせて加算され最終結果として
の積６０を得ている。

所で、拡張された符号部を有する部分積の加算において
は、拡張された符号部は各部分積においては数値の“１
″か“０″かどちらかに一義的に決まるものであり、符
号同志をあえて加算することはなく、デコーダを使用し
ハードウェアの減少を図っている。

これを具体的な例を上げて説明すると、第１０図は符号
拡張部の具体的な例を示す図であり、グループ４、グル
ープ５、グループ６を例に取っている。同図において、
Ａはグループ４の部分積（数値データ邪と符号拡張部）
、Ｂはグループ５の部分積（数値データ部と符号拡張部
）、Ｃはグループ６の部分積（数値データ部と符号拡張
部）、ＳＡはグループ４の部分積の符号拡張部の各ビッ
ト、ＸＡはグループ４の部分積の数値データ部の各ビッ
ト、ＳＢはグループ５の部分積の符号拡張部の各ビット
、ＸＢはグループ５の部分積の数値データ部の各ビット
、ＳＣはグループ６の部分積の符号拡張部の各ビット、
ｘＣはグループ６０部分積の数値データ部の各ビット、
点線で囲まれる部分６２は符号拡張部会体、実線の大枠
で囲まれる部分６３は符号拡張部の共通部分を表わして
いる。

従来の技術では、同図の部分積ＡＳＢ、Ｃを加算する場
合、部分積Ａ、Ｂ、Ｃの符号が出そろう部分６３（ピッ
）ｂｏ〜ｂ３間）では、符号ピッ）ＳＡ％５ＢＳＳＣを
それぞれのビット毎に加算するのではなく、 ハードウェアの削減を図るために、符号ＳＡ。

ＳＢ、ＳＣを入力とし、符号拡張の和のｂ０〜ｂ、を出
力するデコーダを使用していた。

第１１図は、従来の符号拡張部のデコーダの人出力関係
を示す図であり、 符号ＳＡ、５ＢＳＳＣを入力として、符号拡張の和のす
。〜ｂ、までを直に得るようにして、該符号拡張の和を
まとめて、数値データ部と加算することにより、ハード
ウェアの削減を図るよう構成されていた。

〔発明が解決しようとする課題〕

従来例の乗算装置では、部分積を加算する場合、部分積
の符号拡張が出そろう部分についてはデコーダを使用し
符号拡張の和を得ていた。

そのため、倍数発生器の符号拡張部でデコードされない
部分については、通常の数値データと同様に加算して行
く必要があり、その分、加算回路が複雑となり、かつ、
部分積を加算する桁上げ保存回路への入力数が多くなり
ハードウェアが増大せざるを得なかった。

本発明は、上記問題点に濫みなされたものであり、 符号拡張部と数値データ部の加算形式を単純化し、また
、桁上げの保存加算回路への入力線数を減少させ、ハー
ドウェアの削減を図ることを目的とする。

〔課題を解決するための手段〕

本発明によれば、上述の目的は、前記特許請求の範囲に
記載した手段により達成される。

すなわち、本発明は、被乗数を入力とする被乗数レジス
タと、乗数の一部を入力とする乗数レジスタと、該乗数
レジスタの乗数データをブースのアルゴリズムに従いデ
コードするデコーダと、該デコーダのデコード結果に基
づき被乗数の倍数を演算する倍数発生器と、該倍数発生
器から出力される部分積を入力する複数段からなる第１
の桁上げ保存加算器と、該桁上げ保存加算器の出力を入
力とする第１の桁上げ先見加算器とを備えた部分乗算器
ブロックを複数個有し、かつ、該部分乗算器ブロックの
複数個の出力結果の全体を加算する第２の桁上げ保存加
算器と、該桁上げ保存加算器の出力を入力とする第２の
桁上げ先見加算器とを備えた乗算装置において、 該部分乗算器ブロック中には、倍数発生器から出力され
る倍数の符号拡張部分のすべてをデコードし符号拡張の
和を求めるデコーダを設け、該デコーダの出力結果を第
１の桁上げ保存加算器にて数値データと加算するよう構
成された乗算命令処理方式である。

〔作　用〕

部分乗算器ブロックにおいて、被乗数を保持するレジス
タと、部分乗数を保持するレジスタとで乗算を行うに際
し、 部分乗数は、例えば２ビツトのブースのアルゴリズムに
従い、ビット区分された複数のグループに分割される。

各グループを構成するビット値は上記ブースのアルゴリ
ズムに従うデコーダの入力となり、デコード結果なる数
値Ｎが各グループ毎に発生される。

該数値Ｎと被乗数との積が倍数器内で倍数として求まり
、該倍数は各グループ毎に求まり、それぞれ乗算におけ
る部分積を構成する。　該各グループ毎の部分積は桁上
げ保存加算器及び桁上げ先見加算器を用いて全体として
合計加算されるが、各部分積は、それぞれ桁位置が異な
るため、例えば負数などでは、補数表示のために上位桁
に向って符号の拡張を行ってから加算する必要があるが
、本発明では、各グループの部分積の符号拡張部のすべ
てと、部分積の数値データ部とを分離して、数値データ
部は桁上げ保存加算器の入力として加算開始し、符号拡
張部は別途デコーダに入力し、符号拡張部の和として求
め、桁上げ保存加算器の後段でまとめて加算する。

〔実施例〕

第１図は、本発明の乗算命令処理方式が適用されるシス
テム構成図を示しており、 １−１は被乗数の保持されるレジスタ、１２は乗数の保
持されるレジスタ（本例では６４ビツト）、 ２−１．２−２．２−３．２−４は乗数６４ビツトを１
６ビツト毎に分割して乗算を行う部分乗算器ブロック、 ３は被乗数の保持レジスタ、４は分割された乗数の部分
乗数の保持レジスタ（本例では１６ビツト）、５はブー
スのアルゴリズムによるデコーダ、６は倍数発生回路（
ＭＰＧ）　、７は符号拡張部のデコーダ、８は桁上げ保
存加算回路（Ｃ３Ａ）、９は桁上げ先見加算回路（ＣＰ
Ａ）、ｉｏ−ｉ〜ｌ０−４は各乗算器ブロック２−１〜
２−４の結果を保持するレジスタ、１１−１〜１１−８
はレジスタｌ０−１〜１０−４の内容をビット分割して
保持するレジスタ、 １２−１．１２−２は桁上げ保存加算回路（Ｃ３Ａ）１
３−１．１３−２は桁上げ先見加算回路（ＣＰ　Ａ）１
４−１．１４−２は結果保持用レジスタ、１５は桁上げ
先見加算回路（ＣＰＡ）、１６は最終結果保持用のレジ
スタを表わしている。

本図のシステムの全体動作について概略説明を行うと、
まず、被乗数はレジスタ１−１に、乗数はレジスタ１−
２に保持されている。乗数は本システムの場合６４ビツ
トで構成されており、各１６ビツトずつに４分割され、
部分乗算器ブロック２−１〜２−４に与えられ乗算がブ
ロック単位に分割して行なわれる。部分乗算器ブロック
２−１〜２−４中ではブースのアルコリズムが使用され
、４個のブロック２−１〜２−４は同一のハードウェア
構成を取、っている。

部分乗算器ブロック２−１〜２−４での演算結果は、そ
れぞれレジスタｌ０−１〜ＩＱ−４に保持され、該レジ
スタの内容は、それぞれビット分割されて、１／ジスタ
１１−１〜１１−８に保持され、１２−１．１２−２で
示す桁上げ保存加算回路の２系統に分けて並列に演算が
進められ、それぞれ、桁上げ先見回路１３−１．１３−
２を通じて結果がレジスタ１４−１．１４−２に保持さ
れ、両レジスタ１４−１．１４−２に保持されたデータ
は桁上げ先見回路１５で加算され、最終の積をレジスタ
１６上に得る。

本発明の乗算処理方式は部分乗算器ブロック２−１〜２
−４にそれぞれ適用され、該ブロック内のハードウェア
の削減を目的とするものであり、代表的に２−１で示す
部分乗算器ブロックを例に取って説明する。

部分乗算器ブロック２−１においては、被乗数の保持レ
ジスタ３の内容と部分乗数の保持レジスタ４の内容との
乗算を行うに際し、部分乗数の保持レジスタ４の内容１
ま２ビツトのブースのアルゴリズムに従ったデコーダ５
により、２ビツト区分のグループ毎に、デコード結果な
る数値Ｎを発生し、各グループ毎に該数値Ｎと被乗数の
積が倍数器（ＭＰＧ）６で行なわれ、各グループ毎に部
分積が生成される。該部分積は多段の桁上げ保存加算器
８により加算され、桁上げ先見加算器９により最終結果
を得るよう構成される。

７で示すデコーダは部分積の符号拡張部のデコーダであ
り、該デコーダ７の出力結果は桁上げ保存加算器８と加
算される。

本発明の乗算処理方式は、該符号拡張部のデコーダ７の
デコード方法に特徴があり、以下その詳細について説明
する。

第２図は、乗算時の部分積の様子を示す図であり、１７
〜２５は各グループのデコーダ５によりデコードされた
数値Ｎと被乗数との積なる部分積の数値データ部（図中
［Ｇｎ］で示す記号はｎ番目のグループのブースのアル
ゴリズムによるテ゛コードされた数値Ｎを示す）、２６
は最終結果なる積、２７は部分積での符号拡張が必要と
なる部分を表わしている。

すなわち、例えば、グループ１に属する部分積が、負で
あったとすると補数表示の為に、数値″１“を上位桁に
向って拡張する必要があり、この符号の拡張は同図に示
す如く、各グループ毎の部分積について必要であり、下
位桁に属する部分積程符号拡張部のビット数が多くなり
、２７で示す符号拡張が必要となる部分（斜線部）のご
とくなる。

第３図は、符号拡張部の具体的な例を示す図であり、２
８はグループ４．５．６０部分積の符号拡張部全体、２
９はグループ４．５．６の部分積の数値データ部、その
他の符号は、従来技術の項で説明した第１０図の符号と
同様である。

本発明では、符号拡張部全体２８を、第１図で示す符号
拡張部のデコーダ７でデコードし、符号拡張の和を求め
るものであり、符号の出そろう部分のみならず、符号拡
張部すべてをデコードする方法を用いるものである。

第４図は、本発明による符号拡張部のデコーダ７の入出
力関係を示す図であり、第３図で示す符号拡張部全体２
８の場合の符号入力Ｓ＾、　ＳＢ。

ＳＣに対する出力ビットｂ０〜ｂ、までのデコード結果
を示している。

例えば、第１図において、部分乗算器ブロック２−１中
の倍数器　（ＭＰＧ）　６で生じた部分積は、その符号
拡張部が、全てデコーダ７によりデコードされ、符号拡
張の和として求められる。

従って桁上げ保存加算器８は、まず、部分積の数値デー
タ部だけを入力として演算開始し、また、符号拡張の和
は、ひとまとめとして、桁上げ保存加算器８の後段で加
算すれば良く、加算形式の単純化及び、桁上げ保存加算
回路８への入力線数が減少する。

次に、具体的な回路例を上げてその動作を説明する。

第５図は、倍数器内の倍数発売回路と桁上げ保存加算回
路の接続を示す図であり、第５図（その１）と第５図（
その２）は合せて１の図を構成する。また、同図は、グ
ループ４、グループ５、グループ６の各部分積の部分に
ついての回路例である。

同図において、３０−１．３０−２は倍数発生回路、３
１−１．３１−２は桁上げ保存加算回路、３２はグルー
プ６の倍散発註路ブロック、３３はグループ５の倍数発
生回路ブロック、３４はグループ４の倍数発生回路ブロ
ック、３５はＡＮＤ回路（他の同記号のものも同様）、
３６はワイヤードＯＲ回路、３７はゲート回路、３８は
２入力の桁上げ保存加算器（Ｃ３Ａ）　、３９は３入力
の桁上げ保存加算器（ＣＳＡ）　、４０はＡＮＤ回路を
表わしている。

また、記号子ＦＩＸＥＤは被乗数の先頭に付加されたｌ
　ｂｉｔの固定データ、＋　ＣＡＮＤ　−５ＩＧＮは被
乗数の符号信号、　ＣＡＮＤ　　５ＩＧＮは被乗数の符
号信号の反転論理値、−’、　ＣＡｌＩＤ　−００は被
乗数のＭＳＥ３のビット値、−ＣＡｌＩＤ−００は被乗
数のＭＳＢビット値の反転論理値、＋ＣＡＮＤ−Ωは被
乗数のｎビット目のビット値、−ＣＡＮＤ−ｎは被乗数
のｎビット目のビット値の反転論理値、千０６−ｂｉｔ
５はグループ６の部分積の５ビツト目のビット値、−Ｇ
６−ｂｉｔ５はグループ６の邪分積の５ビツト目のビッ
ト値の反転論理値、同様にして、＋Ｇ＋ｎ−ｂｉｔ　ｎ
はグループｍの部分積のｎビット目のビット値、−Ｇｍ
−ｂｉｔ　ｎはグループｍの邪分積のｎビット目のビッ
ト値の反転論理値、＋ＳＵ！４　　ｂｉｔ　６は　６　
ｂｉｔ目の加算値、同様にして、＋３０Ｍ　−ｂ＋ｔ　
ｎは　ｎ　ｂｉｔ目（７）　加Ｋ　値、＋　ＣＡＲＲＹ
　−ｂｉｔ　７は　７ｂロ目のキャリー信号、同様にし
て、＋ＣＡＲＲＹ　−ｂｉｔ　ｎは　ｎ　ｂｉｔ目のキ
ャリー信号、　＾ｌ＋Ａ２＋＾３＋　Ａ、、　Ｂ、、　
Ｂ２．　ａｓ；　Ｂ、、　Ｃ。

、　Ｃ，、Ｃ，、Ｃ，はブースのアルゴリズムに従った
倍数選択信号線を表わしている。

被乗数の符号信号＋ＣＡＮＤ−５ＩＧＮは、固定テータ
＋ＦｆＸＢ口とビット値＋ＣＡＮＤ−００の論理積で作
成され、倍数回路ブロック３２の入力信号として使用さ
れる。

３２で示すグループ６の倍数回路は、被乗数の符号信号
上ＣＡＮＤ−５ＩＧＮ及び各構成りｉｔ値士ＣＡＮＤ−
〇〇〜±ＣＡＮＤ−ｎを入力とし、倍数選択信号線＾１
．＾２．Ａ３＋Ａ４により第１図に示すデコーダ５の出
力結果に従い、０、±１、±２のいずれかの倍数演算を
実行し、その結果を±Ｇ６−ｂｉｔ５〜±Ｇ６−ｂｉｔ
ｎのビット値として得る。他のグループ５、グループ４
の倍数発生回路についても同様である。

倍数発生回路３０−１．３０−２内の各グループ３２．
３３．３４の倍数結果は３１．−１．３ｋ　２で示す桁
上げ保存加算回路の入力となり、各ビットの加算値及び
キャリーを得る。

本発明では、桁上げ保存回路３１−１内の、ｂｉｔ６．
７の加算は単一ゲート３７により行なはれ、ｂｉｔ　８
、ｂｉｔ　９の加算は２入力の桁上げ保存加算器で実行
され、従来使用する必要のあった３入力の桁上げ加算器
３９に比較してハードウェアの削減が図れる。

第６図は、本発明の一実施例によるデコーダであり、本
デコーダは、第４図に示したデコーダの入出力関係を示
す図の中で、ｂｏ−ｂ９までの符号拡張の和を得る回路
である。

第６図１：オイテ、記号子５ＩＧＮ　−ＥＸＰＡＮＤ　
−ｂｉｔ−Ｏｎは符号拡張の和のｎ番目のビット値を表
わし、ｎは０〜９の数値の範囲である。

同図の回路においては、倍数発生回路の符号拡張部の信
号を入力とし、符号拡張の和をデコーダ出力するもので
あり、該符号拡張の和は、第１図のデコーダ７の出力と
なり、複数段で構成される桁上げ保存加算８の後段でま
とめて加算され、加算部の構成が簡単な形となる。

〔発明の効果〕

符号拡張部分をすべてデコードし符号拡張の和を求めて
から、桁上げ保存加算器中の数値データと加算を行なえ
ばよく、加算の形が簡単化され、かつ、従来の符号拡張
部のデコードされていなかった部分のために必要であっ
た回路部と、桁上げ保存加算器への入力線数とを減らせ
、ハードウェアの削減が達成される。

【図面の簡単な説明】

第１図は本発明の乗算命令方式が適用されるシステム構
成図、 第２図は乗算時の部分積の様子を示す図、第３は符号拡
張部の具体的な例を示す図、第４図は本発明による符号
拡張部のデコーダの人出力関係を示す図、 第５図は倍数発生回路と桁上げ保存加算回路の接続を示
す図、 第６図は本発明の一実施例によるデコーダ、第７図は２
ビツトのブースのアルゴリズムについて説明する図、第
８図は　倍数の符号を示す図、第９図は乗算時の部分積
の様子を示す図、第１０図は符号拡張部の具体的な例を
示す図、第１１図は従来例の符号拡張部のデコーダの人
出力関係を示す図である。 １−１゛・・・被乗数の保持されるレジスタ、１−２・
・・乗数の保持されるレジスタ、２−１〜２−４・・・
部分乗算器ブロック、３・・・被乗数の保持レジスタ、
４・・・品分乗数の保持レジスタ、５６１．ブースのア
ルゴリズムによるデコーダ、６・・・倍数発生回路、７
・・・符号拡張部のデコーダ、８．１２−１．１２−２
・・・桁上げ保存加算回路、９．１３−１．１３−２．
１５・・・桁上げ先見加算回路、１０−１〜１０−４・
・・部分乗算器ブロック２−１〜２−４の結果を保持す
るレジスタ、１１−１〜１１−８・・・レジスタ１０−
１〜１０−４の内容をビット分割して保持するレジスタ
、 Ｌ４−１．１４−２・・・結果保持用レジスタ、１６・
・・最終結果保持用のレジスタ、１７〜２５・・・各ク
ルー　７’の部分積の数値データ訊 ２６・・・最終結果の積、２７・・・符号拡張が必要と
なる部分、２８・・・グループ４．５．６の部分積の符
号拡張部会体、２９・・・グループ４．５．６の部分積
の数値データ部、３０−１．３０−２・・・倍数発生回
路、３１−１．３１−２・・・桁上げ保存加算回路、３
２・・・グループ６の倍数発生回路ブロック、３３・・
・グループ５の倍数発生回路ブロック、３４′・・・グ
ループ４の倍数発生回路ブロック、３５・・・ＡＮ［３
回路、３６・・・ワイヤードＯＲ回路、３７・・・ゲー
ト回路、３８・・・２入力の桁上げ保存加算器、３９・
・・３入力の桁上げ保存加算器、４０・・・ＡＮＤ回路

Claims (1)

1. 【特許請求の範囲】 被乗数を入力とする被乗数レジスタと、乗数の一部を入
   力とする乗数レジスタと、該乗数レジスタの乗数データ
   をブースのアルゴリズムに従いデコードするデコーダと
   、該デコーダのデコード結果に基づき被乗数の倍数を演
   算する倍数発生器と、該倍数発生器から出力される部分
   積を入力とする複数段からなる第１の桁上げ保存加算器
   と、該桁上げ保存加算器の出力を入力とする第１の桁上
   げ先見加算器とを備えた部分乗算器ブロックを複数個有
   し、かつ、該部分乗算器ブロックの複数個の出力結果の
   全体を加算する第２の桁上げ保存加算器と、該桁上げ保
   存加算器の出力を入力とする第２の桁上げ先見加算器と
   を備えた乗算装置において、 該部分乗算器ブロック中には、倍数発生器から出力され
   る倍数の符号拡張部分のすべてをデコードし符号拡張の
   和を求めるデコーダを設け、該デコーダの出力結果を第
   １の桁上げ保存加算器にて数値データと加算するよう構
   成された乗算命令処理方式。