JP2000148447A - 乗算器及びその演算方法 - Google Patents
乗算器及びその演算方法Info
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- G06F7/5338—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product overlapped, i.e. with successive bitgroups sharing one or more bits being recoded into signed digit representation, e.g. using the Modified Booth Algorithm each bitgroup having two new bits, e.g. 2nd order MBA
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Abstract
(57)【要約】
【課題】簡易な回路構成で、ワード乗算及びバイト乗算
を迅速に行い得る乗算器及びその演算方法を提供する。 【解決手段】２つのワードデータＸ、Ｙのうちのワード
データＸを処理する第１，第２符号化器２１０、２１２
と、ワード制御信号Ｗにより第１，第２符号化器２１
０、２１２からの符号化信号ＤＸ、ＤＹ、ＤＺ及びワー
ド符号化信号ＷＤＸ、ＷＤＹ、ＷＤＺとワードデータＹ
とをワード乗算及びバイト乗算してデータ部分乗算数及
びキャリーデータ部分乗算数を出力する部分乗算数生成
部２１３と、データ部分乗算数及びキャリーデータ部分
乗算数を上位及び下位の部分乗算数に分割するワリスツ
リー演算部２１４と、上位及び下位のデータ部分乗算数
及びキャリーデータ部分乗算数を、ワード制御信号Ｗに
よりワード乗算又はバイト乗算する第１，第２加算器２
１６、２１８と、を備える。
を迅速に行い得る乗算器及びその演算方法を提供する。 【解決手段】２つのワードデータＸ、Ｙのうちのワード
データＸを処理する第１，第２符号化器２１０、２１２
と、ワード制御信号Ｗにより第１，第２符号化器２１
０、２１２からの符号化信号ＤＸ、ＤＹ、ＤＺ及びワー
ド符号化信号ＷＤＸ、ＷＤＹ、ＷＤＺとワードデータＹ
とをワード乗算及びバイト乗算してデータ部分乗算数及
びキャリーデータ部分乗算数を出力する部分乗算数生成
部２１３と、データ部分乗算数及びキャリーデータ部分
乗算数を上位及び下位の部分乗算数に分割するワリスツ
リー演算部２１４と、上位及び下位のデータ部分乗算数
及びキャリーデータ部分乗算数を、ワード制御信号Ｗに
よりワード乗算又はバイト乗算する第１，第２加算器２
１６、２１８と、を備える。
Description
【０００１】
【発明の属する技術分野】本発明は、乗算器及びその乗
算方法に係るもので、詳しくは、ｎビット及びｎ／２ビ
ットのデータを乗算し得る乗算器及びその乗算方法に関
するものである。
算方法に係るもので、詳しくは、ｎビット及びｎ／２ビ
ットのデータを乗算し得る乗算器及びその乗算方法に関
するものである。
【０００２】
【従来の技術】従来、ワード乗算及びバイト乗算を行う
乗算器は、ロングハンドフォーム（long-hand form）を
用いて２つの数を乗算する回路として構成されていた。
乗算器は、ロングハンドフォーム（long-hand form）を
用いて２つの数を乗算する回路として構成されていた。
【０００３】このようにロングハンドフォームにより２
つの数を乗算するときは、乗数と被乗数との桁数を整合
した後、乗数の各桁数に対して被乗数の各桁数を夫々乗
算し、その乗算結果値を、乗数値の桁数を基準に配列
し、該配列された結果を加算するようになっていた。
つの数を乗算するときは、乗数と被乗数との桁数を整合
した後、乗数の各桁数に対して被乗数の各桁数を夫々乗
算し、その乗算結果値を、乗数値の桁数を基準に配列
し、該配列された結果を加算するようになっていた。
【０００４】例えば、ロングハンドフォームを利用し
て、１８ビットのワードデータＡ［１７：０］と１８ビ
ットのワードデータＢ［１７：０］とを乗算するときの
展開式を表すと、数２に示すようになる。
て、１８ビットのワードデータＡ［１７：０］と１８ビ
ットのワードデータＢ［１７：０］とを乗算するときの
展開式を表すと、数２に示すようになる。
【０００５】
【数２】
【０００６】ここで、前記バイトデータＡ［１７：９］
及びバイトデータＢ［１７：９］と、バイトデータＡ
［８：０］及びバイトデータＢ［８：０］とは、前記ワ
ードデータＡ［１７：０］及びワードデータＢ［１７：
０］を、９ビットの上位バイトと下位バイトとに夫々分
割して表わしたもので、各バイトを計算して展開する式
は周知であるため、説明を省略する。
及びバイトデータＢ［１７：９］と、バイトデータＡ
［８：０］及びバイトデータＢ［８：０］とは、前記ワ
ードデータＡ［１７：０］及びワードデータＢ［１７：
０］を、９ビットの上位バイトと下位バイトとに夫々分
割して表わしたもので、各バイトを計算して展開する式
は周知であるため、説明を省略する。
【０００７】従来の乗算器の構成は、図５に示したよう
に、１８ビットのワードデータＡ［１７：０］が入力さ
れる入力ポート１００と、１８ビットのワードデータＢ
［１７：０］が入力される入力ポート１０４と、前記１
８ビットのワードデータＡ［１７：０］を９ビットの上
位バイトデータＡ［１７：９］と９ビットの下位バイト
データＡ［８：０］とに分割するポート１０２と、前記
１８ビットのワードデータＢ［１７：０］を９ビットの
上位バイトデータＢ［１７：９］と９ビットの下位バイ
トデータＢ［８：０］とに分割するポート１０６と、選
択信号ＳＥＬが入力される入力ポート１０８と、前記選
択信号ＳＥＬ及び前記９ビットの上位バイトデータＡ
［１７：９］が入力されるマルチプレクサ１１０と、前
記選択信号ＳＥＬ及び前記９ビットの下位バイトデータ
Ａ［８：０］が入力されるマルチプレクサ１１４と、前
記９ビットの下位バイトデータＢ［８：０］及び前記マ
ルチプレクサ１１０の出力信号が夫々入力される９ビッ
ト乗算器１１２と、前記９ビットの下位バイトデータＡ
［８：０］及び下位バイトデータＢ［８：０］が入力さ
れる９ビット乗算器１１６と、前記９ビットの上位バイ
トデータＡ［１７：９］及び上位バイトデータＢ［１
７：９］が入力される９ビット乗算器１１８と、前記９
ビットの上位バイトデータＢ［１７：９］及び前記マル
チプレクサ１１４の出力信号が入力される９ビット乗算
器１２２と、前記各９ビット乗算器の１１６，１１８の
出力信号を連結する連結ポート１２０と、前記各９ビッ
ト乗算器１１２，１２２の出力信号を加算する加算器１
２４と、該加算器１２４から出力される１９ビットの出
力信号の前に８ビットの‘０’を挿入し、後に９ビット
の‘０’を挿入して、３６ビットの出力信号を生成する
連結ポート１２６と、前記各連結ポート１２０，１２６
の出力信号を加算する３６ビット加算器１２８と、該３
６ビット加算器１２８の出力信号を出力する出力ポート
１３０と、から構成されていた。
に、１８ビットのワードデータＡ［１７：０］が入力さ
れる入力ポート１００と、１８ビットのワードデータＢ
［１７：０］が入力される入力ポート１０４と、前記１
８ビットのワードデータＡ［１７：０］を９ビットの上
位バイトデータＡ［１７：９］と９ビットの下位バイト
データＡ［８：０］とに分割するポート１０２と、前記
１８ビットのワードデータＢ［１７：０］を９ビットの
上位バイトデータＢ［１７：９］と９ビットの下位バイ
トデータＢ［８：０］とに分割するポート１０６と、選
択信号ＳＥＬが入力される入力ポート１０８と、前記選
択信号ＳＥＬ及び前記９ビットの上位バイトデータＡ
［１７：９］が入力されるマルチプレクサ１１０と、前
記選択信号ＳＥＬ及び前記９ビットの下位バイトデータ
Ａ［８：０］が入力されるマルチプレクサ１１４と、前
記９ビットの下位バイトデータＢ［８：０］及び前記マ
ルチプレクサ１１０の出力信号が夫々入力される９ビッ
ト乗算器１１２と、前記９ビットの下位バイトデータＡ
［８：０］及び下位バイトデータＢ［８：０］が入力さ
れる９ビット乗算器１１６と、前記９ビットの上位バイ
トデータＡ［１７：９］及び上位バイトデータＢ［１
７：９］が入力される９ビット乗算器１１８と、前記９
ビットの上位バイトデータＢ［１７：９］及び前記マル
チプレクサ１１４の出力信号が入力される９ビット乗算
器１２２と、前記各９ビット乗算器の１１６，１１８の
出力信号を連結する連結ポート１２０と、前記各９ビッ
ト乗算器１１２，１２２の出力信号を加算する加算器１
２４と、該加算器１２４から出力される１９ビットの出
力信号の前に８ビットの‘０’を挿入し、後に９ビット
の‘０’を挿入して、３６ビットの出力信号を生成する
連結ポート１２６と、前記各連結ポート１２０，１２６
の出力信号を加算する３６ビット加算器１２８と、該３
６ビット加算器１２８の出力信号を出力する出力ポート
１３０と、から構成されていた。
【０００８】以下、このように構成された従来の乗算器
の動作を説明する。先ず、入力ポート１０２に１８ビッ
トのワードデータＡ［１７：０］が入力され、入力ポー
ト１０４に１８ビットのワードデータＢ［１７：０］が
入力されると、前記１８ビットのワードデータＡ［１
７：０］は、ポート１０２で９ビットの上位バイトデー
タＡ［１７：９］と９ビットの下位バイトデータＡ
［８：０］とに分割され、前記１８ビットのワードデー
タＢ［１７：０］は、ポート１０６で９ビットの上位バ
イトデータＢ［１７：９］と９ビットの下位バイトデー
タＢ［８：０］とに分割される。
の動作を説明する。先ず、入力ポート１０２に１８ビッ
トのワードデータＡ［１７：０］が入力され、入力ポー
ト１０４に１８ビットのワードデータＢ［１７：０］が
入力されると、前記１８ビットのワードデータＡ［１
７：０］は、ポート１０２で９ビットの上位バイトデー
タＡ［１７：９］と９ビットの下位バイトデータＡ
［８：０］とに分割され、前記１８ビットのワードデー
タＢ［１７：０］は、ポート１０６で９ビットの上位バ
イトデータＢ［１７：９］と９ビットの下位バイトデー
タＢ［８：０］とに分割される。
【０００９】このとき、選択信号ＳＥＬがハイレベルで
あると、前記マルチプレクサ１１０，１１４が活性化さ
れるため、各９ビット乗算器１１２，１１６，１１８，
１２２が動作して、１８ビット乗算を行う。即ち、９ビ
ット乗算器１１２は、Ａ［１７：９］×Ｂ［８：０］の
演算を行い、９ビット乗算器１１６は、Ａ［８：０］×
Ｂ［８：０］の演算を行い、９ビット乗算器１１８は、
Ａ［１７：９］×Ｂ［１７：９］の演算を行い、９ビッ
ト乗算器１２２は、Ａ［８：０］×Ｂ［１７：９］の演
算を行う。
あると、前記マルチプレクサ１１０，１１４が活性化さ
れるため、各９ビット乗算器１１２，１１６，１１８，
１２２が動作して、１８ビット乗算を行う。即ち、９ビ
ット乗算器１１２は、Ａ［１７：９］×Ｂ［８：０］の
演算を行い、９ビット乗算器１１６は、Ａ［８：０］×
Ｂ［８：０］の演算を行い、９ビット乗算器１１８は、
Ａ［１７：９］×Ｂ［１７：９］の演算を行い、９ビッ
ト乗算器１２２は、Ａ［８：０］×Ｂ［１７：９］の演
算を行う。
【００１０】前記９ビット乗算器１１８，１１６から夫
々出力される１８ビットの出力信号は、連結ポート１２
０を経て、３６ビットの出力信号（Ａ［１７：９］×Ｂ
［１７：９］＋Ａ［８：０］×Ｂ［８：０］）が出力さ
れる。
々出力される１８ビットの出力信号は、連結ポート１２
０を経て、３６ビットの出力信号（Ａ［１７：９］×Ｂ
［１７：９］＋Ａ［８：０］×Ｂ［８：０］）が出力さ
れる。
【００１１】前記９ビット乗算器１１２，１２２から夫
々出力される１８ビットの出力信号は、加算器１２４で
加算されて、１９ビットの出力信号（Ａ［１７：９］×
Ｂ［８：０］＋Ａ［８：０］×Ｂ［１７：９］）が出力
される。ここで、前記加算器１２４から、入力された１
８ビットよりも１ビットが大きい１９ビットの出力信号
が出力される理由は、１ビットのキャリー（carry）デ
ータを包含しているためである。
々出力される１８ビットの出力信号は、加算器１２４で
加算されて、１９ビットの出力信号（Ａ［１７：９］×
Ｂ［８：０］＋Ａ［８：０］×Ｂ［１７：９］）が出力
される。ここで、前記加算器１２４から、入力された１
８ビットよりも１ビットが大きい１９ビットの出力信号
が出力される理由は、１ビットのキャリー（carry）デ
ータを包含しているためである。
【００１２】その後、前記加算器１２４から出力された
１９ビットの出力信号は、連結ポート１２６にて、該１
９ビットの出力信号の前の８ビット及び後の９ビットに
‘０’が夫々挿入され、３６ビットの出力信号になる。
１９ビットの出力信号は、連結ポート１２６にて、該１
９ビットの出力信号の前の８ビット及び後の９ビットに
‘０’が夫々挿入され、３６ビットの出力信号になる。
【００１３】次いで、前記３６ビット加算器１２８は、
前記連結ポート１２０，１２６から夫々出力される３６
ビットの出力信号（Ａ［１７：９］×Ｂ［１７：９］＋
Ａ［１７：９］×Ｂ［８：０］＋Ａ［８：０］×Ｂ［１
７：９］＋Ａ［８：０］×Ｂ［８：０］）を演算して、
３６ビットの出力信号Ｚ［３５：０］を出力する。
前記連結ポート１２０，１２６から夫々出力される３６
ビットの出力信号（Ａ［１７：９］×Ｂ［１７：９］＋
Ａ［１７：９］×Ｂ［８：０］＋Ａ［８：０］×Ｂ［１
７：９］＋Ａ［８：０］×Ｂ［８：０］）を演算して、
３６ビットの出力信号Ｚ［３５：０］を出力する。
【００１４】ここで、便宜上、出力信号の結果値の桁数
を表わす２の乗数は表示しなかった。一方、選択信号Ｓ
ＥＬがローレベルであると、前記マルチプレクサ１１
０，１１４は活性化されないため、各９ビット乗算器１
１２，１２２は信号を出力しない。しかし、９ビット乗
算器１１８，１１６は活性化されて、Ａ［１７：９］×
Ｂ［１７：９］及びＡ［８：０］×Ｂ［８：０］の乗算
結果を夫々出力する。これらの乗算結果値は、前記連結
ポート１２０，１２６を経て、３６ビット乗算器１２８
に伝送される。
を表わす２の乗数は表示しなかった。一方、選択信号Ｓ
ＥＬがローレベルであると、前記マルチプレクサ１１
０，１１４は活性化されないため、各９ビット乗算器１
１２，１２２は信号を出力しない。しかし、９ビット乗
算器１１８，１１６は活性化されて、Ａ［１７：９］×
Ｂ［１７：９］及びＡ［８：０］×Ｂ［８：０］の乗算
結果を夫々出力する。これらの乗算結果値は、前記連結
ポート１２０，１２６を経て、３６ビット乗算器１２８
に伝送される。
【００１５】このとき、前記３６ビット加算器１２８の
３６ビットの出力信号Ｚ［３５：０］のうちの１８ビッ
トの上位バイトデータＺ［３５：１８］は、前記９ビッ
ト乗算器１１８の１８ビットの出力信号（Ａ［１７：
９］×Ｂ［１７：９］）と同様であり、１８ビットの下
位バイトデータＺ［１７：０］は、前記９ビット乗算器
１１６の１８ビットの出力信号（Ａ［８：０］×Ｂ
［８：０］）と同様である。
３６ビットの出力信号Ｚ［３５：０］のうちの１８ビッ
トの上位バイトデータＺ［３５：１８］は、前記９ビッ
ト乗算器１１８の１８ビットの出力信号（Ａ［１７：
９］×Ｂ［１７：９］）と同様であり、１８ビットの下
位バイトデータＺ［１７：０］は、前記９ビット乗算器
１１６の１８ビットの出力信号（Ａ［８：０］×Ｂ
［８：０］）と同様である。
【００１６】ここで、便宜上、出力信号の結果値の桁数
を表わす２の乗数は表示しなかった。このようにして、
従来の乗算器は、選択信号ＳＥＬにより、９ビット又は
１８ビットのデータの乗算を行っていた。
を表わす２の乗数は表示しなかった。このようにして、
従来の乗算器は、選択信号ＳＥＬにより、９ビット又は
１８ビットのデータの乗算を行っていた。
【００１７】
【発明が解決しようとする課題】然るに、このような従
来の乗算器においては、９ビット又は１８ビットの乗算
を行うとき、４個の９ビット乗算器１１２，１１６，１
１８，１２２と、１個の１８ビット加算器１２４と、１
個の３６ビット加算器１２８と、を用いているため、演
算の速度が遅く、回路の容積が大きくなるという不都合
な点があった。
来の乗算器においては、９ビット又は１８ビットの乗算
を行うとき、４個の９ビット乗算器１１２，１１６，１
１８，１２２と、１個の１８ビット加算器１２４と、１
個の３６ビット加算器１２８と、を用いているため、演
算の速度が遅く、回路の容積が大きくなるという不都合
な点があった。
【００１８】そこで、本発明は、このような従来の課題
に鑑みてなされたもので、回路の構成を簡易化しながら
も、ワード乗算及びバイト乗算を迅速に行い得る乗算器
を提供することを目的とする。
に鑑みてなされたもので、回路の構成を簡易化しながら
も、ワード乗算及びバイト乗算を迅速に行い得る乗算器
を提供することを目的とする。
【００１９】
【課題を解決するための手段】このような目的を達成す
るため、本発明に係る請求項１に記載の乗算器は、２つ
のワードデータのワード乗算及びバイト乗算を行う乗算
器であって、２つのワードデータのうちの一方のワード
データの下位バイトデータ、第１キャリーデータ及びワ
ード制御信号を入力し、第１〜第３符号化信号の下位ビ
ットデータ及び第１〜第３ワード符号化信号の下位ビッ
トデータを夫々出力する第１符号化器と、前記下位バイ
トデータの最上位ビットを前記ワード制御信号に応じて
第２キャリーデータとして出力する第１ゲート部と、前
記一方のワードデータの上位バイトデータ、ワード制御
信号及び前記第２キャリーデータを入力し、第１〜第３
符号化信号の上位ビットデータ及び第１〜第３ワード符
号化信号の上位ビットデータを夫々出力する第２符号化
器と、前記第１符号化器から出力される第１〜第３符号
化信号の下位ビットデータ及び第１〜第３ワード符号化
信号の下位ビットデータ、並びに前記第２符号化器から
出力される第１〜第３符号化信号の上位ビットデータ及
び第１〜第３ワード符号化信号の上位ビットデータと、
前記２つのワードデータのうちの他方のワードデータと
を用いて、前記ワード制御信号の制御に応じてワード乗
算又はビット乗算を行い、部分乗算数を夫々生成する複
数のサブモジュールから成る部分乗算数生成部と、前記
生成された部分乗算数が入力されて、第１，第２データ
部分乗算数と第１，第２キャリー部分乗算数とを出力す
る演算部と、前記第１データ部分乗算数と第１キャリー
部分乗算数と第３キャリーデータとを加算して、第１出
力信号及び第４キャリーデータを出力する第１加算器
と、前記第４キャリーデータを前記ワード制御信号に応
じて出力する第２ゲート部と、前記第２データ部分乗算
数、第２キャリー部分乗算数及び前記第２ゲート部から
の出力データを入力して第２出力信号及び第５キャリー
データを夫々出力する第２加算器と、を備えて構成され
る。
るため、本発明に係る請求項１に記載の乗算器は、２つ
のワードデータのワード乗算及びバイト乗算を行う乗算
器であって、２つのワードデータのうちの一方のワード
データの下位バイトデータ、第１キャリーデータ及びワ
ード制御信号を入力し、第１〜第３符号化信号の下位ビ
ットデータ及び第１〜第３ワード符号化信号の下位ビッ
トデータを夫々出力する第１符号化器と、前記下位バイ
トデータの最上位ビットを前記ワード制御信号に応じて
第２キャリーデータとして出力する第１ゲート部と、前
記一方のワードデータの上位バイトデータ、ワード制御
信号及び前記第２キャリーデータを入力し、第１〜第３
符号化信号の上位ビットデータ及び第１〜第３ワード符
号化信号の上位ビットデータを夫々出力する第２符号化
器と、前記第１符号化器から出力される第１〜第３符号
化信号の下位ビットデータ及び第１〜第３ワード符号化
信号の下位ビットデータ、並びに前記第２符号化器から
出力される第１〜第３符号化信号の上位ビットデータ及
び第１〜第３ワード符号化信号の上位ビットデータと、
前記２つのワードデータのうちの他方のワードデータと
を用いて、前記ワード制御信号の制御に応じてワード乗
算又はビット乗算を行い、部分乗算数を夫々生成する複
数のサブモジュールから成る部分乗算数生成部と、前記
生成された部分乗算数が入力されて、第１，第２データ
部分乗算数と第１，第２キャリー部分乗算数とを出力す
る演算部と、前記第１データ部分乗算数と第１キャリー
部分乗算数と第３キャリーデータとを加算して、第１出
力信号及び第４キャリーデータを出力する第１加算器
と、前記第４キャリーデータを前記ワード制御信号に応
じて出力する第２ゲート部と、前記第２データ部分乗算
数、第２キャリー部分乗算数及び前記第２ゲート部から
の出力データを入力して第２出力信号及び第５キャリー
データを夫々出力する第２加算器と、を備えて構成され
る。
【００２０】請求項２に記載の発明では、前記第１符号
化器は、前記第１〜第３符号化信号の下位ビットデータ
と前記ワード制御信号とを夫々論理積演算して前記第１
〜第３ワード符号化信号の下位ビットデータを生成し、
前記第２符号化器は、前記第１〜第３符号化信号の上位
ビットデータと前記ワード制御信号とを夫々論理積演算
して前記第１〜第３ワード符号化信号の上位ビットデー
タを生成する。
化器は、前記第１〜第３符号化信号の下位ビットデータ
と前記ワード制御信号とを夫々論理積演算して前記第１
〜第３ワード符号化信号の下位ビットデータを生成し、
前記第２符号化器は、前記第１〜第３符号化信号の上位
ビットデータと前記ワード制御信号とを夫々論理積演算
して前記第１〜第３ワード符号化信号の上位ビットデー
タを生成する。
【００２１】請求項３に記載の発明では、前記第１符号
化器は、前記一方のワードデータの下位バイトデータを
下位ビットから２ビットずつ入力するデータ入力端子
と、キャリーデータを入力するキャリー入力端子と、前
記第１〜第３符号化信号の下位ビットデータを１ビット
ずつ出力するデータ出力端子とを有する複数の演算器を
備え、初段の演算器のキャリー入力端子には前記第１キ
ャリーデータを入力し、２段目以後の演算器のキャリー
入力端子には前段の演算器のデータ入力端子に入力する
２ビットのビットデータのうちの上位ビットを入力し、
前記各演算器の各データ出力端子から夫々出力する前記
第１〜第３符号化信号の下位バイトデータと前記ワード
制御信号とを夫々論理積演算して前記第１〜第３ワード
符号化信号の下位バイトデータを夫々出力する複数のＮ
ＡＮＤゲートと、から構成され、前記第２符号化器は、
前記一方のワードデータの上位バイトデータの下位ビッ
トから２ビットずつ入力するデータ入力端子と、キャリ
ーデータを入力するキャリー入力端子と、前記第１〜第
３符号化信号の上位ビットデータを１ビットずつ出力す
るデータ出力端子とを有する複数の演算器を備え、初段
の演算器のキャリー入力端子には前記第１ゲート部から
出力する第２キャリーデータを入力し、第２段目以後の
演算器のキャリー入力端子には前段の演算器のデータ入
力端子に入力する２ビットのビットデータのうちの上位
ビットを入力し、前記各演算器の各データ出力端子から
夫々出力する前記第１〜第３符号化信号の上位バイトデ
ータと前記ワード制御信号とを夫々論理積演算して前記
第１〜第３ワード符号化信号の上位バイトデータを夫々
出力する複数のＮＡＮＤゲートと、から構成される。
化器は、前記一方のワードデータの下位バイトデータを
下位ビットから２ビットずつ入力するデータ入力端子
と、キャリーデータを入力するキャリー入力端子と、前
記第１〜第３符号化信号の下位ビットデータを１ビット
ずつ出力するデータ出力端子とを有する複数の演算器を
備え、初段の演算器のキャリー入力端子には前記第１キ
ャリーデータを入力し、２段目以後の演算器のキャリー
入力端子には前段の演算器のデータ入力端子に入力する
２ビットのビットデータのうちの上位ビットを入力し、
前記各演算器の各データ出力端子から夫々出力する前記
第１〜第３符号化信号の下位バイトデータと前記ワード
制御信号とを夫々論理積演算して前記第１〜第３ワード
符号化信号の下位バイトデータを夫々出力する複数のＮ
ＡＮＤゲートと、から構成され、前記第２符号化器は、
前記一方のワードデータの上位バイトデータの下位ビッ
トから２ビットずつ入力するデータ入力端子と、キャリ
ーデータを入力するキャリー入力端子と、前記第１〜第
３符号化信号の上位ビットデータを１ビットずつ出力す
るデータ出力端子とを有する複数の演算器を備え、初段
の演算器のキャリー入力端子には前記第１ゲート部から
出力する第２キャリーデータを入力し、第２段目以後の
演算器のキャリー入力端子には前段の演算器のデータ入
力端子に入力する２ビットのビットデータのうちの上位
ビットを入力し、前記各演算器の各データ出力端子から
夫々出力する前記第１〜第３符号化信号の上位バイトデ
ータと前記ワード制御信号とを夫々論理積演算して前記
第１〜第３ワード符号化信号の上位バイトデータを夫々
出力する複数のＮＡＮＤゲートと、から構成される。
【００２２】請求項４に記載の発明では、前記各演算器
は、前記キャリー入力端子に入力するデータが０である
ときには、前記データ入力端子に入力する、十進数で
０、１、２、３の値となる２ビットのビットデータを、
十進数で０、１、−２、−１の値として夫々出力し、前
記キャリー入力端子に入力するデータが１であるときに
は、前記データ入力端子に入力する、十進数で０、１、
２、３の値となる２ビットのビットデータを、十進数で
０、１、−１、０の値として出力する。
は、前記キャリー入力端子に入力するデータが０である
ときには、前記データ入力端子に入力する、十進数で
０、１、２、３の値となる２ビットのビットデータを、
十進数で０、１、−２、−１の値として夫々出力し、前
記キャリー入力端子に入力するデータが１であるときに
は、前記データ入力端子に入力する、十進数で０、１、
２、３の値となる２ビットのビットデータを、十進数で
０、１、−１、０の値として出力する。
【００２３】請求項５に記載の発明では、前記第１ゲー
ト部及び第２ゲート部はＮＡＮＤゲートから成ることと
する。請求項６に記載の発明では、前記部分乗算数生成
部は、下記の論理式（Ａ）〜（Ｎ）で表される各演算を
行うサブモジュールを夫々備える。
ト部及び第２ゲート部はＮＡＮＤゲートから成ることと
する。請求項６に記載の発明では、前記部分乗算数生成
部は、下記の論理式（Ａ）〜（Ｎ）で表される各演算を
行うサブモジュールを夫々備える。
【００２４】
【数３】
【００２５】尚、ＤＸ、ＤＹ、ＤＺは、第１、第２、第
３符号化信号を示し、ＷＤＸ、ＷＤＹ、ＷＤＺは、第
１、第２、第３ワード符号化信号を示し、Ｗ及び／Ｗ
は、ワード制御信号及びその反転信号を示し、Ｙｉ（ｉ
は整数）は前記他方のワードデータの桁数を示す。
３符号化信号を示し、ＷＤＸ、ＷＤＹ、ＷＤＺは、第
１、第２、第３ワード符号化信号を示し、Ｗ及び／Ｗ
は、ワード制御信号及びその反転信号を示し、Ｙｉ（ｉ
は整数）は前記他方のワードデータの桁数を示す。
【００２６】請求項７に記載の発明では、前記演算部
は、ワリスツリー加算器であることとする。請求項８に
記載の発明では、前記２つのワードデータは夫々１６ビ
ットであり、前記ワードデータの上位バイトデータ及び
下位バイトデータは夫々８ビットであることとする。
は、ワリスツリー加算器であることとする。請求項８に
記載の発明では、前記２つのワードデータは夫々１６ビ
ットであり、前記ワードデータの上位バイトデータ及び
下位バイトデータは夫々８ビットであることとする。
【００２７】本発明に係る請求項９に記載の乗算方法
は、２つのワードデータのワード乗算及びバイト乗算を
行う乗算方法であって、第１ワードデータ（Ｘ［１５：
０］）及び第２ワードデータ（Ｙ［１５：０］）の何れ
か一方のワードデータ（Ｘ（Ｙ）［１５：０］）を上位
バイトデータ（Ｘ（Ｙ）［１５：８］）と下位バイトデ
ータ（Ｘ（Ｙ）［７：０］）とに分割する段階と、前記
一方のワードデータの下位バイトデータ（Ｘ（Ｙ）
［７：０］）及び上位バイトデータ（Ｘ（Ｙ）［１５：
８］）を用いて、ワード制御信号がハイレベルであると
きには、第１、第２及び第３符号化信号の上位バイトデ
ータ及び下位バイトデータ（ＤＸ［７：４］、ＤＹ
［７：４］、ＤＺ［７：４］）、（ＤＸ［３：０］、Ｄ
Ｙ［３：０］、ＤＺ［３：０］）と、第１、第２及び第
３ワード符号化信号の上位バイトデータ及び下位バイト
データ（ＷＤＸ［７：４］、ＷＤＹ［７：４］、ＷＤＺ
［７：４］）、（ＷＤＸ［３：０］、ＷＤＹ［３：
０］、ＷＤＺ［３：０］）とを生成し、前記ワード制御
信号がローレベルであるときには、第１、第２及び第３
符号化信号の下位バイトデータ（ＤＸ［３：０］、ＤＹ
［３：０］、ＤＺ［３：０］）と、第１、第２及び第３
ワード符号化信号の下位バイトデータ（ＷＤＸ［３：
０］、ＷＤＹ［３：０］、ＷＤＺ［３：０］）とを生成
する段階と、前記ワード制御信号がハイレベルであると
きには、前記第１、第２及び第３符号化信号の上位バイ
トデータ（ＤＸ［７：４］、ＤＹ［７：４］、ＤＺ
［７：４］）と前記第１、第２、第３ワード符号化信号
の上位バイトデータ（ＷＤＸ［７：４］、ＷＤＹ［７：
４］、ＷＤＺ［７：４］）とを加算し、前記第１、第２
及び第３符号化信号の下位バイトデータ（ＤＸ［３：
０］、ＤＹ［３：０］、ＤＺ［３：０］）と前記第１、
第２、第３ワード符号化信号の下位バイトデータ（ＷＤ
Ｘ［３：０］、ＷＤＹ［３：０］、ＷＤＺ［３：０］）
とを加算して、ワードデータ部分乗算数及びキャリーワ
ード部分乗算数を生成し、前記ワード制御信号がローレ
ベルであるときには、前記第１、第２及び第３符号化信
号の下位バイトデータ（ＤＸ［３：０］、ＤＹ［３：
０］、ＤＺ［３：０］）と前記第１、第２及び第３ワー
ド符号化信号の下位バイトデータ（ＷＤＸ［３：０］、
ＷＤＹ［３：０］、ＷＤＺ［３：０］）とを加算して、
バイトデータ部分乗算数及びキャリーバイト部分乗算数
を生成する段階と、前記ワード制御信号がハイレベルで
あるときには、前記ワードデータ部分乗算数を上位ワー
ドデータ部分乗算数と下位ワードデータ部分乗算数に分
割し、キャリーワード部分乗算数を上位キャリーワード
部分乗算数と下位キャリーワード部分乗算数に分割する
段階と、前記ワード制御信号がハイレベルであるときに
は、前記下位ワードデータ部分乗算数と下位キャリーワ
ード部分乗算数とを加算し、前記上位ワードデータ部分
乗算数と上位キャリーワード部分乗算数とを加算して、
該加算結果をそれぞれ出力し、前記ワード制御信号がロ
ーレベルであるときには、前記バイト部分乗算数とキャ
リーバイト部分乗算数とを加算して、該加算結果を出力
する段階と、を順次行う。
は、２つのワードデータのワード乗算及びバイト乗算を
行う乗算方法であって、第１ワードデータ（Ｘ［１５：
０］）及び第２ワードデータ（Ｙ［１５：０］）の何れ
か一方のワードデータ（Ｘ（Ｙ）［１５：０］）を上位
バイトデータ（Ｘ（Ｙ）［１５：８］）と下位バイトデ
ータ（Ｘ（Ｙ）［７：０］）とに分割する段階と、前記
一方のワードデータの下位バイトデータ（Ｘ（Ｙ）
［７：０］）及び上位バイトデータ（Ｘ（Ｙ）［１５：
８］）を用いて、ワード制御信号がハイレベルであると
きには、第１、第２及び第３符号化信号の上位バイトデ
ータ及び下位バイトデータ（ＤＸ［７：４］、ＤＹ
［７：４］、ＤＺ［７：４］）、（ＤＸ［３：０］、Ｄ
Ｙ［３：０］、ＤＺ［３：０］）と、第１、第２及び第
３ワード符号化信号の上位バイトデータ及び下位バイト
データ（ＷＤＸ［７：４］、ＷＤＹ［７：４］、ＷＤＺ
［７：４］）、（ＷＤＸ［３：０］、ＷＤＹ［３：
０］、ＷＤＺ［３：０］）とを生成し、前記ワード制御
信号がローレベルであるときには、第１、第２及び第３
符号化信号の下位バイトデータ（ＤＸ［３：０］、ＤＹ
［３：０］、ＤＺ［３：０］）と、第１、第２及び第３
ワード符号化信号の下位バイトデータ（ＷＤＸ［３：
０］、ＷＤＹ［３：０］、ＷＤＺ［３：０］）とを生成
する段階と、前記ワード制御信号がハイレベルであると
きには、前記第１、第２及び第３符号化信号の上位バイ
トデータ（ＤＸ［７：４］、ＤＹ［７：４］、ＤＺ
［７：４］）と前記第１、第２、第３ワード符号化信号
の上位バイトデータ（ＷＤＸ［７：４］、ＷＤＹ［７：
４］、ＷＤＺ［７：４］）とを加算し、前記第１、第２
及び第３符号化信号の下位バイトデータ（ＤＸ［３：
０］、ＤＹ［３：０］、ＤＺ［３：０］）と前記第１、
第２、第３ワード符号化信号の下位バイトデータ（ＷＤ
Ｘ［３：０］、ＷＤＹ［３：０］、ＷＤＺ［３：０］）
とを加算して、ワードデータ部分乗算数及びキャリーワ
ード部分乗算数を生成し、前記ワード制御信号がローレ
ベルであるときには、前記第１、第２及び第３符号化信
号の下位バイトデータ（ＤＸ［３：０］、ＤＹ［３：
０］、ＤＺ［３：０］）と前記第１、第２及び第３ワー
ド符号化信号の下位バイトデータ（ＷＤＸ［３：０］、
ＷＤＹ［３：０］、ＷＤＺ［３：０］）とを加算して、
バイトデータ部分乗算数及びキャリーバイト部分乗算数
を生成する段階と、前記ワード制御信号がハイレベルで
あるときには、前記ワードデータ部分乗算数を上位ワー
ドデータ部分乗算数と下位ワードデータ部分乗算数に分
割し、キャリーワード部分乗算数を上位キャリーワード
部分乗算数と下位キャリーワード部分乗算数に分割する
段階と、前記ワード制御信号がハイレベルであるときに
は、前記下位ワードデータ部分乗算数と下位キャリーワ
ード部分乗算数とを加算し、前記上位ワードデータ部分
乗算数と上位キャリーワード部分乗算数とを加算して、
該加算結果をそれぞれ出力し、前記ワード制御信号がロ
ーレベルであるときには、前記バイト部分乗算数とキャ
リーバイト部分乗算数とを加算して、該加算結果を出力
する段階と、を順次行う。
【００２８】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を用いて説明する。本実施形態は、１６ビットの
第１ワードデータＸ［１５：０］と１６ビットの第２ワ
ードデータＹ［１５：０］とを乗算する際に、ワード制
御信号Ｗの制御により、ワード乗算（Ｘ［１５：０］×
Ｙ［１５：０］＝Ｚ［３１：０］）又はバイト乗算（Ｘ
［１５：８］×Ｙ［１５：８］＝Ｚ［３１：１６］又は
Ｘ［７：０］×Ｙ［７：０］＝Ｚ［１５：０］）を行う
乗算器である。
て図面を用いて説明する。本実施形態は、１６ビットの
第１ワードデータＸ［１５：０］と１６ビットの第２ワ
ードデータＹ［１５：０］とを乗算する際に、ワード制
御信号Ｗの制御により、ワード乗算（Ｘ［１５：０］×
Ｙ［１５：０］＝Ｚ［３１：０］）又はバイト乗算（Ｘ
［１５：８］×Ｙ［１５：８］＝Ｚ［３１：１６］又は
Ｘ［７：０］×Ｙ［７：０］＝Ｚ［１５：０］）を行う
乗算器である。
【００２９】本実施形態に係る乗算器は、図１に示した
ように、１６ビットの第１ワードデータＸ［１５：０］
及び１６ビットの第２ワードデータＹ［１５：０］が入
力される各入力ポート２００，２０４と、１ビットのワ
ード制御信号Ｗが入力される入力ポート２０６と、前記
入力ポート２００から入力された第１ワードデータＸ
［１５：０］を８ビットの上位バイトデータＸ［１５：
８］と８ビットの下位バイトデータＸ［７：０］とに分
割するポート２０２と、第１ワードデータＸ［１５：
０］の下位バイトデータＸ［７：０］及び第１キャリー
データである１ビットのキャリーデータＣｉ１が入力さ
れ、ワード制御信号Ｗを用いて、第１符号化信号ＤＸ
［７：０］の４ビットの下位ビットデータＤＸ［３：
０］、第２符号化信号ＤＹ［７：０］の４ビットの下位
ビットデータＤＹ［３：０］及び第３符号化信号ＤＺ
［７：０］の４ビットの下位ビットＤＺ［３：０］と、
第１ワード符号化信号ＷＤＸ［７：０］の４ビットの下
位ビットデータＷＤＸ［３：０］、第２ワード符号化信
号ＷＤＹ［７：０］の４ビットの下位ビットデータＷＤ
Ｙ［３：０］及び第３ワード符号化信号ＷＤＺ［７：
０］の４ビットの下位ビットデータＷＤＺ［３：０］
と、を夫々出力する第１符号化器２１０と、前記第１ワ
ードデータＸ［１５：０］の下位バイトデータＸ［７：
０］の最上位ビットＸ［７］と前記ワード制御信号Ｗと
を否定論理積演算して、第２キャリーデータである１ビ
ットのキャリーデータＣｉ２を出力する第１ゲート部と
しての第１ＮＡＮＤゲートＮＤ１と、第１ワードデータ
Ｘ［１５：０］の上位バイトデータＸ［１５：８］及び
キャリーデータＣｉ２が夫々入力され、前記ワード制御
信号Ｗを用いて、第１符号化信号ＤＸ［７：０］の４ビ
ットの上位ビットデータＤＸ［７：４］、第２符号化信
号ＤＹ［７：０］の４ビットの上位ビットデータＤＹ
［７：４］及び第３符号化信号ＤＺ［７：０］の４ビッ
トの上位ビットデータＤＺ［７：４］と、第１ワード符
号化信号ＷＤＸ［７：０］の４ビットの上位ビットデー
タＷＤＸ［７：４］、第２ワード符号化信号ＷＤＹ
［７：０］の４ビットの上位ビットデータＷＤＹ［７：
４］及び第３ワード符号化信号ＷＤＺ［７：０］の４ビ
ットの上位ビットデータＷＤＺ［７：４］と、を夫々出
力する第２符号化器２１２と、前記第２ワードデータＹ
［１５：０］と、８ビットの第１符号化信号ＤＸ［７：
０］、８ビットの第２符号化信号ＤＹ［７：０］及び８
ビットの第３符号化信号ＤＺ［７：０］と、８ビットの
第１ワード符号化信号ＷＤＸ［７：０］、８ビットの第
２ワード符号化信号ＷＤＹ［７：０］及び８ビットの第
３ワード符号化信号ＷＤＺ［７：０］と、が夫々入力さ
れて、前記ワード制御信号Ｗに応じてバイト乗算又はワ
ード乗算を行う部分乗算数生成部（partial product ge
nerating unit）２１３と、該部分乗算数生成部２１３
の出力信号が入力されて、３２ビットのデータ部分乗算
数Ｓ［３１：０］及び３２ビットのキャリーデータ部分
乗算数Ｃ［３１：０］を夫々出力するワリスツリー加算
器（Wallace tree adder）２１４と、該ワリスツリー加
算器２１４から出力される３２ビットのデータ部分乗算
数Ｓ［３１：０］及び３２ビットのキャリーデータ部分
乗算数Ｃ［３１：０］のうちの１６ビットの下位データ
部分乗算数Ｓ［１５：０］及び１６ビットの下位キャリ
ーデータ部分乗算数Ｃ［１５：０］並びに第３キャリー
データであるキャリーデータＣｊ１が夫々入力されて、
第５キャリーデータであるキャリーデータＣｊ２及び下
位データ乗算数Ｚ［１５：０］を夫々出力する第１加算
器２１６と、ハイレベルの前記ワード制御信号Ｗによ
り、前記第１加算器２１６からのキャリーデータＣｊ２
を伝送する第２ゲート部としての第２ＮＡＮＤゲートＮ
Ｄ２と、前記ワリスツリー加算器２１４から出力される
３２ビットのデータ部分乗算数Ｓ［３１：０］及び３２
ビットのキャリーデータ部分乗算数Ｃ［３１：０］のう
ちの１６ビットの上位データ部分乗算数Ｓ［３１：１
６］及び１６ビットの上位キャリーデータ部分乗算数Ｃ
［３１：１６］が夫々入力され、前記第２ＮＡＮＤゲー
トＮＤ２の出力信号がキャリー入力端子に入力されて、
第５キャリーデータであるキャリーデータＣｊ３及び上
位データ乗算数Ｚ［３１：１６］を夫々出力する第２加
算器２１８と、前記下位データ乗算数Ｚ［１５：０］及
び上位データ乗算数Ｚ［３１：１６］を夫々出力する各
ポート２２０，２２２と、を備えて構成されている。
ように、１６ビットの第１ワードデータＸ［１５：０］
及び１６ビットの第２ワードデータＹ［１５：０］が入
力される各入力ポート２００，２０４と、１ビットのワ
ード制御信号Ｗが入力される入力ポート２０６と、前記
入力ポート２００から入力された第１ワードデータＸ
［１５：０］を８ビットの上位バイトデータＸ［１５：
８］と８ビットの下位バイトデータＸ［７：０］とに分
割するポート２０２と、第１ワードデータＸ［１５：
０］の下位バイトデータＸ［７：０］及び第１キャリー
データである１ビットのキャリーデータＣｉ１が入力さ
れ、ワード制御信号Ｗを用いて、第１符号化信号ＤＸ
［７：０］の４ビットの下位ビットデータＤＸ［３：
０］、第２符号化信号ＤＹ［７：０］の４ビットの下位
ビットデータＤＹ［３：０］及び第３符号化信号ＤＺ
［７：０］の４ビットの下位ビットＤＺ［３：０］と、
第１ワード符号化信号ＷＤＸ［７：０］の４ビットの下
位ビットデータＷＤＸ［３：０］、第２ワード符号化信
号ＷＤＹ［７：０］の４ビットの下位ビットデータＷＤ
Ｙ［３：０］及び第３ワード符号化信号ＷＤＺ［７：
０］の４ビットの下位ビットデータＷＤＺ［３：０］
と、を夫々出力する第１符号化器２１０と、前記第１ワ
ードデータＸ［１５：０］の下位バイトデータＸ［７：
０］の最上位ビットＸ［７］と前記ワード制御信号Ｗと
を否定論理積演算して、第２キャリーデータである１ビ
ットのキャリーデータＣｉ２を出力する第１ゲート部と
しての第１ＮＡＮＤゲートＮＤ１と、第１ワードデータ
Ｘ［１５：０］の上位バイトデータＸ［１５：８］及び
キャリーデータＣｉ２が夫々入力され、前記ワード制御
信号Ｗを用いて、第１符号化信号ＤＸ［７：０］の４ビ
ットの上位ビットデータＤＸ［７：４］、第２符号化信
号ＤＹ［７：０］の４ビットの上位ビットデータＤＹ
［７：４］及び第３符号化信号ＤＺ［７：０］の４ビッ
トの上位ビットデータＤＺ［７：４］と、第１ワード符
号化信号ＷＤＸ［７：０］の４ビットの上位ビットデー
タＷＤＸ［７：４］、第２ワード符号化信号ＷＤＹ
［７：０］の４ビットの上位ビットデータＷＤＹ［７：
４］及び第３ワード符号化信号ＷＤＺ［７：０］の４ビ
ットの上位ビットデータＷＤＺ［７：４］と、を夫々出
力する第２符号化器２１２と、前記第２ワードデータＹ
［１５：０］と、８ビットの第１符号化信号ＤＸ［７：
０］、８ビットの第２符号化信号ＤＹ［７：０］及び８
ビットの第３符号化信号ＤＺ［７：０］と、８ビットの
第１ワード符号化信号ＷＤＸ［７：０］、８ビットの第
２ワード符号化信号ＷＤＹ［７：０］及び８ビットの第
３ワード符号化信号ＷＤＺ［７：０］と、が夫々入力さ
れて、前記ワード制御信号Ｗに応じてバイト乗算又はワ
ード乗算を行う部分乗算数生成部（partial product ge
nerating unit）２１３と、該部分乗算数生成部２１３
の出力信号が入力されて、３２ビットのデータ部分乗算
数Ｓ［３１：０］及び３２ビットのキャリーデータ部分
乗算数Ｃ［３１：０］を夫々出力するワリスツリー加算
器（Wallace tree adder）２１４と、該ワリスツリー加
算器２１４から出力される３２ビットのデータ部分乗算
数Ｓ［３１：０］及び３２ビットのキャリーデータ部分
乗算数Ｃ［３１：０］のうちの１６ビットの下位データ
部分乗算数Ｓ［１５：０］及び１６ビットの下位キャリ
ーデータ部分乗算数Ｃ［１５：０］並びに第３キャリー
データであるキャリーデータＣｊ１が夫々入力されて、
第５キャリーデータであるキャリーデータＣｊ２及び下
位データ乗算数Ｚ［１５：０］を夫々出力する第１加算
器２１６と、ハイレベルの前記ワード制御信号Ｗによ
り、前記第１加算器２１６からのキャリーデータＣｊ２
を伝送する第２ゲート部としての第２ＮＡＮＤゲートＮ
Ｄ２と、前記ワリスツリー加算器２１４から出力される
３２ビットのデータ部分乗算数Ｓ［３１：０］及び３２
ビットのキャリーデータ部分乗算数Ｃ［３１：０］のう
ちの１６ビットの上位データ部分乗算数Ｓ［３１：１
６］及び１６ビットの上位キャリーデータ部分乗算数Ｃ
［３１：１６］が夫々入力され、前記第２ＮＡＮＤゲー
トＮＤ２の出力信号がキャリー入力端子に入力されて、
第５キャリーデータであるキャリーデータＣｊ３及び上
位データ乗算数Ｚ［３１：１６］を夫々出力する第２加
算器２１８と、前記下位データ乗算数Ｚ［１５：０］及
び上位データ乗算数Ｚ［３１：１６］を夫々出力する各
ポート２２０，２２２と、を備えて構成されている。
【００３０】前記第１符号化器２１０は、図２に示した
ように、第１ワードデータＸ［１５：０］の８ビットの
下位バイトデータＸ［７：０］のうちのビットデータＸ
［０］，Ｘ［１］がデータ入力端子ＸＬ，ＸＨに夫々入
力され、キャリーデータＣｉ１がキャリー入力端子Ｃに
入力されて、第１符号化信号ＤＸ［７：０］のビットデ
ータＤＸ［０］、第２符号化信号ＤＹ［７：０］のビッ
トデータＤＹ［０］及び第３符号化信号ＤＺ［７：０］
のビットデータＤＺ［０］をデータ出力端子から夫々出
力する第１演算器２１０−１と、第１ワードデータＸ
［１５：０］の８ビットの下位バイトデータＸ［７：
０］のうちのビットデータＸ［２］，Ｘ［３］がデータ
入力端子ＸＬ，ＸＨに夫々入力され、前記ビットデータ
Ｘ［１］がキャリー入力端子Ｃに入力されて、第１符号
化信号ＤＸ［７：０］のビットデータＤＸ［１］、第２
符号化信号ＤＹ［７：０］のビットデータＤＹ［１］及
び第３符号化信号ＤＺ［７：０］のビットデータＤＺ
［１］をデータ出力端子から夫々出力する第２演算器２
１０−３と、前記第１ワードデータＸ［１５：０］の８
ビットの下位バイトデータＸ［７：０］のうちのビット
データＸ［４］，Ｘ［５］がデータ入力端子ＸＬ，ＸＨ
に夫々入力され、前記ビットデータＸ［３］がキャリー
入力端子Ｃに入力されて、第１符号化信号ＤＸ［７：
０］のビットデータＤＸ［２］、第２符号化信号ＤＹ
［７：０］のビットデータＤＹ［２］及び第３符号化信
号ＤＺ［７：０］のビットデータＤＺ［２］をデータ出
力端子から夫々出力する第３演算器２１０−５と、前記
第１ワードデータＸ［１５：０］の８ビットの下位バイ
トデータＸ［７：０］のうちのビットデータＸ［６］，
Ｘ［７］がデータ入力端子ＸＬ，ＸＨに夫々入力され、
前記ビットデータＸ［５］がキャリー入力端子Ｃに入力
されて、第１符号化信号ＤＸ［７：０］のビットデータ
ＤＸ［３］、第２符号化信号ＤＹ［７：０］のビットデ
ータＤＹ［３］及び第３符号化信号ＤＺ［７：０］のビ
ットデータＤＺ［３］をデータ出力端子から夫々出力す
る第４演算器２１０−７と、前記第１演算器２１０−１
のデータ出力端子に夫々連結され、前記第１演算器２１
０−１から出力されるビットデータＤＸ［０］，ＤＹ
［０］，ＤＺ［０］と、ワード制御信号Ｗとを夫々否定
論理積演算して、第１ワード符号化信号ＷＤＸ［７：
０］の最下位ビットデータＷＤＸ［０］、第２ワード符
号化信号ＷＤＹ［７：０］の最下位ビットデータＷＤＹ
［０］及び第３ワード符号化信号ＷＤＺ［７：０］の最
下位ビットデータＷＤＺ［０］を夫々出力する各ＮＡＮ
ＤゲートＮＤ３−１，ＮＤ３−２，ＮＤ３−３と、前記
第２演算器２１０−３から出力されるビットデータＤＸ
［１］，ＤＹ［１］，ＤＺ［１］と、ワード制御信号Ｗ
とを夫々否定論理積演算して、第１ワード符号化信号Ｗ
ＤＸ［７：０］のビットデータＷＤＸ［１］，第２ワー
ド符号化信号ＷＤＹ［７：０］のビットデータＷＤＹ
［１］及び第３ワード符号化信号ＷＤＺ［７：０］のビ
ットデータＷＤＺ［１］を夫々出力する各ＮＡＮＤゲー
トＮＤ４−１，ＮＤ４−２，ＮＤ４−３と、前記第３演
算器２１０−５から出力されるビットデータＤＸ
［２］，ＤＹ［２］，ＤＺ［２］と、ワード制御信号Ｗ
とを夫々否定論理積演算して、第１ワード符号化信号Ｗ
ＤＸ［７：０］のビットデータＷＤＸ［２］、第２ワー
ド符号化信号ＷＤＹ［７：０］のビットデータＷＤＹ
［２］及び第３ワード符号化信号ＷＤＺ［７：０］のビ
ットデータＷＤＺ［２］を夫々出力する各ＮＡＮＤゲー
トＮＤ５−１，ＮＤ５−２，ＮＤ５−３と、前記第４演
算器２１０−７から出力されるビットデータＤＸ
［３］，ＤＹ［３］，ＤＺ［３］と、ワード制御信号Ｗ
とを夫々否定論理積演算して、第１ワード符号化信号Ｗ
ＤＸ［７：０］のビットデータＷＤＸ［３］、第２ワー
ド符号化信号ＷＤＹ［７：０］のビットデータＷＤＹ
［３］及び第３ワード符号化信号ＷＤＺ［７：０］のビ
ットデータＷＤＺ［３］を夫々出力する各ＮＡＮＤゲー
トＮＤ６−１，ＮＤ６−２，ＮＤ６−３と、から構成さ
れている。
ように、第１ワードデータＸ［１５：０］の８ビットの
下位バイトデータＸ［７：０］のうちのビットデータＸ
［０］，Ｘ［１］がデータ入力端子ＸＬ，ＸＨに夫々入
力され、キャリーデータＣｉ１がキャリー入力端子Ｃに
入力されて、第１符号化信号ＤＸ［７：０］のビットデ
ータＤＸ［０］、第２符号化信号ＤＹ［７：０］のビッ
トデータＤＹ［０］及び第３符号化信号ＤＺ［７：０］
のビットデータＤＺ［０］をデータ出力端子から夫々出
力する第１演算器２１０−１と、第１ワードデータＸ
［１５：０］の８ビットの下位バイトデータＸ［７：
０］のうちのビットデータＸ［２］，Ｘ［３］がデータ
入力端子ＸＬ，ＸＨに夫々入力され、前記ビットデータ
Ｘ［１］がキャリー入力端子Ｃに入力されて、第１符号
化信号ＤＸ［７：０］のビットデータＤＸ［１］、第２
符号化信号ＤＹ［７：０］のビットデータＤＹ［１］及
び第３符号化信号ＤＺ［７：０］のビットデータＤＺ
［１］をデータ出力端子から夫々出力する第２演算器２
１０−３と、前記第１ワードデータＸ［１５：０］の８
ビットの下位バイトデータＸ［７：０］のうちのビット
データＸ［４］，Ｘ［５］がデータ入力端子ＸＬ，ＸＨ
に夫々入力され、前記ビットデータＸ［３］がキャリー
入力端子Ｃに入力されて、第１符号化信号ＤＸ［７：
０］のビットデータＤＸ［２］、第２符号化信号ＤＹ
［７：０］のビットデータＤＹ［２］及び第３符号化信
号ＤＺ［７：０］のビットデータＤＺ［２］をデータ出
力端子から夫々出力する第３演算器２１０−５と、前記
第１ワードデータＸ［１５：０］の８ビットの下位バイ
トデータＸ［７：０］のうちのビットデータＸ［６］，
Ｘ［７］がデータ入力端子ＸＬ，ＸＨに夫々入力され、
前記ビットデータＸ［５］がキャリー入力端子Ｃに入力
されて、第１符号化信号ＤＸ［７：０］のビットデータ
ＤＸ［３］、第２符号化信号ＤＹ［７：０］のビットデ
ータＤＹ［３］及び第３符号化信号ＤＺ［７：０］のビ
ットデータＤＺ［３］をデータ出力端子から夫々出力す
る第４演算器２１０−７と、前記第１演算器２１０−１
のデータ出力端子に夫々連結され、前記第１演算器２１
０−１から出力されるビットデータＤＸ［０］，ＤＹ
［０］，ＤＺ［０］と、ワード制御信号Ｗとを夫々否定
論理積演算して、第１ワード符号化信号ＷＤＸ［７：
０］の最下位ビットデータＷＤＸ［０］、第２ワード符
号化信号ＷＤＹ［７：０］の最下位ビットデータＷＤＹ
［０］及び第３ワード符号化信号ＷＤＺ［７：０］の最
下位ビットデータＷＤＺ［０］を夫々出力する各ＮＡＮ
ＤゲートＮＤ３−１，ＮＤ３−２，ＮＤ３−３と、前記
第２演算器２１０−３から出力されるビットデータＤＸ
［１］，ＤＹ［１］，ＤＺ［１］と、ワード制御信号Ｗ
とを夫々否定論理積演算して、第１ワード符号化信号Ｗ
ＤＸ［７：０］のビットデータＷＤＸ［１］，第２ワー
ド符号化信号ＷＤＹ［７：０］のビットデータＷＤＹ
［１］及び第３ワード符号化信号ＷＤＺ［７：０］のビ
ットデータＷＤＺ［１］を夫々出力する各ＮＡＮＤゲー
トＮＤ４−１，ＮＤ４−２，ＮＤ４−３と、前記第３演
算器２１０−５から出力されるビットデータＤＸ
［２］，ＤＹ［２］，ＤＺ［２］と、ワード制御信号Ｗ
とを夫々否定論理積演算して、第１ワード符号化信号Ｗ
ＤＸ［７：０］のビットデータＷＤＸ［２］、第２ワー
ド符号化信号ＷＤＹ［７：０］のビットデータＷＤＹ
［２］及び第３ワード符号化信号ＷＤＺ［７：０］のビ
ットデータＷＤＺ［２］を夫々出力する各ＮＡＮＤゲー
トＮＤ５−１，ＮＤ５−２，ＮＤ５−３と、前記第４演
算器２１０−７から出力されるビットデータＤＸ
［３］，ＤＹ［３］，ＤＺ［３］と、ワード制御信号Ｗ
とを夫々否定論理積演算して、第１ワード符号化信号Ｗ
ＤＸ［７：０］のビットデータＷＤＸ［３］、第２ワー
ド符号化信号ＷＤＹ［７：０］のビットデータＷＤＹ
［３］及び第３ワード符号化信号ＷＤＺ［７：０］のビ
ットデータＷＤＺ［３］を夫々出力する各ＮＡＮＤゲー
トＮＤ６−１，ＮＤ６−２，ＮＤ６−３と、から構成さ
れている。
【００３１】前記第２符号化器２１２は、前述の第１符
号化器２１０と同様に構成されているが、第１ワードデ
ータＸ［１５：０］の８ビットの上位バイトデータＸ
［１５：８］が入力されるようになっている。
号化器２１０と同様に構成されているが、第１ワードデ
ータＸ［１５：０］の８ビットの上位バイトデータＸ
［１５：８］が入力されるようになっている。
【００３２】図３は、本実施形態に係る第１符号化器２
１０の第１〜第４演算器２１０−１〜２１０−７の機能
を表した真理表である。ＸＨ及びＸＬは、各第１〜第４
演算器２１０−１〜２１０−７のデータ入力端子ＸＨ，
ＸＬに入力される値を表示し、Ｃは、キャリー入力端子
Ｃに入力される値を表示し、ＤＸ，ＤＹ及びＤＺは、前
記第１〜第４演算器２１０−１〜２１０−７から出力さ
れる符号化信号の各ビットデータＤＸ，ＤＹ，ＤＺを表
示したものである。尚、ＤＺは、符号を表示しており、
０は‘＋’を示し，１は‘−’を示す。
１０の第１〜第４演算器２１０−１〜２１０−７の機能
を表した真理表である。ＸＨ及びＸＬは、各第１〜第４
演算器２１０−１〜２１０−７のデータ入力端子ＸＨ，
ＸＬに入力される値を表示し、Ｃは、キャリー入力端子
Ｃに入力される値を表示し、ＤＸ，ＤＹ及びＤＺは、前
記第１〜第４演算器２１０−１〜２１０−７から出力さ
れる符号化信号の各ビットデータＤＸ，ＤＹ，ＤＺを表
示したものである。尚、ＤＺは、符号を表示しており、
０は‘＋’を示し，１は‘−’を示す。
【００３３】即ち、図３に示したように、キャリー入力
端子Ｃに入力されるキャリーデータが無い場合（Ｃ＝
０）は、前記第１〜第４演算器２１０−１〜２１０−７
の各データ入力端子ＸＨ，ＸＬに夫々入力されたビット
データの組合せにより、第１〜第４演算器２１０−１〜
２１０−７から出力されるビットデータＤＸ，ＤＹは、
十進数（ＤＹ×２1＋ＤＸ×１）で、’０、１、−２、
−１’になり、キャリーデータがある場合（Ｃ＝１）
は、第１〜第４演算器２１０−１〜２１０−７から出力
されるビットデータＤＸ，ＤＹは、十進数で、’１、
２、−１、０’になる。
端子Ｃに入力されるキャリーデータが無い場合（Ｃ＝
０）は、前記第１〜第４演算器２１０−１〜２１０−７
の各データ入力端子ＸＨ，ＸＬに夫々入力されたビット
データの組合せにより、第１〜第４演算器２１０−１〜
２１０−７から出力されるビットデータＤＸ，ＤＹは、
十進数（ＤＹ×２1＋ＤＸ×１）で、’０、１、−２、
−１’になり、キャリーデータがある場合（Ｃ＝１）
は、第１〜第４演算器２１０−１〜２１０−７から出力
されるビットデータＤＸ，ＤＹは、十進数で、’１、
２、−１、０’になる。
【００３４】前記部分乗算数生成部２１３は、図４に示
したように、前記第１，第２符号化器２１０，２１２か
ら出力される第１〜第３符号化信号ＤＸ，ＤＹ，ＤＺ及
び第１〜第３ワード符号化信号ＷＤＸ、ＷＤＹ、ＷＤＺ
の各ビットデータと、入力ポート２０４から出力される
第２ワードデータＹ［１５：０］とを夫々入力して部分
乗算するものであり、１５個のサブモジュール（数字及
びアルファベットの’１〜Ｆ’が記入された四角形）で
構成される。
したように、前記第１，第２符号化器２１０，２１２か
ら出力される第１〜第３符号化信号ＤＸ，ＤＹ，ＤＺ及
び第１〜第３ワード符号化信号ＷＤＸ、ＷＤＹ、ＷＤＺ
の各ビットデータと、入力ポート２０４から出力される
第２ワードデータＹ［１５：０］とを夫々入力して部分
乗算するものであり、１５個のサブモジュール（数字及
びアルファベットの’１〜Ｆ’が記入された四角形）で
構成される。
【００３５】この場合、同じ数字及びアルファベットで
示されるサブモジュールは同じ演算を行い、それらのサ
ブモジュールの幾何学的な配列は、入出力される信号の
桁数を整合する過程で生成されたものである。
示されるサブモジュールは同じ演算を行い、それらのサ
ブモジュールの幾何学的な配列は、入出力される信号の
桁数を整合する過程で生成されたものである。
【００３６】部分乗算数生成部２１３は、サブモジュー
ル１，２を包含する左上部ＬＵと、サブモジュール３，
４を包含する右上部ＲＵと、サブモジュール４、５、６
を包含する左下部ＬＬと、サブモジュール２のみから成
る右下部ＲＬと、残りのサブモジュール７、８、９、
Ａ、Ｃ、Ｄ、Ｅ、Ｆからなる部分に大別される。
ル１，２を包含する左上部ＬＵと、サブモジュール３，
４を包含する右上部ＲＵと、サブモジュール４、５、６
を包含する左下部ＬＬと、サブモジュール２のみから成
る右下部ＲＬと、残りのサブモジュール７、８、９、
Ａ、Ｃ、Ｄ、Ｅ、Ｆからなる部分に大別される。
【００３７】また、上述した各部の下のサブモジュール
７、９、Ａは、ワード乗算を行うとき動作するサブモジ
ュールである。かつ、サブモジュール７、８は、上位バ
イトデータの乗算の際に動作し、サブモジュールＤ、８
は、下位バイトデータを乗算する際に動作し、サブモジ
ュールＡ、Ｃは、上位バイトデータ乗算の際に補数の処
理を行い、サブモジュールＦは、下位バイトデータ乗算
の際に補数の処理を行う。
７、９、Ａは、ワード乗算を行うとき動作するサブモジ
ュールである。かつ、サブモジュール７、８は、上位バ
イトデータの乗算の際に動作し、サブモジュールＤ、８
は、下位バイトデータを乗算する際に動作し、サブモジ
ュールＡ、Ｃは、上位バイトデータ乗算の際に補数の処
理を行い、サブモジュールＦは、下位バイトデータ乗算
の際に補数の処理を行う。
【００３８】図４に示す各サブモジュールの機能を表し
た論理式を数４に示す。
た論理式を数４に示す。
【００３９】
【数４】
【００４０】（Ａ）は、サブモジュール１を表したもの
で、第１ワードデータの第１ワード符号化信号ＷＤＸと
第２ワード符号化信号ＷＤＹとを論理和演算して、その
演算結果と第２ワードデータＹｉ＿１とを論理積演算す
る。さらに、該論理積演算結果と第３ワード符号化信号
ＷＤＺとを排他的論理和演算した後、該論理演算結果と
ワード制御信号Ｗとを排他的論理和演算し、その演算結
果に該当する機能を遂行する。（Ｂ）〜（Ｎ）に示した
サブモジュール２〜サブモジュールＦも、記載した符号
等に応じた機能を有している。サブモジュールＢはサブ
モジュールＡと同様の演算を行うが、本実施形態では使
用しない。
で、第１ワードデータの第１ワード符号化信号ＷＤＸと
第２ワード符号化信号ＷＤＹとを論理和演算して、その
演算結果と第２ワードデータＹｉ＿１とを論理積演算す
る。さらに、該論理積演算結果と第３ワード符号化信号
ＷＤＺとを排他的論理和演算した後、該論理演算結果と
ワード制御信号Ｗとを排他的論理和演算し、その演算結
果に該当する機能を遂行する。（Ｂ）〜（Ｎ）に示した
サブモジュール２〜サブモジュールＦも、記載した符号
等に応じた機能を有している。サブモジュールＢはサブ
モジュールＡと同様の演算を行うが、本実施形態では使
用しない。
【００４１】ここで、Ｙｉ（ｉは整数）は第２ワードデ
ータＹの桁数に該当する信号であり、Ｙｉ＿１は、サブ
モジュールの列間の第２ワードデータの桁数の差が１で
あることを意味する。
ータＹの桁数に該当する信号であり、Ｙｉ＿１は、サブ
モジュールの列間の第２ワードデータの桁数の差が１で
あることを意味する。
【００４２】次に、本実施形態の乗算器による、２つの
ワードデータＸ［１５：０］、Ｙ［１５：０］のバイト
乗算及びワード乗算の動作について説明する。まず、２
つの入力ポート２００，２０４に１６ビットの第１ワー
ドデータＸ［１５：０］及び第２ワードデータＹ［１
５：０］が夫々入力されて、それら第１ワードデータＸ
［１５：０］及び第２ワードデータＹ［１５：０］のう
ちのどちらかのワードデータを８ビットの上位バイトデ
ータＸ（Ｙ）［１５：８］と８ビットの下位バイトデー
タＸ（Ｙ）［７：０］とに分割する。
ワードデータＸ［１５：０］、Ｙ［１５：０］のバイト
乗算及びワード乗算の動作について説明する。まず、２
つの入力ポート２００，２０４に１６ビットの第１ワー
ドデータＸ［１５：０］及び第２ワードデータＹ［１
５：０］が夫々入力されて、それら第１ワードデータＸ
［１５：０］及び第２ワードデータＹ［１５：０］のう
ちのどちらかのワードデータを８ビットの上位バイトデ
ータＸ（Ｙ）［１５：８］と８ビットの下位バイトデー
タＸ（Ｙ）［７：０］とに分割する。
【００４３】そして、ワード制御信号Ｗがハイレベルで
あるときには、前記８ビットの下位バイトデータＸ
（Ｙ）［７：０］及び８ビットの上位バイトデータＸ
（Ｙ）［１５：８］を夫々受けて、一対の４ビットの第
１〜第３符号化信号ＤＸ［７：４］，ＤＹ［７：４］，
ＤＺ［７：４］と、他の一対の４ビットの第１〜第３符
号化信号ＤＸ［３：０］，ＤＹ［３：０］，ＤＺ［３：
０］と、一対の４ビットの第１〜第３ワード符号化信号
ＷＤＸ［７：４］，ＷＤＹ［７：４］，ＷＤＺ［７：
４］と、他の一対の４ビットの第１〜第３ワード符号化
信号ＷＤＸ［３：０］，ＷＤＹ［３：０］，ＷＤＺ
［３：０］とを夫々生成する。
あるときには、前記８ビットの下位バイトデータＸ
（Ｙ）［７：０］及び８ビットの上位バイトデータＸ
（Ｙ）［１５：８］を夫々受けて、一対の４ビットの第
１〜第３符号化信号ＤＸ［７：４］，ＤＹ［７：４］，
ＤＺ［７：４］と、他の一対の４ビットの第１〜第３符
号化信号ＤＸ［３：０］，ＤＹ［３：０］，ＤＺ［３：
０］と、一対の４ビットの第１〜第３ワード符号化信号
ＷＤＸ［７：４］，ＷＤＹ［７：４］，ＷＤＺ［７：
４］と、他の一対の４ビットの第１〜第３ワード符号化
信号ＷＤＸ［３：０］，ＷＤＹ［３：０］，ＷＤＺ
［３：０］とを夫々生成する。
【００４４】一方、前記ワード制御信号Ｗがローレベル
であるときには、一対の４ビットの第１〜第３符号化信
号ＤＸ［７：４］，ＤＹ［７：４］，ＤＺ［７：４］又
は第１〜第３符号化信号ＤＸ［３：０］，ＤＹ［３：
０］，ＤＺ［３：０］と、一対の４ビットの第１〜第３
ワード符号化信号ＷＤＸ［７：４］，ＷＤＹ［７：
４］，ＷＤＺ［７：４］又は第１〜第３ワード符号化信
号ＷＤＸ［３：０］，ＷＤＹ［３：０］，ＷＤＺ［３：
０］を夫々生成する。
であるときには、一対の４ビットの第１〜第３符号化信
号ＤＸ［７：４］，ＤＹ［７：４］，ＤＺ［７：４］又
は第１〜第３符号化信号ＤＸ［３：０］，ＤＹ［３：
０］，ＤＺ［３：０］と、一対の４ビットの第１〜第３
ワード符号化信号ＷＤＸ［７：４］，ＷＤＹ［７：
４］，ＷＤＺ［７：４］又は第１〜第３ワード符号化信
号ＷＤＸ［３：０］，ＷＤＹ［３：０］，ＷＤＺ［３：
０］を夫々生成する。
【００４５】そして、前記８ビットの第１〜第３符号化
信号ＤＸ［７：０］，ＤＹ［７：０］，ＤＺ［７：０］
及び第１〜第３ワード符号化信号ＷＤＸ［７：０］，Ｗ
ＤＹ［７：０］，ＷＤＺ［７：０］と、ワード制御信号
Ｗとにより、前記ワード制御信号Ｗがハイレベルである
ときにはワード部分乗算数を生成し、前記ワード制御信
号がローレベルであるときにはバイト部分乗算数を生成
する。
信号ＤＸ［７：０］，ＤＹ［７：０］，ＤＺ［７：０］
及び第１〜第３ワード符号化信号ＷＤＸ［７：０］，Ｗ
ＤＹ［７：０］，ＷＤＺ［７：０］と、ワード制御信号
Ｗとにより、前記ワード制御信号Ｗがハイレベルである
ときにはワード部分乗算数を生成し、前記ワード制御信
号がローレベルであるときにはバイト部分乗算数を生成
する。
【００４６】前記部分乗算数結果により、２つの上位デ
ータ部分乗算数Ｓ［１５：０］と上位キャリーデータ部
分乗算数Ｃ［１５：０］とを加算して下位データ乗算数
Ｚ［３１：１６］を出力し、また、上位データ部分乗算
数Ｓ［３１：１６］と下位キャリーデータ部分乗算数Ｃ
［３１：１６］とを加算して下位データ乗算数Ｚ［１
５：０］を出力する。
ータ部分乗算数Ｓ［１５：０］と上位キャリーデータ部
分乗算数Ｃ［１５：０］とを加算して下位データ乗算数
Ｚ［３１：１６］を出力し、また、上位データ部分乗算
数Ｓ［３１：１６］と下位キャリーデータ部分乗算数Ｃ
［３１：１６］とを加算して下位データ乗算数Ｚ［１
５：０］を出力する。
【００４７】次に、ワード乗算及びバイト乗算につい
て、具体的に説明する。先ず、ワード演算について説明
する。即ち、図２に示した、第１ワードデータＸ［１
５：０］の下位バイトデータＸ［７：０］及び上位バイ
トデータＸ［１５：８］が夫々入力された第１符号化器
２１０及び第２符号化器２１２は、８ビットの第１、第
２及び第３符号化信号ＤＸ［７：０］，ＤＹ［７：
０］，ＤＺ［７：０］を夫々出力し、前記ハイレベルの
ワード制御信号Ｗ（＝１）により、第１、第２及び第３
ワード符号化信号ＷＤＸ［７：０］，ＷＤＹ［７：
０］，ＷＤＺ［７：０］を夫々出力する。
て、具体的に説明する。先ず、ワード演算について説明
する。即ち、図２に示した、第１ワードデータＸ［１
５：０］の下位バイトデータＸ［７：０］及び上位バイ
トデータＸ［１５：８］が夫々入力された第１符号化器
２１０及び第２符号化器２１２は、８ビットの第１、第
２及び第３符号化信号ＤＸ［７：０］，ＤＹ［７：
０］，ＤＺ［７：０］を夫々出力し、前記ハイレベルの
ワード制御信号Ｗ（＝１）により、第１、第２及び第３
ワード符号化信号ＷＤＸ［７：０］，ＷＤＹ［７：
０］，ＷＤＺ［７：０］を夫々出力する。
【００４８】部分乗算数生成部２１３は、第２ワードデ
ータＹ［１５：０］と、前記第１符号化器２１０及び第
２符号化器２１２から出力された前記第１、第２及び第
３符号化信号ＤＸ［７：０］，ＤＹ［７：０］，ＤＺ
［７：０］と、前記第１、第２及び第３ワード符号化信
号ＷＤＸ［７：０］，ＷＤＹ［７：０］，ＷＤＺ［７：
０］と、前記ハイレベルのワード制御信号Ｗとを受け
て、表４の論理式に基づいて部分乗算数を生成する。
ータＹ［１５：０］と、前記第１符号化器２１０及び第
２符号化器２１２から出力された前記第１、第２及び第
３符号化信号ＤＸ［７：０］，ＤＹ［７：０］，ＤＺ
［７：０］と、前記第１、第２及び第３ワード符号化信
号ＷＤＸ［７：０］，ＷＤＹ［７：０］，ＷＤＺ［７：
０］と、前記ハイレベルのワード制御信号Ｗとを受け
て、表４の論理式に基づいて部分乗算数を生成する。
【００４９】このとき、前記第１、第２符号化器２１
０，２１２の出力信号がマイナスである（ＤＺ＝１又は
ＷＤＺ＝１）場合は、各サブモジュールＤ、Ｅ、Ｆは、
部分乗算数の中の各行の最下位ビット（ＬＳＢ）に１を
足して、第２ワードデータＹ［１５：０］の補数処理を
行う。
０，２１２の出力信号がマイナスである（ＤＺ＝１又は
ＷＤＺ＝１）場合は、各サブモジュールＤ、Ｅ、Ｆは、
部分乗算数の中の各行の最下位ビット（ＬＳＢ）に１を
足して、第２ワードデータＹ［１５：０］の補数処理を
行う。
【００５０】ワリスツリー加算器２１４は、生成された
部分乗算数を用いて、上位データ部分乗算数Ｓ［３１：
１６］及び下位データ部分乗算数Ｓ［１５：０］と、上
位キャリーデータ部分乗算数Ｃ［３１：１６］及び下位
キャリーデータ部分乗算数Ｃ［１５：０］を夫々出力す
る。
部分乗算数を用いて、上位データ部分乗算数Ｓ［３１：
１６］及び下位データ部分乗算数Ｓ［１５：０］と、上
位キャリーデータ部分乗算数Ｃ［３１：１６］及び下位
キャリーデータ部分乗算数Ｃ［１５：０］を夫々出力す
る。
【００５１】その後、第１加算器２１６は、前記下位デ
ータ部分乗算数Ｓ［１５：０］、下位キャリーデータ部
分乗算数Ｃ［１５：０］及びキャリーデータＣｊ１を受
けて、下位データ乗算数Ｚ［１５：０］及びキャリーデ
ータＣｊ２を夫々出力し、第２加算器２１８は、前記上
位データ部分乗算数Ｓ［３１：１６］、前記上位キャリ
ーデータ部分乗算数Ｃ［３１：１６］及びキャリーデー
タＣｊ２とハイレベルのワード制御信号Ｗとの否定論理
積演算結果値を受けて、上位データ乗算数Ｚ［３１：１
６］を出力する。
ータ部分乗算数Ｓ［１５：０］、下位キャリーデータ部
分乗算数Ｃ［１５：０］及びキャリーデータＣｊ１を受
けて、下位データ乗算数Ｚ［１５：０］及びキャリーデ
ータＣｊ２を夫々出力し、第２加算器２１８は、前記上
位データ部分乗算数Ｓ［３１：１６］、前記上位キャリ
ーデータ部分乗算数Ｃ［３１：１６］及びキャリーデー
タＣｊ２とハイレベルのワード制御信号Ｗとの否定論理
積演算結果値を受けて、上位データ乗算数Ｚ［３１：１
６］を出力する。
【００５２】このようにして、本実施形態では、ワード
制御信号Ｗがハイレベルのとき、１６ビットの第１ワー
ドデータＸ［１５：０］及び１６ビットの第２ワードデ
ータＹ［１５：０］とをワード乗算する。
制御信号Ｗがハイレベルのとき、１６ビットの第１ワー
ドデータＸ［１５：０］及び１６ビットの第２ワードデ
ータＹ［１５：０］とをワード乗算する。
【００５３】また、本実施形態では、ワード制御信号Ｗ
がローレベルのとき、バイト乗算を行う。即ち、ワード
制御信号Ｗが０の場合は、第１ＮＡＮＤゲートＮＤ１及
び第２ＮＡＮＤゲートＮＤ２の出力は０となる。これに
より、第２符号化器２１２にはキャリーデータＣｉ２が
出力されず、第２加算器２１８にはキャリーデータＣｊ
２が出力されない。
がローレベルのとき、バイト乗算を行う。即ち、ワード
制御信号Ｗが０の場合は、第１ＮＡＮＤゲートＮＤ１及
び第２ＮＡＮＤゲートＮＤ２の出力は０となる。これに
より、第２符号化器２１２にはキャリーデータＣｉ２が
出力されず、第２加算器２１８にはキャリーデータＣｊ
２が出力されない。
【００５４】従って、第１符号化器２１０は、第１、第
２及び第３符号化信号ＤＸ［３：０］，ＤＹ［３：
０］，ＤＺ［３：０］を夫々出力する。また、第１、第
２及び第３符号化信号ＤＸ［３：０］，ＤＹ［３：
０］，ＤＺ［３：０］を受ける部分乗算数生成部２１３
においては、図４に示すサブモジュールの左上部ＬＵ及
び右下部ＲＬは動作しなくなる。しかし、サブモジュー
ルの右上部ＲＵ及び左下部ＬＬは、表１に示したような
論理式に従い、右上部ＲＵのサブモジュール３は部分乗
算数の符号を処理し、左下部ＬＬのサブモジュール６は
最下位ビット（ＬＳＢ）を夫々処理する。
２及び第３符号化信号ＤＸ［３：０］，ＤＹ［３：
０］，ＤＺ［３：０］を夫々出力する。また、第１、第
２及び第３符号化信号ＤＸ［３：０］，ＤＹ［３：
０］，ＤＺ［３：０］を受ける部分乗算数生成部２１３
においては、図４に示すサブモジュールの左上部ＬＵ及
び右下部ＲＬは動作しなくなる。しかし、サブモジュー
ルの右上部ＲＵ及び左下部ＬＬは、表１に示したような
論理式に従い、右上部ＲＵのサブモジュール３は部分乗
算数の符号を処理し、左下部ＬＬのサブモジュール６は
最下位ビット（ＬＳＢ）を夫々処理する。
【００５５】ワリスツリー加算器２１４は、前記したよ
うに生成された部分乗算数を受けて、下位データ部分乗
算数Ｓ［１５：０］と下位キャリーデータ部分乗算数Ｃ
［１５：０］とを夫々出力する。
うに生成された部分乗算数を受けて、下位データ部分乗
算数Ｓ［１５：０］と下位キャリーデータ部分乗算数Ｃ
［１５：０］とを夫々出力する。
【００５６】その後、第１加算器２１６は、前記下位ワ
ード部分乗算数Ｓ［１５：０］及び下位キャリーデータ
部分乗算数Ｃ［１５：０］を夫々受けて、下位データ乗
算数Ｚ［１５：０］及びキャリーデータＣｊ２を夫々出
力する。
ード部分乗算数Ｓ［１５：０］及び下位キャリーデータ
部分乗算数Ｃ［１５：０］を夫々受けて、下位データ乗
算数Ｚ［１５：０］及びキャリーデータＣｊ２を夫々出
力する。
【００５７】このようにして、本実施形態では、第１ワ
ードデータＸ［１５：０］の８ビットの下位バイトデー
タＸ［７：０］と第２ワードデータＹ［１５：０］の８
ビットの下位バイトデータＹ［７：０］とのバイト乗算
（Ｘ［７：０］×Ｙ［７：０］）を行う。
ードデータＸ［１５：０］の８ビットの下位バイトデー
タＸ［７：０］と第２ワードデータＹ［１５：０］の８
ビットの下位バイトデータＹ［７：０］とのバイト乗算
（Ｘ［７：０］×Ｙ［７：０］）を行う。
【００５８】このように、本実施形態に係る乗算器にお
いては、２つのワードデータの何れか一方のワードデー
タを符号化処理した後、該符号化データと他方のワード
データとを用いて、ワード制御信号に応じてワード乗算
又はバイト乗算を行う。
いては、２つのワードデータの何れか一方のワードデー
タを符号化処理した後、該符号化データと他方のワード
データとを用いて、ワード制御信号に応じてワード乗算
又はバイト乗算を行う。
【００５９】
【発明の効果】以上説明したように、本発明によると、
１つの回路を用いてワード乗算及びバイト乗算を行うた
め、乗算処理を迅速化し、回路面積を減らし得るという
効果がある。
１つの回路を用いてワード乗算及びバイト乗算を行うた
め、乗算処理を迅速化し、回路面積を減らし得るという
効果がある。
【００６０】また、ワードデータを上位バイトデータと
下位バイトデータとに分割して、入力するワードデータ
を、キャリーデータにより、ワード乗算を行うのか又は
バイト乗算を行うのかを識別した後にワード及びバイト
乗算を行っているため、バイト乗算を迅速に行い得ると
いう効果ある。
下位バイトデータとに分割して、入力するワードデータ
を、キャリーデータにより、ワード乗算を行うのか又は
バイト乗算を行うのかを識別した後にワード及びバイト
乗算を行っているため、バイト乗算を迅速に行い得ると
いう効果ある。
【図面の簡単な説明】
【図１】本発明に係る乗算器の一実施形態の構成を示し
たブロック図である
たブロック図である
【図２】図１の第１符号化器を示した回路図である。
【図３】第１符号化器の機能を表した真理表である。
【図４】部分乗算数生成部のサブモジュールの配列図で
ある。
ある。
【図５】従来の乗算器のブロック図である。
２１０、２１２：第１、第２符号化器 ２１６、２１８：第１、第２加算器 ２１３：部分乗算数生成部 ２１４：ワリスツリー加算器
Claims (9)
- 【請求項１】２つのワードデータのワード乗算及びバイ
ト乗算を行う乗算器であって、 ２つのワードデータのうちの一方のワードデータの下位
バイトデータ、第１キャリーデータ及びワード制御信号
を入力し、第１〜第３符号化信号の下位ビットデータ及
び第１〜第３ワード符号化信号の下位ビットデータを夫
々出力する第１符号化器と、 前記下位バイトデータの最上位ビットを前記ワード制御
信号に応じて第２キャリーデータとして出力する第１ゲ
ート部と、 前記一方のワードデータの上位バイトデータ、ワード制
御信号及び前記第２キャリーデータを入力し、第１〜第
３符号化信号の上位ビットデータ及び第１〜第３ワード
符号化信号の上位ビットデータを夫々出力する第２符号
化器と、 前記第１符号化器から出力される第１〜第３符号化信号
の下位ビットデータ及び第１〜第３ワード符号化信号の
下位ビットデータ、並びに前記第２符号化器から出力さ
れる第１〜第３符号化信号の上位ビットデータ及び第１
〜第３ワード符号化信号の上位ビットデータと、前記２
つのワードデータのうちの他方のワードデータとを用い
て、前記ワード制御信号の制御に応じてワード乗算又は
ビット乗算を行い、部分乗算数を夫々生成する複数のサ
ブモジュールから成る部分乗算数生成部と、 前記生成された部分乗算数が入力されて、第１，第２デ
ータ部分乗算数と第１，第２キャリー部分乗算数とを出
力する演算部と、 前記第１データ部分乗算数と第１キャリー部分乗算数と
第３キャリーデータとを加算して、第１出力信号及び第
４キャリーデータを出力する第１加算器と、 前記第４キャリーデータを前記ワード制御信号に応じて
出力する第２ゲート部と、 前記第２データ部分乗算数、第２キャリー部分乗算数及
び前記第２ゲート部からの出力データを入力して第２出
力信号及び第５キャリーデータを夫々出力する第２加算
器と、を備えて構成されることを特徴とする乗算器。 - 【請求項２】前記第１符号化器は、前記第１〜第３符号
化信号の下位ビットデータと前記ワード制御信号とを夫
々論理積演算して前記第１〜第３ワード符号化信号の下
位ビットデータを生成し、 前記第２符号化器は、前記第１〜第３符号化信号の上位
ビットデータと前記ワード制御信号とを夫々論理積演算
して前記第１〜第３ワード符号化信号の上位ビットデー
タを生成することを特徴とする請求項１に記載の乗算
器。 - 【請求項３】前記第１符号化器は、前記一方のワードデ
ータの下位バイトデータを下位ビットから２ビットずつ
入力するデータ入力端子と、キャリーデータを入力する
キャリー入力端子と、前記第１〜第３符号化信号の下位
ビットデータを１ビットずつ出力するデータ出力端子と
を有する複数の演算器を備え、初段の演算器のキャリー
入力端子には前記第１キャリーデータを入力し、２段目
以後の演算器のキャリー入力端子には前段の演算器のデ
ータ入力端子に入力する２ビットのビットデータのうち
の上位ビットを入力し、 前記各演算器の各データ出力端子から夫々出力する前記
第１〜第３符号化信号の下位バイトデータと前記ワード
制御信号とを夫々論理積演算して前記第１〜第３ワード
符号化信号の下位バイトデータを夫々出力する複数のＮ
ＡＮＤゲートと、から構成され、 前記第２符号化器は、前記一方のワードデータの上位バ
イトデータの下位ビットから２ビットずつ入力するデー
タ入力端子と、キャリーデータを入力するキャリー入力
端子と、前記第１〜第３符号化信号の上位ビットデータ
を１ビットずつ出力するデータ出力端子とを有する複数
の演算器を備え、初段の演算器のキャリー入力端子には
前記第１ゲート部から出力する第２キャリーデータを入
力し、第２段目以後の演算器のキャリー入力端子には前
段の演算器のデータ入力端子に入力する２ビットのビッ
トデータのうちの上位ビットを入力し、 前記各演算器の各データ出力端子から夫々出力する前記
第１〜第３符号化信号の上位バイトデータと前記ワード
制御信号とを夫々論理積演算して前記第１〜第３ワード
符号化信号の上位バイトデータを夫々出力する複数のＮ
ＡＮＤゲートと、から構成されたことを特徴とする請求
項２に記載の乗算器。 - 【請求項４】前記各演算器は、前記キャリー入力端子に
入力するデータが０であるときには、前記データ入力端
子に入力する、十進数で０、１、２、３の値となる２ビ
ットのビットデータを、十進数で０、１、−２、−１の
値として出力し、 前記キャリー入力端子に入力するデータが１であるとき
には、前記データ入力端子に入力する、十進数で０、
１、２、３の値となる２ビットのビットデータを、十進
数で０、１、−１、０の値として出力することを特徴と
する請求項３に記載の乗算器。 - 【請求項５】前記第１ゲート部及び第２ゲート部はＮＡ
ＮＤゲートから成ることを特徴とする請求項１〜請求項
４のいずれか１つに記載の乗算器。 - 【請求項６】前記部分乗算数生成部は、下記の論理式
（Ａ）〜（Ｎ）で表される各演算を行うサブモジュール
を夫々備えることを特徴とする請求項１〜請求項５のい
ずれか１つに記載の乗算器。 【数１】 尚、ＤＸ、ＤＹ、ＤＺは、第１、第２、第３符号化信号
を示し、ＷＤＸ、ＷＤＹ、ＷＤＺは、第１、第２、第３
ワード符号化信号を示し、Ｗ及び／Ｗは、ワード制御信
号及びその反転信号を示し、Ｙｉ（ｉは整数）は前記他
方のワードデータの桁数を示す。 - 【請求項７】前記演算部は、ワリスツリー加算器である
ことを特徴とする請求項１〜請求項６のいずれか１つに
記載の乗算器。 - 【請求項８】前記２つのワードデータは夫々１６ビット
であり、前記ワードデータの上位バイトデータ及び下位
バイトデータは夫々８ビットであることを特徴とする請
求項１〜請求項７のいずれか１つに記載の乗算器。 - 【請求項９】２つのワードデータのワード乗算及びバイ
ト乗算を行う乗算方法であって、 第１ワードデータ（Ｘ［１５：０］）及び第２ワードデ
ータ（Ｙ［１５：０］）の何れか一方のワードデータ
（Ｘ（Ｙ）［１５：０］）を上位バイトデータ（Ｘ
（Ｙ）［１５：８］）と下位バイトデータ（Ｘ（Ｙ）
［７：０］）とに分割する段階と、 前記一方のワードデータの下位バイトデータ（Ｘ（Ｙ）
［７：０］）及び上位バイトデータ（Ｘ（Ｙ）［１５：
８］）を用いて、ワード制御信号がハイレベルであると
きには、第１、第２及び第３符号化信号の上位バイトデ
ータ及び下位バイトデータ（ＤＸ［７：４］、ＤＹ
［７：４］、ＤＺ［７：４］）、（ＤＸ［３：０］、Ｄ
Ｙ［３：０］、ＤＺ［３：０］）と、第１、第２及び第
３ワード符号化信号の上位バイトデータ及び下位バイト
データ（ＷＤＸ［７：４］、ＷＤＹ［７：４］、ＷＤＺ
［７：４］）、（ＷＤＸ［３：０］、ＷＤＹ［３：
０］、ＷＤＺ［３：０］）とを生成し、前記ワード制御
信号がローレベルであるときには、第１、第２及び第３
符号化信号の下位バイトデータ（ＤＸ［３：０］、ＤＹ
［３：０］、ＤＺ［３：０］）と、第１、第２及び第３
ワード符号化信号の下位バイトデータ（ＷＤＸ［３：
０］、ＷＤＹ［３：０］、ＷＤＺ［３：０］）とを生成
する段階と、 前記ワード制御信号がハイレベルであるときには、前記
第１、第２及び第３符号化信号の上位バイトデータ（Ｄ
Ｘ［７：４］、ＤＹ［７：４］、ＤＺ［７：４］）と前
記第１、第２、第３ワード符号化信号の上位バイトデー
タ（ＷＤＸ［７：４］、ＷＤＹ［７：４］、ＷＤＺ
［７：４］）とを加算し、前記第１、第２及び第３符号
化信号の下位バイトデータ（ＤＸ［３：０］、ＤＹ
［３：０］、ＤＺ［３：０］）と前記第１、第２、第３
ワード符号化信号の下位バイトデータ（ＷＤＸ［３：
０］、ＷＤＹ［３：０］、ＷＤＺ［３：０］）とを加算
して、ワードデータ部分乗算数及びキャリーワード部分
乗算数を生成し、前記ワード制御信号がローレベルであ
るときには、前記第１、第２及び第３符号化信号の下位
バイトデータ（ＤＸ［３：０］、ＤＹ［３：０］、ＤＺ
［３：０］）と前記第１、第２及び第３ワード符号化信
号の下位バイトデータ（ＷＤＸ［３：０］、ＷＤＹ
［３：０］、ＷＤＺ［３：０］）とを加算して、バイト
データ部分乗算数及びキャリーバイト部分乗算数を生成
する段階と、 前記ワード制御信号がハイレベルであるときには、前記
ワードデータ部分乗算数を上位ワードデータ部分乗算数
と下位ワードデータ部分乗算数に分割し、キャリーワー
ド部分乗算数を上位キャリーワード部分乗算数と下位キ
ャリーワード部分乗算数に分割する段階と、 前記ワード制御信号がハイレベルであるときには、前記
下位ワードデータ部分乗算数と下位キャリーワード部分
乗算数とを加算し、前記上位ワードデータ部分乗算数と
上位キャリーワード部分乗算数とを加算して、該加算結
果をそれぞれ出力し、前記ワード制御信号がローレベル
であるときには、前記バイト部分乗算数とキャリーバイ
ト部分乗算数とを加算して、該加算結果を出力する段階
と、を順次行うことを特徴とする乗算方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980046832A KR100324313B1 (ko) | 1998-11-02 | 1998-11-02 | n비트와n/2비트를연산하는곱셈기 |
| KR46832/1998 | 1998-11-02 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000148447A true JP2000148447A (ja) | 2000-05-30 |
Family
ID=19556927
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| JP (1) | JP2000148447A (ja) |
| KR (1) | KR100324313B1 (ja) |
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| US7313585B2 (en) * | 2003-08-30 | 2007-12-25 | Hewlett-Packard Development Company, L.P. | Multiplier circuit |
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| US9600235B2 (en) * | 2013-09-13 | 2017-03-21 | Nvidia Corporation | Technique for performing arbitrary width integer arithmetic operations using fixed width elements |
| KR102338863B1 (ko) * | 2015-09-09 | 2021-12-13 | 삼성전자주식회사 | 연산을 제어하기 위한 장치 및 방법 |
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|---|---|---|---|---|
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| US5446651A (en) * | 1993-11-30 | 1995-08-29 | Texas Instruments Incorporated | Split multiply operation |
| US5586070A (en) | 1994-08-03 | 1996-12-17 | Chromatic Research, Inc. | Structure and method for embedding two small multipliers in a larger multiplier |
| US5751622A (en) * | 1995-10-10 | 1998-05-12 | Chromatic Research, Inc. | Structure and method for signed multiplication using large multiplier having two embedded signed multipliers |
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-
1998
- 1998-11-02 KR KR1019980046832A patent/KR100324313B1/ko not_active IP Right Cessation
-
1999
- 1999-03-30 US US09/280,449 patent/US6460064B1/en not_active Expired - Fee Related
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