KR100935858B1 - 재구성 가능한 산술연산기 및 이를 구비한 고효율 프로세서 - Google Patents

재구성 가능한 산술연산기 및 이를 구비한 고효율 프로세서 Download PDF

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Abstract

본 발명은 재구성 가능한 산술연산기 및 이를 구비한 고효율 프로세서에 관한 것으로서, 특히 가산기를 공유함으로써 명령어(Instruction)에 따라 덧셈 연산 또는 곱셈 연산을 수행할 수 있는 재구성 가능한 산술연산기 및 이를 구비한 고효율 프로세서에 관한 것이다. 본 발명에 따른 재구성 가능한 산술연산기는 승수를 인코딩하는 부스 인코더; 상기 인코딩된 승수 및 피승수에 기반하여 복수의 부분곱을 생성하는 부분곱 생성기; 상기 복수의 부분곱을 제 1 부분합 및 제 2 부분합으로 압축하는 웰러스 트리 회로; 선택신호에 따라 상기 제 1 부분합 및 제 1 덧셈 입력 중 하나를 선택하여 출력하는 제 1 먹스; 상기 선택신호에 따라 상기 제 2 부분합 및 제 2 덧셈 입력 중 하나를 선택하여 출력하는 제 2 먹스; 및 상기 제 1 먹스의 출력 및 상기 제 2 먹스의 출력을 이용하여 덧셈 연산을 수행하고 연산 결과를 출력하는 캐리 전파 가산기로 구성된다. 본 발명은 명령어에 따라 가산기 또는 곱셈기로 동작할 수 있는 산술연산기를 제공함으로써, 프로세서의 하드웨어 활용도를 높일 수 있다.
데이터패스, 산술연산기, 프로세서

Description

재구성 가능한 산술연산기 및 이를 구비한 고효율 프로세서{Reconfigurable Arithmetic Operator and High Efficiency Processor having the Same}
본 발명은 재구성 가능한 산술연산기 및 이를 구비한 고효율 프로세서에 관한 것으로서, 특히 가산기를 공유함으로써 명령어(Instruction)에 따라 덧셈 연산 또는 곱셈 연산을 수행할 수 있는 재구성 가능한 산술연산기 및 이를 구비한 고효율 프로세서에 관한 것이다.
본 발명은 정보통신부 및 정보통신연구진흥원의 IT원천기술개발사업의 일환으로 수행한 연구로부터 도출된 것이다[과제관리번호: 2006-S-006-02, 과제명: 유비쿼터스 단말용 부품 모듈].
데이터패스(Datapath)는 연산 및 신호 처리에서 매우 중요한 블록으로, 프로세서(MPU/MCU/DSP)의 성능을 결정한다. 데이터패스는 명령어(Instruction)를 패치(Fetch), 디코딩(Decoding), 실행(Execution)하여 데이터를 가공 처리하고 가공된 데이터를 읽고 쓰는 일련의 작업을 수행한다.
한편, 프로세서의 에너지 효율은 일반적으로 퍼포먼스(Performance)/총전력(Total Power), 즉 프로세서의 정보처리/가공 능력을 소비 전력으로 나눈 값으로 계산된다. 이 때, 에너지 효율의 단위는 주로 MIPS/mW를 사용하며, MIPS(Million Instruction Per Second)는 성능을 표시하는 일반적인 단위로 초당 몇 백만개의 명령어를 처리할 수 있는지를 의미한다. 상기와 같은 에너지 효율의 정의에 따라, 프로세서의 성능이 증가하고 소비 전력이 감소할수록 프로세서의 에너지 효율은 증가한다.
도 1a 내지 1c는 종래의 프로세서에 포함된 데이터패스(Datapath)의 구성을 나타내는 블록도이다.
도 1a을 참조하면, 종래의 데이터패스는 산술 연산 및 논리 연산을 수행하기 위한 펑션 유닛(Function unit)으로써 가산기(Adder)(111), 곱셈기(Multiplier)(112) 및 쉬프터(Shifter)(113)를 포함하고, 각각의 가산기(111), 곱셈기(112) 및 쉬프터(113)는 전원(Power supply)(114)으로부터 동일한 구동전압(VDD)을 공급받는다. 이러한 구조의 데이터패스를 포함하는 프로세서는 3개의 펑션 유닛이 병렬로 동작하는 바 명령 처리 능력에서 우수한 성능을 가지지만, 3개의 펑션 유닛에 동작 전압이 계속 공급되므로 소비전력이 증가하여 에너지 효율이 떨어지는 단점이 있다. 또한, 덧셈 연산과 곱셈 연산을 수행하는 펑션 유닛이 별도로 존재하여 전체적인 하드웨어 활용도가 떨어지는 문제점이 있다.
또한, 하나의 펑션 유닛이 연산을 수행하는 동안 나머지 펑션 유닛들은 동작 을 하지 않으므로 전체적인 하드웨어 활용도가 떨어진다.
도 1b를 참조하면, 소비전력을 줄이고 하드웨어 활용도를 높이기 위하여 곰셉기를 제외하고 가산기(121)로 곱셈 연산을 수행하는 데이터패스가 제안되었다. 이 때, 가산기(121) 및 쉬프터(122)에는 도 1a와 마찬가지로 전원(123)으로부터 동일한 구동전압(VDD)이 인가된다. 그러나, 이러한 구조의 데이터패스는 곱셈 명령어를 수행하기 위하여 여러 단계의 덧셈을 수행하기 때문에 성능이 저하되는 단점이 있다.
도 1c를 참조하면, 곱셈기를 포함하면서 소비전력을 줄이기 위해 각각의 펑션 유닛에 다른 구동 전압을 인가하는 방법이 제안되었다. 이에 따라, 전원(134)은 각각의 가산기(131), 곱셈기(132) 및 쉬프터(133)에 다른 구동전압(VDD1,VDD2,VDD3)을 인가하고, 각각의 가산기(131), 곱셈기(132) 및 쉬프터(133) 간에는 전원전압 레벨을 조정하는 레벨 변환기(Level converter)(135)가 추가된다. 그러나, 이러한 구조의 데이터패스를 포함하는 프로세서 역시 낮은 구동 전압 및 레벨 조정을 인한 성능 저하가 발생하여 경우에 따라 도 1a의 프로세서보다 낮은 에너지 효율을 가질 수 있다.
본 발명에서 해결하고자 하는 과제는, 높은 하드웨어 활용도 및 높은 에너지 효율을 갖는 프로세서를 제공하는 것이다.
상술한 과제를 해결하기 위한 본 발명의 일 측면은 승수를 인코딩하는 부스 인코더; 상기 인코딩된 승수 및 피승수에 기반하여 복수의 부분곱을 생성하는 부분곱 생성기; 상기 복수의 부분곱을 제 1 부분합 및 제 2 부분합으로 압축하는 웰러스 트리 회로; 선택신호에 따라 상기 제 1 부분합 및 제 1 덧셈 입력 중 하나를 선택하여 출력하는 제 1 먹스; 상기 선택신호에 따라 상기 제 2 부분합 및 제 2 덧셈 입력 중 하나를 선택하여 출력하는 제 2 먹스; 및 상기 제 1 먹스의 출력 및 상기 제 2 먹스의 출력을 이용하여 덧셈 연산을 수행하고 연산 결과를 출력하는 캐리 전파 가산기를 포함하는 재구성 가능한 산술연산기를 제공한다.
본 발명의 다른 측면은 명령어를 디코딩하여 제 1 제어신호 및 제 2 제어신호를 생성하는 명령어 디코더; 상기 제 1 제어신호에 따라 산술연산을 수행하는 산술연산기; 상기 제 1 제어신호에 따라 상기 산술연산기에 공급되는 전압의 레벨을 결정하는 제 1 동적 전압 스케일링 전원; 상기 제 2 제어신호에 따라 쉬프트 연산을 수행하는 쉬프터; 및 상기 제 2 제어신호에 따라 상기 쉬프터에 공급되는 전압의 레벨을 결정하는 제 2 동적 전압 스케일링 전원을 포함하는 프로세서를 제공한 다.
본 발명은 명령어에 따라 가산기 또는 곱셈기로 동작할 수 있는 산술연산기를 제공함으로써, 프로세서의 하드웨어 활용도를 높일 수 있다.
또한, 본 발명은 명령어에 따라 연산을 수행하는 펑션 유닛에만 구동전압을 인가하고 동작하지 않는 펑션 유닛에는 슬립전압을 인가함으로써, 소비전력을 감소시키고 이에 따라 높은 에너지 효율을 갖는 프로세서를 제공할 수 있다.
도 2는 본 발명의 일 실시예에 따른 재구성 가능한 산술연산기의 구성을 나타내는 블록도이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 재구성 가능한 산술연산기는 부스 인코더(Booth Encoder)(210), 부분곱 생성기(Partial Product Generator)(220), 웰러스 트리 회로(Wallace Tree Circuit)(230), 제 1 레지스터(241), 제 2 레지스터(242), 제 1 먹스(251), 제 2 먹스(252) 및 캐리 전파 가산기(Carry Propagation Adder: CPA)(260)을 포함한다.
곰셉 연산을 수행하는 경우, 부스 인코더(210)는 우선 k/2 비트의 승수(Multiplier)(X)를 입력받아 이를 부스 알고리즘에 따라 인코딩하고 인코딩된 승수를 부분곱 생성기(220)에 전달한다. 부분곱 생성기(220)는 인코딩된 승수와 k/2 비트의 피승수(Multilplicand)(Y)를 이용하여 복수의 부분곱(Partial product)을 생성한다. 웰러스 트리 회로(230)는 복수의 부분곱을 제 1 부분합 및 제 2 부분합으로 압축하여 제 1 먹스(251) 및 제 2 먹스(252)에 전달한다. 제 1 먹스(251) 및 제 2 먹스(252)는 선택 신호(SEL)에 따라 각각 상기 제 1 부분합 및 제 2 부분합을 출력하고, 캐리 전파 가산기(260)는 제 1 부분합 및 제 2 부분합을 합하여 곱셈 연산의 결과값을 출력한다.
덧셈 연산의 경우, 제 1 먹스(251) 및 제 2 먹스(252)에 의해 선택된 2 개의 k비트 덧셈 입력(IN1,IN2)가 캐리 전파 가산기(260)에 입력되고, 캐리 전파 가산기(260)는 상기 2개의 입력을 합하여 덧셈 연산의 결과값을 출력한다.
따라서, 제 1 먹스(251) 및 제 2 먹스(252)는 곱셈 연산의 경우 웰러스 트리 회로(230)가 출력하는 제 1 부분합 및 제 2 부분합을 출력하고, 덧셈 연산의 경우에는 덧셈 입력(IN1,IN2)을 출력한다. 일 실시예에서, 덧셈과 곱셈을 동시에 수행하는 경우 첫번째 클럭에서 웰러스 트리 회로(230)의 출력은 제 1 레지스터(241) 및 제 2 레지스터(242)에 저장되고 제 1 먹스(251) 및 제 2 먹스(252)는 덧셈 입력(IN1,IN2)을 출력함으로써 덧셈 연산이 먼저 수행한다. 두 번째 클럭에서 제 1 레지스터(241) 및 제 2 레지스터(242)에 저장된 제 1 부분합 및 제 2 부분합이 제 1 먹스(251) 및 제 2 먹스(252)를 통해 캐리 전파 가산기(260)에 입력되고, 캐리 전파 가산기(260)는 이를 합하여 곱셈 연산을 수행한다. 따라서, 2번의 클럭동안 덧셈 연산 및 곱셈 연산을 연속적으로 수행할 수 있다.
상술한 바와 같이, 본 발명의 산술연산기는 종래의 부스 곱셈기의 구성에서 레지스터 및 먹스를 추가하고 캐리 전파 가산기를 공유함으로써, 명령어에 따라 덧셈기 및 곱셈기의 기능을 각각 또는 동시에 수행하도록 재구성될 수 있다. 따라서, 본 발명의 산술연산기를 포함하는 프로세서는 하드웨어 활용도를 향상시킬 수 있다.
도 3은 본 발명의 일 실시예에 따른 고효율 프로세서의 구성을 나타내는 블록도이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 고효율 프로세서는 k 비트의 명령어 레지스터(Instruction Register)(310), 명령어 디코더(Instruction Decoder)(320), 로드/저장 유닛(Load/Store Unit)(330), 레지스터 파일(Register Files)(340), 산술연산기(350), 제 1 동적 전압 스케일링 전원(Dynamic Voltage Scaling Power Supply:DVSPS)(351), 쉬프터(360) 및 제 2 동적 전압 스케일링 전원(361)을 포함하고, 클럭신호(CLK) 및 리셋 신호(RB)에 따라 동작한다. 일 실시예에서, 산술연산기(350)는 도 2의 산술연산기와 같은 구성을 가지며 명령어에 따라 덧셈 연산 또는 곱셈 연산을 수행하도록 재구성될 수 있다.
명령어 레지스터(310)는 k 비트의 명령어를 수신하여 저장하고, 명령어 디코더(320)은 명령어 레지스터(310)로부터 명령어를 전달받아 명령어를 수행하기 위한 여러 가지 제어신호를 발생시킨다.
레지스터 파일(340)은 복수의 레지스터로 구성되며, 제어신호에 따라 명령어 수행 시에 필요한 데이터를 제공하거나 명령어 수행 결과 데이터를 저장하기 위해 필요한 레지스터를 선택 및 제어한다. 이 때, 레지스터 파일(340)은 로드/저장 유 닛(330)을 통하여 필요한 데이터를 외부 메모리로부터 읽어들이거나(DIN), 결과 데이터를 외부 메모리에 저장할 수 있다(DOUT).
명령어 디코더(320)로부터 발생한 제어신호(AOEN,SHEN)에 따라 산술연산기(350) 및 쉬프터(360)는 레지스터 파일(340)로부터 제공된 데이터를 이용하여 연산을 수행하고, 수행결과는 제어신호(AOOP,SHOP) 및 클럭신호(CLK)에 따라 레지스터 파일(340)에 전송된다. 이 때, 산술연산기(350) 및 쉬프터(360)에 인가되는 전압은 각각 제 1 동적 전압 스케일링 전원(351) 및 제 2 동적 전압 스케일링 전원(361)에 의해 제어된다. 여기서, 동적 전압 스케일링 전원이란 제어 신호에 따라 출력 전압을 구동전압(VDD)에서 구동전압(VDD)보다 낮은 슬립전압(VDDL)으로 변환하거나 그 반대로 변환할 수 있는 전원장치이다.
제 1 동적 전압 스케일링 전원(351) 및 제 2 동적 전압 스케일링 전원(361)은 각각 명령어 디코더(320)에서 발생한 AOEN 및 SHEN 신호에 따라 동작한다. 예를 들어, 제 1 동적 전압 스케일링 전원(351)는 AOEN 신호가 "HIGH"이면 구동전압(VDD)을 출력하고 AOEN 신호가 "LOW"이면 슬립전압(VDDL)을 출력한다. 마찬가지로, 제 2 동적 전압 스케일링 전원(361)은 SHEN 신호가 "HIGH"이면 구동전압(VDD)을 출력하고 SHEN 신호가 "LOW"이면 슬립전압(VDDL)을 출력한다.
이러한 구동 원리에 따라, 명령어 디코더(320)가 명령어에 따라 덧셈 연산 또는 곱셈 연산을 수행하기 위하여 AOEN 및 AOOP 신호를 "HIGH"로 인가하는 경우 산술연산기(350)에 구동전압(VDD)이 인가되어 덧셈 연산 또는 곱셈 연산을 수행할 수 있다. 이 때, 동작하지 않는 쉬프터(360)에는 슬립전압(VDDL)이 인가되어 소비전력을 절약할 수 있다. 마찬가지로, 쉬프트 연산을 수행하기 위해 SHEN 및 SHOP 신호가 "HIGH"로 인가된 경우 쉬프터(360)에만 구동전압(VDD)이 인가된다. 즉, 명령어 수행에 필요한 펑션 유닛에만 구동전압(VDD)을 인가하고 연산을 수행하지 않는 펑션 유닛에는 슬립전압(VDDL)을 인가함으로써 성능을 저하시키지 않으면서도 소비전력을 절약할 수 있다. 따라서, 본 발명의 고효율 프로세서는 단일 구동전압을 사용하는 프로세서와 동일한 성능을 가지면서도 소비전력을 절감할 수 있어 높은 에너지 효율을 가질 수 있고, 또한 재구성 가능한 산술연산기를 사용함으로써 하드웨어 활용도를 높일 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것은 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1a 내지 1c는 종래의 프로세서에 포함된 데이터패스의 구성을 나타내는 블록도이다.
도 2은 본 발명의 일 실시예에 따른 재구성 가능한 산술연산기의 구성을 나타내는 블록도이다.
도 3은 본 발명의 일 실시예에 따른 고효율 프로세서의 구성을 나타내는 블록도이다.

Claims (9)

  1. 승수를 인코딩하는 부스 인코더;
    상기 인코딩된 승수 및 피승수에 기반하여 복수의 부분곱을 생성하는 부분곱 생성기;
    상기 복수의 부분곱을 제 1 부분합 및 제 2 부분합으로 압축하는 웰러스 트리 회로;
    선택신호에 따라 상기 제 1 부분합 및 제 1 덧셈 입력 중 하나를 선택하여 출력하는 제 1 먹스;
    상기 선택신호에 따라 상기 제 2 부분합 및 제 2 덧셈 입력 중 하나를 선택하여 출력하는 제 2 먹스; 및
    상기 제 1 먹스의 출력 및 상기 제 2 먹스의 출력을 이용하여 덧셈 연산을 수행하고 연산 결과를 출력하는 캐리 전파 가산기
    를 포함하는 재구성 가능한 산술연산기.
  2. 제 1항에 있어서,
    상기 웰러스 트리 회로에 의해 압축된 상기 제 1 부분합을 저장하는 제 1 레지스터; 및
    상기 웰러스 트리 회로에 의해 압축된 상기 제 2 부분합을 저장하는 제 2 레지스터
    를 더 포함하는 재구성 가능한 산술연산기.
  3. 제 2항에 있어서,
    상기 제 1 먹스는 상기 선택신호에 따라 상기 제 1 레지스터에 저장된 상기 제 1 부분합을 출력하고,
    상기 제 2 먹스는 상기 선택신호에 따라 상기 제 2 레지스터에 저장된 상기 제 2 부분합을 출력하는 재구성 가능한 산술연산기.
  4. 명령어를 디코딩하여 제 1 제어신호 및 제 2 제어신호를 생성하는 명령어 디코더;
    상기 제 1 제어신호에 따라 산술연산을 수행하는 산술연산기;
    상기 제 1 제어신호에 따라 상기 산술연산기에 공급되는 전압의 레벨을 결정하는 제 1 동적 전압 스케일링 전원;
    상기 제 2 제어신호에 따라 쉬프트 연산을 수행하는 쉬프터; 및
    상기 제 2 제어신호에 따라 상기 쉬프터에 공급되는 전압의 레벨을 결정하는 제 2 동적 전압 스케일링 전원을 포함하고,
    상기 산술연산기는 제 1항 내지 제 3항 중 어느 한 항에 기재된 재구성 가능 한 산술연산기인 프로세서.
  5. 제 4항에 있어서,
    상기 산술연산기에 공급되는 전압의 레벨 및 상기 쉬프터에 공급되는 전압의 레벨은 구동전압 및 상기 구동전압보다 낮은 슬립전압을 포함하는 프로세서.
  6. 제 5항에 있어서,
    상기 1 제어신호에 상기 산술연산기를 구동하기 위한 제어신호가 인가되는 경우 상기 제 1 동적 전압 스케일링 전원은 상기 구동전압을 상기 산술연산기에 공급되는 전압의 레벨로 결정하는 프로세서.
  7. 제 5항에 있어서,
    상기 1 제어신호에 상기 산술연산기를 구동하기 위한 제어신호가 인가되지 않는 경우 상기 제 1 동적 전압 스케일링 전원은 상기 슬립전압을 상기 산술연산기에 공급되는 전압의 레벨로 결정하는 프로세서.
  8. 제 5항에 있어서,
    상기 2 제어신호에 상기 쉬프터를 구동하기 위한 제어신호가 인가되는 경우 상기 제 2 동적 전압 스케일링 전원은 상기 구동전압을 상기 쉬프터에 공급되는 전압의 레벨로 결정하는 프로세서.
  9. 제 5항에 있어서,
    상기 2 제어신호에 상기 쉬프터를 구동하기 위한 제어신호가 인가되지 않는 경우 상기 제 2 동적 전압 스케일링 전원은 상기 슬립전압을 상기 쉬프터에 공급되는 전압의 레벨로 결정하는 프로세서.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107977191A (zh) * 2016-10-21 2018-05-01 中国科学院微电子研究所 一种低功耗并行乘法器
KR101861550B1 (ko) * 2012-02-29 2018-05-29 삼성전자주식회사 다항식 연산을 위한 부분적 발생 장치 및 방법

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7491794B2 (en) * 2003-10-14 2009-02-17 Intermune, Inc. Macrocyclic compounds as inhibitors of viral replication
JP5115307B2 (ja) * 2008-04-25 2013-01-09 富士通セミコンダクター株式会社 半導体集積回路
KR101602889B1 (ko) * 2014-04-29 2016-03-14 연세대학교 산학협력단 부스 알고리즘 인코더 및 곱셈기
CN111025133B (zh) * 2019-10-24 2022-02-22 北京时代民芯科技有限公司 一种二阶Booth编码Wallace树乘法器电路的测试方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100324313B1 (ko) 1998-11-02 2002-06-22 김영환 n비트와n/2비트를연산하는곱셈기
KR20060011387A (ko) * 2004-07-30 2006-02-03 매그나칩 반도체 유한회사 부스 곱셈기

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3623840B2 (ja) 1996-01-31 2005-02-23 株式会社ルネサステクノロジ データ処理装置及びマイクロプロセッサ
US5974435A (en) * 1997-08-28 1999-10-26 Malleable Technologies, Inc. Reconfigurable arithmetic datapath
JP3529622B2 (ja) * 1998-05-08 2004-05-24 株式会社東芝 演算回路
US6625740B1 (en) 2000-01-13 2003-09-23 Cirrus Logic, Inc. Dynamically activating and deactivating selected circuit blocks of a data processing integrated circuit during execution of instructions according to power code bits appended to selected instructions
JP3540807B2 (ja) * 2002-08-27 2004-07-07 沖電気工業株式会社 加算器，乗算器，及び集積回路
US8019805B1 (en) * 2003-12-09 2011-09-13 Globalfoundries Inc. Apparatus and method for multiple pass extended precision floating point multiplication
US20060004903A1 (en) * 2004-06-30 2006-01-05 Itay Admon CSA tree constellation
US7743084B2 (en) * 2004-09-23 2010-06-22 Wisconsin Alumni Research Foundation Processing unit having multioperand decimal addition
KR100821918B1 (ko) 2005-05-27 2008-04-16 전자부품연구원 데이터 경로의 재구성이 가능한 디지털 신호 처리기
DE102007014808A1 (de) * 2007-03-28 2008-10-02 Texas Instruments Deutschland Gmbh Multiplizier- und Multiplizier- und Addiereinheit

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100324313B1 (ko) 1998-11-02 2002-06-22 김영환 n비트와n/2비트를연산하는곱셈기
KR20060011387A (ko) * 2004-07-30 2006-02-03 매그나칩 반도체 유한회사 부스 곱셈기

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101861550B1 (ko) * 2012-02-29 2018-05-29 삼성전자주식회사 다항식 연산을 위한 부분적 발생 장치 및 방법
CN107977191A (zh) * 2016-10-21 2018-05-01 中国科学院微电子研究所 一种低功耗并行乘法器
CN107977191B (zh) * 2016-10-21 2021-07-27 中国科学院微电子研究所 一种低功耗并行乘法器

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