JPS62219027A - 桁上げ先見回路 - Google Patents
桁上げ先見回路Info
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- JPS62219027A JPS62219027A JP6067386A JP6067386A JPS62219027A JP S62219027 A JPS62219027 A JP S62219027A JP 6067386 A JP6067386 A JP 6067386A JP 6067386 A JP6067386 A JP 6067386A JP S62219027 A JPS62219027 A JP S62219027A
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- 238000000034 method Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 9
- 238000010187 selection method Methods 0.000 description 5
- 238000013461 design Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
- 238000012827 research and development Methods 0.000 description 2
- 101150020019 CLA4 gene Proteins 0.000 description 1
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
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- G06F7/50—Adding; Subtracting
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- H03—ELECTRONIC CIRCUITRY
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
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- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、２進数２数の加算の際に必要な高速の桁上
げ計算をゲート数を大幅に減少させて実現することを可
能にする桁上げ先見回路に関するものである。
げ計算をゲート数を大幅に減少させて実現することを可
能にする桁上げ先見回路に関するものである。
デジタル信号処理の応用が急速に進む中で、ＩＣ化にお
ける基本デバイスとなる乗算器、加算器。
ける基本デバイスとなる乗算器、加算器。
ラッチ回路等の研究開発も急速な発展を示していす
る。このような研究開発のめざ綽ｌところは、つきつめ
てみれば、演算速度の高速化と低消費電力化（大規模集
積化）であろう。そこでこのような目標に対して、高性
能素子の開発を設計の工夫の２方面から研究が追し進め
られている。
てみれば、演算速度の高速化と低消費電力化（大規模集
積化）であろう。そこでこのような目標に対して、高性
能素子の開発を設計の工夫の２方面から研究が追し進め
られている。
ここで、設計面から、上記基本デバイスのうちの加算回
路（これは、乗算器の中でも必要となる基本デバイスで
ある。）についてみてみると、演算速度を決めるのは１
桁上げ”の計算である。桁上げ計算は、よく知られてい
るように、並列計算に基づく、桁上げ先見回路がある。
路（これは、乗算器の中でも必要となる基本デバイスで
ある。）についてみてみると、演算速度を決めるのは１
桁上げ”の計算である。桁上げ計算は、よく知られてい
るように、並列計算に基づく、桁上げ先見回路がある。
この回路を考えてみる。
たとえば、４ビット２数Ａ、Ｂと１ビツトの桁上げ論理
Ｃｏの加算を考える。Ａ、Ｂは１０進数表示で、 とする。一般的には、各ビットについて次の２数をまず
計算する。
Ｃｏの加算を考える。Ａ、Ｂは１０進数表示で、 とする。一般的には、各ビットについて次の２数をまず
計算する。
ここでｓ Ｐｉ、Ｇｉは各々第ｉビット目の伝播子（プ
ロパゲータ）、生成子（ジェネレータ）と呼ばれている
。尚、この２つの因子間には次の関係がある。
ロパゲータ）、生成子（ジェネレータ）と呼ばれている
。尚、この２つの因子間には次の関係がある。
また
Ａｉ■Ｂｉ＝Ｐｉ＠Ｇｉ ・開開・・・（３）で
ある。
ある。
一般にｉビット目の加算演算結果の和Ｓｉ２桁上げＣ１
＋１は１ （ｉ＝０．、！１，２．３） である。入力Ａ、Ｂが並列に同時に全ビット参照できる
なら１式（４）中のＧｉ＋Ｇｉ−ｔ＋Ｐｉ＋Ｐｔ−”は
、同時に（１）式により用意できる。ところがＣｔは、
前ビットの演算結果だから、（４）式に基づいて考える
と、前ビットの計算が終るまではｓ Ｃｉ＋１の計算％
Ｓｉの計算に着手できない。
＋１は１ （ｉ＝０．、！１，２．３） である。入力Ａ、Ｂが並列に同時に全ビット参照できる
なら１式（４）中のＧｉ＋Ｇｉ−ｔ＋Ｐｉ＋Ｐｔ−”は
、同時に（１）式により用意できる。ところがＣｔは、
前ビットの演算結果だから、（４）式に基づいて考える
と、前ビットの計算が終るまではｓ Ｃｉ＋１の計算％
Ｓｉの計算に着手できない。
そこで、（４）式の斯化式からｉ＝０，１，２．３の各
場合を算出しｓ Ｃ１、ｃｚ ｓＣ３を消去してしまう
と、となる。上式の各右辺は、すべて、Ａ ｖ Ｂ 、
ｃｏ のビット、あるいはそれからただちに計算でき
る伝播子、生成子のみを含んでいる。つまり、５つの式
はすべて、同時に並列計算をはじめることができる。こ
の式を論理回路によって実現したのが、第２図の４ビッ
ト桁上げ先見回路（以後”ＣＬＡ’ ）である。
場合を算出しｓ Ｃ１、ｃｚ ｓＣ３を消去してしまう
と、となる。上式の各右辺は、すべて、Ａ ｖ Ｂ 、
ｃｏ のビット、あるいはそれからただちに計算でき
る伝播子、生成子のみを含んでいる。つまり、５つの式
はすべて、同時に並列計算をはじめることができる。こ
の式を論理回路によって実現したのが、第２図の４ビッ
ト桁上げ先見回路（以後”ＣＬＡ’ ）である。
ざらに、４ビット以上の加算を行うには、この４ビット
−を必要数だけ用いて高速化がなされる。たとえば、１
６ビツト２数の加算の場合は、４ビツトＣＬｌＡを４つ
直列に並べる（第３図）。この場合、この加算回路の遅
延時間は、 （ＣＬＡ １段の遅延時間） Ｘ ＣＣＬＡ段数）・・
・（６）となり、大体ビット数に比例する。
−を必要数だけ用いて高速化がなされる。たとえば、１
６ビツト２数の加算の場合は、４ビツトＣＬｌＡを４つ
直列に並べる（第３図）。この場合、この加算回路の遅
延時間は、 （ＣＬＡ １段の遅延時間） Ｘ ＣＣＬＡ段数）・・
・（６）となり、大体ビット数に比例する。
そこでさらに演算速度を高速化するために第４図に示す
桁上げ選択回路が提案されている。この回路の基本設計
思想は次のようである。すなわち前段のＣＬＡからの桁
上げは、′０＃か＠ｌ”かの２つのうちの一つだからＣ
ＬＡを２台用意し、あらかじめ、２通り計算しておいて
後で前段からの桁上げに応じて適当な方を誰ぶというも
のである。図中ＣＬＡ ４０ｔ２Ｘ４） オｊ ヒＣＬ
Ａ（３Ｘ５） カそれぞれ入力キャリーが０，１に対応
するＣＬＡであり、それぞれ５〜８桁および９〜１２桁
の２通りの計算をそれぞれ行う。
桁上げ選択回路が提案されている。この回路の基本設計
思想は次のようである。すなわち前段のＣＬＡからの桁
上げは、′０＃か＠ｌ”かの２つのうちの一つだからＣ
ＬＡを２台用意し、あらかじめ、２通り計算しておいて
後で前段からの桁上げに応じて適当な方を誰ぶというも
のである。図中ＣＬＡ ４０ｔ２Ｘ４） オｊ ヒＣＬ
Ａ（３Ｘ５） カそれぞれ入力キャリーが０，１に対応
するＣＬＡであり、それぞれ５〜８桁および９〜１２桁
の２通りの計算をそれぞれ行う。
ＣＬＡ ４０（１１は最下・位の４ビツト用のＣＬＡで
ある。最下位先ビットの計算では入力桁上げはないので
、桁上げのＣＬＡで計算する。このＣＬＡ（１）で計算
をしてる間に他のＣＬＡ （２）〜（５）でも同時に計
算されており、Ｃ４１ＣＣ４１Ｃ＋Ｃｇ２＊Ｃ’１２Ｃ
ＣＭ ： ＣＬＡの入力キャリーがｉのときのに桁目の
出力キャリ−）は同時に、ＣＬＡ １段遅延で計算され
る。したがって、たとえば、８桁目のキャリーとしては
、Ｃ８をえらぶべきか、Ｃ８をえらぶべきかはＣ４によ
って、マルチプレクサ−（６）で選択される。また、計
算結果ｓＺ４〜Ｚ ７ ハＣＬＡ４０ ｆ２ＪとＣＬＡ
４１ （３） （１）和からｆｆ ／Ｉｚ ｆブレフサ
−（８）によりＣ４に応じて適当な方が選択される。
８桁目以上も同じである。こうすると、 ４ｎビツト
の加算は、 （ＣＬＡ １段遅延）＋（マルチプレクサ−遅延）Ｘｎ
・・・・・・・・・・・・（力 となり、明らかに、マルチプレクサ−の遅延時間の方が
ＣＬＡの遅延時間より大幅に短いから、桁上選択法がず
っと高速になる。
ある。最下位先ビットの計算では入力桁上げはないので
、桁上げのＣＬＡで計算する。このＣＬＡ（１）で計算
をしてる間に他のＣＬＡ （２）〜（５）でも同時に計
算されており、Ｃ４１ＣＣ４１Ｃ＋Ｃｇ２＊Ｃ’１２Ｃ
ＣＭ ： ＣＬＡの入力キャリーがｉのときのに桁目の
出力キャリ−）は同時に、ＣＬＡ １段遅延で計算され
る。したがって、たとえば、８桁目のキャリーとしては
、Ｃ８をえらぶべきか、Ｃ８をえらぶべきかはＣ４によ
って、マルチプレクサ−（６）で選択される。また、計
算結果ｓＺ４〜Ｚ ７ ハＣＬＡ４０ ｆ２ＪとＣＬＡ
４１ （３） （１）和からｆｆ ／Ｉｚ ｆブレフサ
−（８）によりＣ４に応じて適当な方が選択される。
８桁目以上も同じである。こうすると、 ４ｎビツト
の加算は、 （ＣＬＡ １段遅延）＋（マルチプレクサ−遅延）Ｘｎ
・・・・・・・・・・・・（力 となり、明らかに、マルチプレクサ−の遅延時間の方が
ＣＬＡの遅延時間より大幅に短いから、桁上選択法がず
っと高速になる。
尚、ＣＬＡ４０ 、 ＣＬＡ４１は、入力桁上げがわか
っているから、それに応じてＣＬＡ４を簡略化できる。
っているから、それに応じてＣＬＡ４を簡略化できる。
つまり（２）式に注意して、
ような構成となる。
このような構成によると演算速度は高速となるが、第２
，３図を比較するとわかるとおり、回路規模が、−直列
に比べて、約２倍になり、高集積、小型化としては不利
である。
，３図を比較するとわかるとおり、回路規模が、−直列
に比べて、約２倍になり、高集積、小型化としては不利
である。
この発明の目的は、上記加算回路において桁上げ選択法
の高速性を損なわずに、さらに回路規模を削減して小型
、低消費電力の桁上げ先見回路を提供することである。
の高速性を損なわずに、さらに回路規模を削減して小型
、低消費電力の桁上げ先見回路を提供することである。
この発明の１既要は、′Ｏ″、″１”の２とおりの入力
桁上げに対するＣＬＡの計算において共通の論理は、で
きるだけ併用し、ＣＬＡ４０ 、 ＣＬＡ４１を１ブロ
ツク化することによって、同じ機能の重複を避け、省電
力、省面積の集積回路の実現を可能にしたものである。
桁上げに対するＣＬＡの計算において共通の論理は、で
きるだけ併用し、ＣＬＡ４０ 、 ＣＬＡ４１を１ブロ
ツク化することによって、同じ機能の重複を避け、省電
力、省面積の集積回路の実現を可能にしたものである。
以下、図面を参照して、本発明の詳細な説明する。
前述のように各々入力桁上げが′０”とｌ”の場合の４
ピツ） ＣＬＡはそれぞれ第５図、第６図の如くなるが
、同図中で、一点鎖線で囲んだ部分の構成は互いに完全
に一致している。
ピツ） ＣＬＡはそれぞれ第５図、第６図の如くなるが
、同図中で、一点鎖線で囲んだ部分の構成は互いに完全
に一致している。
この一致した部分の機能を考えてみると、１番目の入力
ビツトの和信号（Ａｔ■Ｂｉ ＝Ｐｉ＠Ｇｉ ）と。
ビツトの和信号（Ａｔ■Ｂｉ ＝Ｐｉ＠Ｇｉ ）と。
下位ビット（入力桁上げビットを除く。）からの桁上げ
信号の生成、伝播（Ｇｉ ＋Ｐｉ−Ｇ１−１＋Ｐｉ−Ｐ
ｉ−１ｍＧ１−２＋・・・＋Ｐｉ＠Ｐｉ−１・・・・・
・１１Ｐ２・Ｇｌ）であることがわかる。たとえば（５
）式の３ビツト目の和ｓ３について考えると、Ｐ３・Ｇ
３（和信号）と、Ｇ２＋Ｐ２・Ｇｌ （下位ビットから
の桁上げ信号の生成、伝播）が第５図。
信号の生成、伝播（Ｇｉ ＋Ｐｉ−Ｇ１−１＋Ｐｉ−Ｐ
ｉ−１ｍＧ１−２＋・・・＋Ｐｉ＠Ｐｉ−１・・・・・
・１１Ｐ２・Ｇｌ）であることがわかる。たとえば（５
）式の３ビツト目の和ｓ３について考えると、Ｐ３・Ｇ
３（和信号）と、Ｇ２＋Ｐ２・Ｇｌ （下位ビットから
の桁上げ信号の生成、伝播）が第５図。
第６図の８３．Ｇ３の計算の共通部になっている。した
がって、残った入力桁上げ信号の伝播部（Ｐｉ・Ｐｉ−
１”−拳Ｐｘ（Ｇｏ＋Ｐｏ−Ｃｏ））の計算をＣＯの場
合に応じて計算すればよい。
がって、残った入力桁上げ信号の伝播部（Ｐｉ・Ｐｉ−
１”−拳Ｐｘ（Ｇｏ＋Ｐｏ−Ｃｏ））の計算をＣＯの場
合に応じて計算すればよい。
このように、共通化できる部分を１つの回路でまかなっ
た本発明の一実施例の４ピツ） ＣＬＡを第１図に示す
。同図（ａ）はロジック図、（ｂ）は、その記号である
。第５．６図よりＣＬＡ４０．ＣＬＡ４１のゲート数の
和は６３ゲートであるのに対し、第１図のＣＬＡ４Ｃは
２つのＣＬＡと同じ機能を持ちながら、ゲート数は４１
個と約３５チのゲート数削減を果している。このＣＬＡ
４Ｃを用いて、桁上げ選択法をつかつと、第７図に示す
ような構成になり、ゲート数の削減１回路の小面積化が
果たされる。
た本発明の一実施例の４ピツ） ＣＬＡを第１図に示す
。同図（ａ）はロジック図、（ｂ）は、その記号である
。第５．６図よりＣＬＡ４０．ＣＬＡ４１のゲート数の
和は６３ゲートであるのに対し、第１図のＣＬＡ４Ｃは
２つのＣＬＡと同じ機能を持ちながら、ゲート数は４１
個と約３５チのゲート数削減を果している。このＣＬＡ
４Ｃを用いて、桁上げ選択法をつかつと、第７図に示す
ような構成になり、ゲート数の削減１回路の小面積化が
果たされる。
尚、入力桁上げ信号に対する伝播信号（Ｐｉ・Ｐｉ−、
・・・・・Ｐｔ）までも共通化することも可能である。
・・・・・Ｐｔ）までも共通化することも可能である。
その際は、ＧＯ十ＰＯ’ｃＯの計算のみＣｏに応じて別
々に計算することになる。
々に計算することになる。
さらに、本ＣＬＡは４ビツト入力に限らず、他の入力ビ
ツトのＣＬＡにも、全く同じ考え方で拡張できる。
ツトのＣＬＡにも、全く同じ考え方で拡張できる。
以上のように本発明によると、ゲート数が従来に比べて
大幅に削減され小屋かつ低洒−／Ｒ電力のＣＬＡが得ら
れる。
大幅に削減され小屋かつ低洒−／Ｒ電力のＣＬＡが得ら
れる。
第１図は本発明の実施例の回路構成を示す図、第２図は
、従来の４ビット２人力桁上げ先見回路第３図は、それ
を直列に必要個数接続してつくられるＩ多ビット２人力
高速加算回路の構成を示す図、第４図は、桁上げ選択法
を用いた多ビット２人力高速加算回路を示す図、第５図
は、外部からの桁上げが“Ｏ″である４ビット２人力桁
上げ先見回路を示す図、第６図は、外部からの桁上げが
”１″である４ビット２人力桁上げ先見回路を示す図、
第７図は、本発明を用いた４ビット２人力桁上げ先見回
路を用いた、桁上げ選択法の多ビット２人力高速加算回
路の構成を示す図である。 ＡＯＮＡｎ・・・ｎビット入力の各ビット、Ｂｏ−Ｂｎ
・・・ｎビット入力の各ビット。 Ｃ０−Ｃｎ・・・各ビットの桁上げ信号。 Ｐｏ−ｐｎ・・・各ビットの桁上げ伝捕子、Ｇｏ−Ｇｎ
・・・各ビットの桁上げ生成子。 Ｚｏ−２ｎ・・・加算結果の各ビット信号。 代理人 弁理士 則 近 憲 佑 同 竹 花 喜久男 （α） （ｂ） 第１図 （α） （ｂ） 第 ５ 図 αλン Ｓ≦〜ＳＪ Ｃムン 第６図
、従来の４ビット２人力桁上げ先見回路第３図は、それ
を直列に必要個数接続してつくられるＩ多ビット２人力
高速加算回路の構成を示す図、第４図は、桁上げ選択法
を用いた多ビット２人力高速加算回路を示す図、第５図
は、外部からの桁上げが“Ｏ″である４ビット２人力桁
上げ先見回路を示す図、第６図は、外部からの桁上げが
”１″である４ビット２人力桁上げ先見回路を示す図、
第７図は、本発明を用いた４ビット２人力桁上げ先見回
路を用いた、桁上げ選択法の多ビット２人力高速加算回
路の構成を示す図である。 ＡＯＮＡｎ・・・ｎビット入力の各ビット、Ｂｏ−Ｂｎ
・・・ｎビット入力の各ビット。 Ｃ０−Ｃｎ・・・各ビットの桁上げ信号。 Ｐｏ−ｐｎ・・・各ビットの桁上げ伝捕子、Ｇｏ−Ｇｎ
・・・各ビットの桁上げ生成子。 Ｚｏ−２ｎ・・・加算結果の各ビット信号。 代理人 弁理士 則 近 憲 佑 同 竹 花 喜久男 （α） （ｂ） 第１図 （α） （ｂ） 第 ５ 図 αλン Ｓ≦〜ＳＪ Ｃムン 第６図
Claims (2)
- （１）ｍビット（ｍ：正整数）２数のｉビット目（ｉ≦
ｍ：正整数）の排他的論理和生成、並びに、下位ビット
での桁上げ生成と、その桁上げ信号のｎビット目までの
伝播を共通の論理回路で計算し、外部からの桁上げ信号
“０”、“１”に応じた２つの加算結果を同時に出力す
ることを特徴としたｍビット（ｍ≦ｎ：正整数）２入力
の桁上げ先見回路。 - （２）外部からの桁上げ信号のｎビット目までの伝播の
計算も共通の論理回路で計算することを特徴とした、上
記特許請求の範囲第１項記載の桁上げ先見回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6067386A JPS62219027A (ja) | 1986-03-20 | 1986-03-20 | 桁上げ先見回路 |
| EP87104092A EP0242600A3 (en) | 1986-03-20 | 1987-03-20 | Carry look-ahead calculating method and circuits therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6067386A JPS62219027A (ja) | 1986-03-20 | 1986-03-20 | 桁上げ先見回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62219027A true JPS62219027A (ja) | 1987-09-26 |
Family
ID=13149072
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6067386A Pending JPS62219027A (ja) | 1986-03-20 | 1986-03-20 | 桁上げ先見回路 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0242600A3 (ja) |
| JP (1) | JPS62219027A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0628158A (ja) * | 1992-07-10 | 1994-02-04 | Nec Corp | 桁上げ先見加算方法とその装置 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01244531A (ja) * | 1988-03-25 | 1989-09-28 | Fujitsu Ltd | 論理回路 |
| US5136539A (en) * | 1988-12-16 | 1992-08-04 | Intel Corporation | Adder with intermediate carry circuit |
| KR0166498B1 (ko) * | 1995-03-24 | 1999-01-15 | 김영환 | 전 가산기 |
| US6329838B1 (en) * | 1999-03-09 | 2001-12-11 | Kabushiki Kaisha Toshiba | Logic circuits and carry-lookahead circuits |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5515583A (en) * | 1978-07-21 | 1980-02-02 | Nec Corp | Bit slice type arithmetic circuit |
| JPS6042491B2 (ja) * | 1980-04-25 | 1985-09-24 | 日本電気株式会社 | 演算論理回路 |
-
1986
- 1986-03-20 JP JP6067386A patent/JPS62219027A/ja active Pending
-
1987
- 1987-03-20 EP EP87104092A patent/EP0242600A3/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0628158A (ja) * | 1992-07-10 | 1994-02-04 | Nec Corp | 桁上げ先見加算方法とその装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0242600A2 (en) | 1987-10-28 |
| EP0242600A3 (en) | 1990-06-06 |
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