JPS6042491B2 - 演算論理回路 - Google Patents
演算論理回路Info
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- JPS6042491B2 JPS6042491B2 JP55055070A JP5507080A JPS6042491B2 JP S6042491 B2 JPS6042491 B2 JP S6042491B2 JP 55055070 A JP55055070 A JP 55055070A JP 5507080 A JP5507080 A JP 5507080A JP S6042491 B2 JPS6042491 B2 JP S6042491B2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
- G06F7/506—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages
- G06F7/508—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages using carry look-ahead circuits
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Description
【発明の詳細な説明】
本発明はデータ処理装置の演算部で使用される高速演
算論理回路に関する。
算論理回路に関する。
従来この種の演算論理回路は、ｎビットの２進数デー
タに対して制御信号によつて論理和、論理積および排他
論理和などの論理演算と、加算および減算等の算術演算
が行なわれるように設計され”ており、前後者の演算で
は次のような相違点がある。
タに対して制御信号によつて論理和、論理積および排他
論理和などの論理演算と、加算および減算等の算術演算
が行なわれるように設計され”ており、前後者の演算で
は次のような相違点がある。
論理演算では入力データの対応する各ビットの間で指定
された演算を行ない、その結果が他のビット位置に影響
を及ぼすことはない。これに対して算術演算では、下位
ビットの演算結果が上位・のビツトヘ影響を及ぼす場合
がある。この上位ビツトヘの影響は加算の場合の指上げ
と減算の場合の負の桁上げである。このため高性能を要
求される演算装置においては、下位ビットからの影響を
如何に高速で上位ビットに伝播するかが重要であり、こ
のため先見桁上げ方式、すなわちキヤリイ●ルック●ア
ヘツド（Ｃａｒｒ′ｙ１（ｘ）ｋ−Ａｈｅａｄ）方式が
一般に用いられている。このキヤリイ・ルック・アヘツ
ド方式は加減算時間を短縮するため桁上け信号の通過論
理素子段数を少なくすることにより、前記桁上げ信号の
伝播時間を短縮する方式をいい、より詳細には複数ビッ
トの演算回路をｎビット毎のグループに分け、各グルー
プではｎビットの入力データのみから上位グループへの
桁上げの発生を示す信号と、下位グループからの桁上げ
がある場合に上位グループへ伝播することを示す信号と
を生成し、各グループで生成されたそれらの信号と最下
位ビットの桁上げ入力信号とにより、各グループへの桁
上け入力信号を生成する方式をいう。
された演算を行ない、その結果が他のビット位置に影響
を及ぼすことはない。これに対して算術演算では、下位
ビットの演算結果が上位・のビツトヘ影響を及ぼす場合
がある。この上位ビツトヘの影響は加算の場合の指上げ
と減算の場合の負の桁上げである。このため高性能を要
求される演算装置においては、下位ビットからの影響を
如何に高速で上位ビットに伝播するかが重要であり、こ
のため先見桁上げ方式、すなわちキヤリイ●ルック●ア
ヘツド（Ｃａｒｒ′ｙ１（ｘ）ｋ−Ａｈｅａｄ）方式が
一般に用いられている。このキヤリイ・ルック・アヘツ
ド方式は加減算時間を短縮するため桁上け信号の通過論
理素子段数を少なくすることにより、前記桁上げ信号の
伝播時間を短縮する方式をいい、より詳細には複数ビッ
トの演算回路をｎビット毎のグループに分け、各グルー
プではｎビットの入力データのみから上位グループへの
桁上げの発生を示す信号と、下位グループからの桁上げ
がある場合に上位グループへ伝播することを示す信号と
を生成し、各グループで生成されたそれらの信号と最下
位ビットの桁上げ入力信号とにより、各グループへの桁
上け入力信号を生成する方式をいう。
第１図は、このような目的を達成するように構成された
低電力電流切換形（以下ＬＣＭＬと略す）演算論理回路
を示す図であり（以下負値論理で表示されている）、２
つのデータ入力Ａ＝ＡＧＡ２ＡｌＡＯ，Ｂ＝Ｂ３Ｂ２Ｂ
ｌＢＯに対してモード制御信号Ｓ４Ｓ３Ｓ２Ｓｌおよび
Ｓ。
低電力電流切換形（以下ＬＣＭＬと略す）演算論理回路
を示す図であり（以下負値論理で表示されている）、２
つのデータ入力Ａ＝ＡＧＡ２ＡｌＡＯ，Ｂ＝Ｂ３Ｂ２Ｂ
ｌＢＯに対してモード制御信号Ｓ４Ｓ３Ｓ２Ｓｌおよび
Ｓ。
と桁上げ入力Ｃ，Ｎにより演算結果Ｆ＝Ｆ３Ｆ２ＦｌＦ
Ｏと逐次桁上げ出力Ｃｎ＋４、グループ桁上け発生出力
Ｇおよびグループ桁上げ伝播出力Ｐが生成されている。
（なお０は最下位ビットを表わし１，２，３と順次重み
が増している）。入力部の論理回路１１，１２，１３お
よび１４は第２図に示すような回路構成であり、その出
力Ｘ１およびＹｉ（１＝０，１，２，３）はそれぞれで
表わされる。
Ｏと逐次桁上げ出力Ｃｎ＋４、グループ桁上け発生出力
Ｇおよびグループ桁上げ伝播出力Ｐが生成されている。
（なお０は最下位ビットを表わし１，２，３と順次重み
が増している）。入力部の論理回路１１，１２，１３お
よび１４は第２図に示すような回路構成であり、その出
力Ｘ１およびＹｉ（１＝０，１，２，３）はそれぞれで
表わされる。
但しＺｉ＝Ａｉ＋酊・Ｓ１＋Ｂｉ−ＳＯ第２図の回路で
は、加算のとき（Ｓ３＝ＳＯ＝論理“１−Ｓ２＝Ｓ１＝
論理゜“０゛）１つのビット位置で桁上げが発生した場
合（Ａｉ−Ｂｉ＝１のとき）、下．位桁からの桁上げを
上位桁へ伝播する信号を禁止し、Ｘｉｌ：．Ｙｉが同時
に゜“１゛になるのを禁止している。また１段の論理遅
延信号Ｚｉを生成するため配線論理和を用いているが、
２個の回路への電流が、負荷抵抗１９を通して同時に流
れる場合があ−るため、ショットキ・ダイオード２０に
よつて電圧レベルをクランプし、ＬＣＭＬ回路が飽和し
て論理遅延が増加するのを防いでいる。しかしショット
キ・ダイオード２０のためには特別な製造工程を必要と
するため、歩留りの低下を招くという欠点を有している
。次に第１図における参照番号１５，１６，１７および
１８は、内部桁上げ信号生成回路で、算術演算（Ｓ４＝
論理゜“１゛）のとき下位ビットから上位ビットへの桁
上げを発生し、論理演算（Ｓ４＝論理゜゜０゛）のとき
、その出力が゜“０゛に固定する様な回路である。
は、加算のとき（Ｓ３＝ＳＯ＝論理“１−Ｓ２＝Ｓ１＝
論理゜“０゛）１つのビット位置で桁上げが発生した場
合（Ａｉ−Ｂｉ＝１のとき）、下．位桁からの桁上げを
上位桁へ伝播する信号を禁止し、Ｘｉｌ：．Ｙｉが同時
に゜“１゛になるのを禁止している。また１段の論理遅
延信号Ｚｉを生成するため配線論理和を用いているが、
２個の回路への電流が、負荷抵抗１９を通して同時に流
れる場合があ−るため、ショットキ・ダイオード２０に
よつて電圧レベルをクランプし、ＬＣＭＬ回路が飽和し
て論理遅延が増加するのを防いでいる。しかしショット
キ・ダイオード２０のためには特別な製造工程を必要と
するため、歩留りの低下を招くという欠点を有している
。次に第１図における参照番号１５，１６，１７および
１８は、内部桁上げ信号生成回路で、算術演算（Ｓ４＝
論理゜“１゛）のとき下位ビットから上位ビットへの桁
上げを発生し、論理演算（Ｓ４＝論理゜゜０゛）のとき
、その出力が゜“０゛に固定する様な回路である。
したがつて論理演算の場合には出力Ｙｉの内容がそのま
ま演算結果Ｆｉとして出力・され、算術演算の場合には
出力Ｙｉの内容と桁上げ信号生成回路の出力との排他論
理和がとられて、演算結果Ｆｉを生成する。ここで内部
桁上げ信号生成回路１６，１７および１８では、その出
力結果を１段の論理遅延て得るため、ＬＣＭＬ回路の配
線論理和がとられているが、この場合には、定常的に２
以上の圧ＭＬ回路へ流れる電流が負荷抵抗を通して同時
に流れることがないためショットキ●ダイオードは用い
ていない。しかしＸｉとＹｉの遅延時間に差が生じた場
合には、過渡的には、２以上のＬＣＭＬ回路が同時にオ
ンとなつて信号レベルが低下し、遅延時間の増大を招く
という欠点を有している。逐次桁上げ出力Ｃｎ＋４は、
この演算回路からの桁上げを意味する出力で次段の桁上
げ入力ＣＩＮに接続されるが、従属段数が増加すると遅
延時間の増加は著しい。
ま演算結果Ｆｉとして出力・され、算術演算の場合には
出力Ｙｉの内容と桁上げ信号生成回路の出力との排他論
理和がとられて、演算結果Ｆｉを生成する。ここで内部
桁上げ信号生成回路１６，１７および１８では、その出
力結果を１段の論理遅延て得るため、ＬＣＭＬ回路の配
線論理和がとられているが、この場合には、定常的に２
以上の圧ＭＬ回路へ流れる電流が負荷抵抗を通して同時
に流れることがないためショットキ●ダイオードは用い
ていない。しかしＸｉとＹｉの遅延時間に差が生じた場
合には、過渡的には、２以上のＬＣＭＬ回路が同時にオ
ンとなつて信号レベルが低下し、遅延時間の増大を招く
という欠点を有している。逐次桁上げ出力Ｃｎ＋４は、
この演算回路からの桁上げを意味する出力で次段の桁上
げ入力ＣＩＮに接続されるが、従属段数が増加すると遅
延時間の増加は著しい。
グループ桁上げ発生信号Ｇはこの演算回路への入力デー
タＡおよびＢから（桁上げ入力ＣＩＮの状態に関係なく
）桁上げが発生したことを示す信号で、加算の場合は入
力データの加算結果ＡプラスＢが１５を越えた場合また
減算の場合は入力データの減算結果ＡマイナスＢが０よ
りも小さくなつたときに論理゜“１゛となる。またグル
ープ桁上げ伝播信号Ｐは、下位の演算回路からの桁上け
を上位の演算回路へ伝播することを示す出力で加算の楊
合は入力データの加算結果ＡプラスＢが１＼減算の場合
はＡマイナスＢが０のときのみ論理゜“１゛となる。演
算制御入力Ｓ。ＳｌＳ２Ｓ３およびＣ！Ｎと出力Ｆ，Ｐ
およびＧの関係を第３図に示す。第４図は以上の様に発
生した複数のグループ桁上げ発生信号Ｇと複数のグルー
プ桁上げ伝播信号Ｐをまとめるキヤリイ・ルック・アヘ
ツド回路であり、１段の論理遅延て出力を得るため配線
論理和が用いられている。
タＡおよびＢから（桁上げ入力ＣＩＮの状態に関係なく
）桁上げが発生したことを示す信号で、加算の場合は入
力データの加算結果ＡプラスＢが１５を越えた場合また
減算の場合は入力データの減算結果ＡマイナスＢが０よ
りも小さくなつたときに論理゜“１゛となる。またグル
ープ桁上げ伝播信号Ｐは、下位の演算回路からの桁上け
を上位の演算回路へ伝播することを示す出力で加算の楊
合は入力データの加算結果ＡプラスＢが１＼減算の場合
はＡマイナスＢが０のときのみ論理゜“１゛となる。演
算制御入力Ｓ。ＳｌＳ２Ｓ３およびＣ！Ｎと出力Ｆ，Ｐ
およびＧの関係を第３図に示す。第４図は以上の様に発
生した複数のグループ桁上げ発生信号Ｇと複数のグルー
プ桁上げ伝播信号Ｐをまとめるキヤリイ・ルック・アヘ
ツド回路であり、１段の論理遅延て出力を得るため配線
論理和が用いられている。
この方式は、配線論理和がとられている複数の回路がＰ
ｉ−Ｇｉ＝０であるから同時にオンすることはないとい
うことに基いている。しかしＰｉとＧｉの論理遅延に差
が生じた場合、複数の回路が同時にオンになつて遅延時
間の増大を招くという欠点を有している。第５ａ図およ
び第５ｂ図は、１６ビット構成および６４ビット構成の
場合の第１図で示した演算論理回路２１〜２４，３１−
１〜３１−４，３２−１〜３２−４，３３−１〜３３−
４，３４−１〜３４−４と、第４図で示したキャリー・
ルック・アヘツド回路２５，３５〜３９の関係を示した
ものである。
ｉ−Ｇｉ＝０であるから同時にオンすることはないとい
うことに基いている。しかしＰｉとＧｉの論理遅延に差
が生じた場合、複数の回路が同時にオンになつて遅延時
間の増大を招くという欠点を有している。第５ａ図およ
び第５ｂ図は、１６ビット構成および６４ビット構成の
場合の第１図で示した演算論理回路２１〜２４，３１−
１〜３１−４，３２−１〜３２−４，３３−１〜３３−
４，３４−１〜３４−４と、第４図で示したキャリー・
ルック・アヘツド回路２５，３５〜３９の関係を示した
ものである。
キヤリイ●ルック●アヘツド回路によつて生成された桁
上げ信号は、各演算論理回路の桁土げ入力ＣＩＮに供給
されるが、第１図に示すようにこの桁上げ入力Ｃ！Ｎが
入力されてから演算結果Ｆｉを得るまでにはさらに２段
の論理遅延を必要とする。以上述べたような従来技術の
ＬＣＭＬ演算論理回路は、論理遅延を小さくするため配
線論理和を使用しているので、複数の回路が同時にオン
になつたときの電圧レベルのクランプ用にショットキ●
ダイオードの製造工程が必要であることや、また定常的
に同時にオンにならない様な配線論理和の場合でも論理
遅延の差によつて過渡的に電圧レベルが低下し、論理遅
延の増大を招く危険性を有しているという欠点がある。
上げ信号は、各演算論理回路の桁土げ入力ＣＩＮに供給
されるが、第１図に示すようにこの桁上げ入力Ｃ！Ｎが
入力されてから演算結果Ｆｉを得るまでにはさらに２段
の論理遅延を必要とする。以上述べたような従来技術の
ＬＣＭＬ演算論理回路は、論理遅延を小さくするため配
線論理和を使用しているので、複数の回路が同時にオン
になつたときの電圧レベルのクランプ用にショットキ●
ダイオードの製造工程が必要であることや、また定常的
に同時にオンにならない様な配線論理和の場合でも論理
遅延の差によつて過渡的に電圧レベルが低下し、論理遅
延の増大を招く危険性を有しているという欠点がある。
本発明の目的は、入力部で桁上け発生否定信号と桁上げ
伝播否定信号を生成し、キヤリイ・ルック・アヘツド回
路で配線論理積を用い、出力部で予め準備された２つの
データ出力結果を選択することにより、前記従来技術の
欠点を除去した演算論理回路を提供することにある。
伝播否定信号を生成し、キヤリイ・ルック・アヘツド回
路で配線論理積を用い、出力部で予め準備された２つの
データ出力結果を選択することにより、前記従来技術の
欠点を除去した演算論理回路を提供することにある。
前記目的を達成するために本発明による演算論理回路は
ｎビットの２進数データＡおよびＢとモード制御信号を
入力し、ビット毎に桁上げ発生の否定信号、桁上げ発生
信号および桁上げ伝播の否定信号を生成する入力部と、
前記桁上げ発生否定信号および桁上げ伝播否定信号を入
力し、ｎビットのグループのグループ桁上げ発失痘号お
よび処グループ桁上げ発生部においても、配線論理和氷
ループ桁上げ伝播信号を生成するグループ桁上げ発生部
と、前記入力部で生成された信号を入力し下位グループ
よりの桁上げがあることを前提とした第１のデータ出力
結果および下位グループよりの桁上げがないことを前提
とした第２のデータ出力結果を生成するデータ出力生成
部と、下位グループのグループ桁上げ発生信号およびグ
ループ桁上げ伝播信号によつて生成された該グループへ
の桁上げ入力信号に応じて、前記データ出力生成部で生
成された第１および第２のデータ出力結果のいずれかを
選択するデータ出力選択部とから構成してある。
ｎビットの２進数データＡおよびＢとモード制御信号を
入力し、ビット毎に桁上げ発生の否定信号、桁上げ発生
信号および桁上げ伝播の否定信号を生成する入力部と、
前記桁上げ発生否定信号および桁上げ伝播否定信号を入
力し、ｎビットのグループのグループ桁上げ発失痘号お
よび処グループ桁上げ発生部においても、配線論理和氷
ループ桁上げ伝播信号を生成するグループ桁上げ発生部
と、前記入力部で生成された信号を入力し下位グループ
よりの桁上げがあることを前提とした第１のデータ出力
結果および下位グループよりの桁上げがないことを前提
とした第２のデータ出力結果を生成するデータ出力生成
部と、下位グループのグループ桁上げ発生信号およびグ
ループ桁上げ伝播信号によつて生成された該グループへ
の桁上げ入力信号に応じて、前記データ出力生成部で生
成された第１および第２のデータ出力結果のいずれかを
選択するデータ出力選択部とから構成してある。
前記構成によれば本発明の目的を完全に達成することが
できる。
できる。
次に本発明について図面を参照して詳細に説明する。
第６図は本発明による演算論理回路の一実施例を示す回
路図である。第６図に示す本発明の演算論理回路は、２
つの入力データＡ＝Ａ３，Ａ，，Ａｌおよび〜、Ｂ＝Ｂ
Ｊ，Ｂ２，Ｂｌおよび式に対し演算制御信号Ｓ４，Ｓ３
，Ｓ２，ＳｌおよびＳ。と桁上げ信号により演算結果Ｆ
＝Ｆ３，Ｆ２，ＦｌおよびＦ。とグループ桁上げ信号と
グループ桁上げ伝播信号とが生成される。入力部５１，
５２，５３および５４は第７図に示す回路構成でありそ
の出力Ｙｉ（桁上げ発生信号）、Ｘｉ′（桁上け発生否
定信号）および万（桁上げ伝播否定信号）（１＝０，１
，２，３）はそれぞれＴＪ「−ｈｌ ｌ ム′易
ν＆Ｉ ＆／」 νυで表わされる。
路図である。第６図に示す本発明の演算論理回路は、２
つの入力データＡ＝Ａ３，Ａ，，Ａｌおよび〜、Ｂ＝Ｂ
Ｊ，Ｂ２，Ｂｌおよび式に対し演算制御信号Ｓ４，Ｓ３
，Ｓ２，ＳｌおよびＳ。と桁上げ信号により演算結果Ｆ
＝Ｆ３，Ｆ２，ＦｌおよびＦ。とグループ桁上げ信号と
グループ桁上げ伝播信号とが生成される。入力部５１，
５２，５３および５４は第７図に示す回路構成でありそ
の出力Ｙｉ（桁上げ発生信号）、Ｘｉ′（桁上け発生否
定信号）および万（桁上げ伝播否定信号）（１＝０，１
，２，３）はそれぞれＴＪ「−ｈｌ ｌ ム′易
ν＆Ｉ ＆／」 νυで表わされる。
第７図の回路においては、その出力信号の生成において
配線論理和を用いていないが、各出力信号は１段の論理
遅延によつて生成されている。第６図における参照番号
５５は、グループ桁上げ信号発生部であり、次式で表わ
される様なグループ桁上げ発生信号Ｇおよびグループ桁
上げ伝播信号Ｐを１段の論理遅延で発生している。
配線論理和を用いていないが、各出力信号は１段の論理
遅延によつて生成されている。第６図における参照番号
５５は、グループ桁上げ信号発生部であり、次式で表わ
される様なグループ桁上げ発生信号Ｇおよびグループ桁
上げ伝播信号Ｐを１段の論理遅延で発生している。
は用いられておらず出力信号は配線論理積によつて生成
されている。
されている。
第６図における参照番号５６は、前記入力部５１〜５４
の出力信号を入力し、この４ビットグループへ下位グル
ープからの桁上げ入力があることを前提とした第１のデ
ータ出力結果Ｖ＝Ｖ３Ｖ２■１Ｖ０および下位グループ
からの桁上げ入力がないことを前提とした第２の出力結
果Ｕ＝Ｕ３Ｕ２ＵｌＵＯを生成するデータ出力生成部で
ある。
の出力信号を入力し、この４ビットグループへ下位グル
ープからの桁上げ入力があることを前提とした第１のデ
ータ出力結果Ｖ＝Ｖ３Ｖ２■１Ｖ０および下位グループ
からの桁上げ入力がないことを前提とした第２の出力結
果Ｕ＝Ｕ３Ｕ２ＵｌＵＯを生成するデータ出力生成部で
ある。
例えば加算のときにはかつ
という関係が成り立つている。
これらの信号は電流切換形論理回路においては、いづれ
も２段の論理遅延によつて生成されている。さらに信号
Ｓ４は論理演算か数値演算かを示す信号て、論理演算（
Ｓ４＝１）のときには、第１の出力結果を生成している
排他論理和回路５７，５８，５９および６０の一方の入
力信号が論理゜゜０゛になり■ｉにはＶｉ＝て・ＺＯな
る関係式で表わされ下位のビット位置の状態に関係なく
決定される出力が生成される。次に参照番号６１，６２
，６３および６４は下位グループのグループ桁上げ発生
信号およびグループ桁上げ伝播信号によつて生成された
該グループへの桁上げ入力信号（本実施例の場合は否定
信号Ｕ＝が入力されている）に応じて、前記データ出力
生成部で生成した第１の出力結果■＝Ｖ３Ｖ２ＶｌＶＯ
か、第２の出力結果Ｕ＝Ｕ３Ｕ２ＵｌＵＯかのいずれか
を選択して出力Ｆ＝Ｆ３Ｆ２ＦｌＦＯを出力するデータ
出力選択部である。
も２段の論理遅延によつて生成されている。さらに信号
Ｓ４は論理演算か数値演算かを示す信号て、論理演算（
Ｓ４＝１）のときには、第１の出力結果を生成している
排他論理和回路５７，５８，５９および６０の一方の入
力信号が論理゜゜０゛になり■ｉにはＶｉ＝て・ＺＯな
る関係式で表わされ下位のビット位置の状態に関係なく
決定される出力が生成される。次に参照番号６１，６２
，６３および６４は下位グループのグループ桁上げ発生
信号およびグループ桁上げ伝播信号によつて生成された
該グループへの桁上げ入力信号（本実施例の場合は否定
信号Ｕ＝が入力されている）に応じて、前記データ出力
生成部で生成した第１の出力結果■＝Ｖ３Ｖ２ＶｌＶＯ
か、第２の出力結果Ｕ＝Ｕ３Ｕ２ＵｌＵＯかのいずれか
を選択して出力Ｆ＝Ｆ３Ｆ２ＦｌＦＯを出力するデータ
出力選択部である。
この様な２入力データの選択回路は、電流切換形回路に
おいては１段の論理遅延によつて実現できることはよく
知られているところである。また信号Ｃ＝はモード制御
信号Ｓ，の否定信号と論理積がとられており、論理演算
の実行時（Ｓ４＝１）には、桁上げ入力信号の状態に関
係なく第１の出力結果Ｖ＝Ｖ３Ｖ２■１■ｏが選択され
、ビット毎の論理演算結果がＦ＝Ｆ３Ｆ２Ｆ′１Ｆ０と
して出力されている。
おいては１段の論理遅延によつて実現できることはよく
知られているところである。また信号Ｃ＝はモード制御
信号Ｓ，の否定信号と論理積がとられており、論理演算
の実行時（Ｓ４＝１）には、桁上げ入力信号の状態に関
係なく第１の出力結果Ｖ＝Ｖ３Ｖ２■１■ｏが選択され
、ビット毎の論理演算結果がＦ＝Ｆ３Ｆ２Ｆ′１Ｆ０と
して出力されている。
またこのグループに対する桁上げ入力信号ゼ翻を生成し
ているのは第８図に示す様に接続されたキヤリイ・ルッ
ク・アヘツド回路である。第８図は６４ビット構成の場
合であり、第６図で示した演算論理回路６５−１〜６５
−４，６６−１〜６６一４，６７−１〜６７−４，６８
−１〜６８−４からのグループ桁上げ発生信号とグルー
プ桁上げ伝播信号を入力し、各グループへの桁上げ入力
信号を生成しているのが、参照番号６９，７０，７１，
７２，７３で示されるキヤリイ・ルック・アヘツド回路
である。キヤリイ・ルック・アヘツド回路６９，７０，
７１，７２は第９図に示す様な構成になつており、キヤ
リイ・ルック・アヘツド回路７３は第１０図に示す様な
構成になつている。これらのキヤリイ・ルック・アヘツ
ド回路はいづれも１段の論理遅延を有する電流切換形回
路によつて実現されており、グループ桁上げ発生信号、
グループ桁上げ伝播信号から各グループへの桁上げ入力
信号が発生するまての論理遅延は３段である。したがつ
て６４ビット構成の場合の論理遅延は、データ入力から
グループ桁上げ信号の発生までに２段、キヤリイ・ルッ
ク・アヘツド回路に３段、桁上げ入力からデータ出力ま
での１段の合計６段であり、従来の回路の場合の７段に
比べて有利となつている。本発明による回路は以上説明
した様に、配線論理和のかわりに配線論理積を用いてい
るのでショットキ・ダイオード・クランプを不用とする
と共に配線論理和における遅延増加の危険性を除去し、
しかも論理遅延が増大しないという利点を有する。
ているのは第８図に示す様に接続されたキヤリイ・ルッ
ク・アヘツド回路である。第８図は６４ビット構成の場
合であり、第６図で示した演算論理回路６５−１〜６５
−４，６６−１〜６６一４，６７−１〜６７−４，６８
−１〜６８−４からのグループ桁上げ発生信号とグルー
プ桁上げ伝播信号を入力し、各グループへの桁上げ入力
信号を生成しているのが、参照番号６９，７０，７１，
７２，７３で示されるキヤリイ・ルック・アヘツド回路
である。キヤリイ・ルック・アヘツド回路６９，７０，
７１，７２は第９図に示す様な構成になつており、キヤ
リイ・ルック・アヘツド回路７３は第１０図に示す様な
構成になつている。これらのキヤリイ・ルック・アヘツ
ド回路はいづれも１段の論理遅延を有する電流切換形回
路によつて実現されており、グループ桁上げ発生信号、
グループ桁上げ伝播信号から各グループへの桁上げ入力
信号が発生するまての論理遅延は３段である。したがつ
て６４ビット構成の場合の論理遅延は、データ入力から
グループ桁上げ信号の発生までに２段、キヤリイ・ルッ
ク・アヘツド回路に３段、桁上げ入力からデータ出力ま
での１段の合計６段であり、従来の回路の場合の７段に
比べて有利となつている。本発明による回路は以上説明
した様に、配線論理和のかわりに配線論理積を用いてい
るのでショットキ・ダイオード・クランプを不用とする
と共に配線論理和における遅延増加の危険性を除去し、
しかも論理遅延が増大しないという利点を有する。
第１図は従来の演算論理回路を示す回路図、第２図は第
１図の演算論理回路の入力部を示す回路図、第３図は第
１図の演算論理回路の動作を示す図、第４図は従来のキ
ヤリイ・ルック・アヘツド回路を示す回路図、第５ａ図
および第５ｂ図は桁上げ信号に注目した第１図の演算論
理回路と第４図のキヤリイ・ルック・アヘツド回路の関
係を示す図、第６図は本発明による演算論理回路の一実
施例を示す回路図、第７図は第６図の演算論理回路の入
力部を示す回路図、第８図は桁上げ信号に注目した第６
図の演算論理回路とキヤリイ・ルック・アヘッド回路と
の関係を示す図、第９図および第１０図は第８図に示さ
れているキヤリイ・ルック・アヘツド回路の詳細図であ
る。 １１，１２，１３，１４，５１，５２，５３，５４・・
・・・・入力部、１５，１６，１７，１８・・・・・・
内部桁上け信号生成回路、２１，２２，２３，２４，３
１−１〜３１−４，３２−１〜３２−４，３３−１〜３
３−４，３４−１〜３４−４，６５−１〜６５−４，６
６−１〜６６−４，６７−１〜６７−４，６８−１〜６
８−４・・・・・演算論理回路、２５，３５，３６，３
７，３８，３９，６９，７０，７１，７２，７３・・・
・・キヤリイ・ルック・アヘッド回路、５５・・・・・
グループ桁上げ信号発生部、５６・・・・・・データ出
力生成部、６１，６２，６３，６４・・・・・データ出
力選択部、２６，４０，７４・・・・・桁上げ入力信号
、ＳＯ，Ｓｌ，Ｓ２，Ｓ３・・・・・演算制御入力、Ａ
Ｏ，Ａｌ，Ａ２，Ａ３，ＢＯ，Ｂｌ，Ｂ２，Ｂ３・・・
・・・データ入力、ＦＯ，Ｆｌ，Ｆ２，Ｆ３・・・・・
・演算結果出力。
１図の演算論理回路の入力部を示す回路図、第３図は第
１図の演算論理回路の動作を示す図、第４図は従来のキ
ヤリイ・ルック・アヘツド回路を示す回路図、第５ａ図
および第５ｂ図は桁上げ信号に注目した第１図の演算論
理回路と第４図のキヤリイ・ルック・アヘツド回路の関
係を示す図、第６図は本発明による演算論理回路の一実
施例を示す回路図、第７図は第６図の演算論理回路の入
力部を示す回路図、第８図は桁上げ信号に注目した第６
図の演算論理回路とキヤリイ・ルック・アヘッド回路と
の関係を示す図、第９図および第１０図は第８図に示さ
れているキヤリイ・ルック・アヘツド回路の詳細図であ
る。 １１，１２，１３，１４，５１，５２，５３，５４・・
・・・・入力部、１５，１６，１７，１８・・・・・・
内部桁上け信号生成回路、２１，２２，２３，２４，３
１−１〜３１−４，３２−１〜３２−４，３３−１〜３
３−４，３４−１〜３４−４，６５−１〜６５−４，６
６−１〜６６−４，６７−１〜６７−４，６８−１〜６
８−４・・・・・演算論理回路、２５，３５，３６，３
７，３８，３９，６９，７０，７１，７２，７３・・・
・・キヤリイ・ルック・アヘッド回路、５５・・・・・
グループ桁上げ信号発生部、５６・・・・・・データ出
力生成部、６１，６２，６３，６４・・・・・データ出
力選択部、２６，４０，７４・・・・・桁上げ入力信号
、ＳＯ，Ｓｌ，Ｓ２，Ｓ３・・・・・演算制御入力、Ａ
Ｏ，Ａｌ，Ａ２，Ａ３，ＢＯ，Ｂｌ，Ｂ２，Ｂ３・・・
・・・データ入力、ＦＯ，Ｆｌ，Ｆ２，Ｆ３・・・・・
・演算結果出力。
Claims (1)
- 【特許請求の範囲】 １ ｎビットの２進数データＡおよびＢとモード制御信
号を入力し、ビット毎に桁上げ発生の否定信号、桁上げ
発生信号および桁上げ伝播の否定信号を生成する入力部
と、前記桁上げ発生否定信号および桁上げ伝播否定信号
を入力し、ｎビットのグループのグループ桁上げ発生信
号およびグループ桁上げ伝播信号を生成するグループ桁
上げ信号発生部と、前記入力部で生成された信号を入力
し、下位グループよりの桁上げがあるとを前提とした第
１のデータ出力結果および下位グループよりの桁上げが
ないことを前提した第２のデータ出力結果を生成するデ
ータ出力生成部と、下位グループのグループ桁上げ発生
信号およびグループ桁上げ伝播信号によつて生成された
桁上げ入力信号に応じて、前記データ出力生成部で生成
された第１および第２のデータ出力結果のいずれかを選
択するデータ出力選択部とから構成した演算論理回路。 ２ ｎビットの２進数データＡおよびＢとモード制御信
号を入力部に入力してビット毎に桁上げ発生の否定信号
、桁上げ伝播の否定信号および桁上げ発生信号を生成し
前記桁上げ発生の否定信号と桁上げ伝播の否定信号によ
りグループ桁上げ発生信号およびグループ桁上げ伝播信
号を生成し前記桁上げ発生の否定信号と桁上げ伝播の否
定信号と桁上げ発生信号によりデータ出力生成部で予め
下位グループよりの桁上げがあることを前提とした第１
のデータ出力結果と下位グループよりの桁上げがないこ
とを前提とした第２のデータ出力結果を生成し下位グル
ープのグループ桁上げ発生信号およびグループ桁上げ伝
播信号によつて生成された桁上げ入力信号に応じてデー
タ出力選択部で前記第１、第２のデータ出力結果のいず
れかを選択する演算論理回路であつて前記モード制御信
号により論理演算を選択したとき前記データ出力生成部
で生成する第１のデータ出力結果を下位のビット情報に
関係なく自体のビット位置より生成し前記データ出力選
択部では前記第１のデータ出力結果を選択するように構
成したことを特徴とする演算論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55055070A JPS6042491B2 (ja) | 1980-04-25 | 1980-04-25 | 演算論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55055070A JPS6042491B2 (ja) | 1980-04-25 | 1980-04-25 | 演算論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56152046A JPS56152046A (en) | 1981-11-25 |
| JPS6042491B2 true JPS6042491B2 (ja) | 1985-09-24 |
Family
ID=12988428
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55055070A Expired JPS6042491B2 (ja) | 1980-04-25 | 1980-04-25 | 演算論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6042491B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58225437A (ja) * | 1982-06-24 | 1983-12-27 | Panafacom Ltd | キヤリ・ルツク・アヘツド加算器 |
| JPS59186043A (ja) * | 1983-03-31 | 1984-10-22 | ジ−メンス・アクチエンゲゼルシヤフト | 並列結合回路 |
| JPS6069735A (ja) * | 1983-09-26 | 1985-04-20 | Nec Corp | 加算器 |
| WO1986004699A1 (en) * | 1985-01-31 | 1986-08-14 | Burroughs Corporation | Fast bcd/binary adder |
| JPS61296427A (ja) * | 1985-06-25 | 1986-12-27 | Nec Corp | 算術論理ユニツトとその駆動方法 |
| JPS62219027A (ja) * | 1986-03-20 | 1987-09-26 | Toshiba Corp | 桁上げ先見回路 |
-
1980
- 1980-04-25 JP JP55055070A patent/JPS6042491B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56152046A (en) | 1981-11-25 |
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