JP3412878B2 - 不等桁上げ方式（ｖａｒｉｅｄ ｃａｒｒｙ ｓｃｈｅｍｅ）を用いた高速加算器とそれに関連する方法 - Google Patents
不等桁上げ方式（ｖａｒｉｅｄ ｃａｒｒｙ ｓｃｈｅｍｅ）を用いた高速加算器とそれに関連する方法Info
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Description
【０００１】
【産業上の利用分野】本発明は一般に演算回路に関し、
具体的には高速加算器およびそれに関連する方法に関す
る。
具体的には高速加算器およびそれに関連する方法に関す
る。
【０００２】
【従来の技術】加算器は、種々の集積回路、特にデータ
処理装置ベースの集積回路で役立っている。当業者には
数種類の加算器が知られている。基本的な桁上げ伝搬加
算器(carry propagate adder: ＣＰＡ) は、同一の全加
算器セルをいくつか（加算器の幅に相当）含んでいる。
全加算器は当業者には周知のものであり、全加算器セル
はそれぞれＡオペランド入力，Ｂオペランド入力，桁上
げ入力，合計出力および桁上げ出力を有する。加算器セ
ルは最下位から最上位へと順序が付けられている。最上
位加算器セルを除く各加算器セルの桁上げ出力は、後続
の加算器セルの桁上げ入力に与えられる。このような形
で加算器セルは連鎖されている。最終合計は各合計出力
ビットを連結しただけのものである。基本的ＣＰＡの最
悪のケースの速度は、最下位加算器セルへの有効なオペ
ランド入力の結果、加算器を介して桁上げが伝搬するの
に要する時間となる。どの加算器セルの合計出力および
桁上げ出力も、前の加算器セルから受け取った桁上げ入
力が有効になった後の伝搬遅延まで有効ではないので、
最上位加算器セルの合計出力および桁上げ出力は、最下
位からの桁上げが全部の加算器セルを介して伝搬される
まで有効にならない。基本的ＣＰＡのこの速度上の制限
を克服しようと、設計者は種々の代替的方式を設計して
きた。桁上げ先見加算器（ＣＬＡ）はオペランド・ビッ
トをひとまとめにして、そのグループの桁上げ出力を合
計出力と共に同時に処理する。このような同時処理を行
うと、桁上げを後続の加算器群に伝搬すべきか否か早期
に決定できる。そのため後続の加算器群の加算をより早
く開始できる。既知のＣＬＡは同一加算器群を使用して
おり、その回路は簡単にレイアウトできる。
処理装置ベースの集積回路で役立っている。当業者には
数種類の加算器が知られている。基本的な桁上げ伝搬加
算器(carry propagate adder: ＣＰＡ) は、同一の全加
算器セルをいくつか（加算器の幅に相当）含んでいる。
全加算器は当業者には周知のものであり、全加算器セル
はそれぞれＡオペランド入力，Ｂオペランド入力，桁上
げ入力，合計出力および桁上げ出力を有する。加算器セ
ルは最下位から最上位へと順序が付けられている。最上
位加算器セルを除く各加算器セルの桁上げ出力は、後続
の加算器セルの桁上げ入力に与えられる。このような形
で加算器セルは連鎖されている。最終合計は各合計出力
ビットを連結しただけのものである。基本的ＣＰＡの最
悪のケースの速度は、最下位加算器セルへの有効なオペ
ランド入力の結果、加算器を介して桁上げが伝搬するの
に要する時間となる。どの加算器セルの合計出力および
桁上げ出力も、前の加算器セルから受け取った桁上げ入
力が有効になった後の伝搬遅延まで有効ではないので、
最上位加算器セルの合計出力および桁上げ出力は、最下
位からの桁上げが全部の加算器セルを介して伝搬される
まで有効にならない。基本的ＣＰＡのこの速度上の制限
を克服しようと、設計者は種々の代替的方式を設計して
きた。桁上げ先見加算器（ＣＬＡ）はオペランド・ビッ
トをひとまとめにして、そのグループの桁上げ出力を合
計出力と共に同時に処理する。このような同時処理を行
うと、桁上げを後続の加算器群に伝搬すべきか否か早期
に決定できる。そのため後続の加算器群の加算をより早
く開始できる。既知のＣＬＡは同一加算器群を使用して
おり、その回路は簡単にレイアウトできる。
【０００３】桁上げ保存加算器（carry-save adder :Ｃ
ＳＡ）は各オペランド・ビットの位置に対応する全加算
器セルを有する。しかしながら桁上げ信号は連鎖されて
いない。その代わり、各セルからの桁上げ出力が保存さ
れて、最終的に後続の加算器段階に渡されて、最終合計
出力および桁上げ出力（もしあれば）に含められる。Ｃ
ＳＡ段階で実現される加算器は当業者には周知のもので
ある。たとえばＣＳＡ段階は、モディファイド・ブース
乗算器(modified Booth's multiplier) 内のモディファ
イド・ブース・アレイ(modified Booth's Array)の一部
として役立つ。
ＳＡ）は各オペランド・ビットの位置に対応する全加算
器セルを有する。しかしながら桁上げ信号は連鎖されて
いない。その代わり、各セルからの桁上げ出力が保存さ
れて、最終的に後続の加算器段階に渡されて、最終合計
出力および桁上げ出力（もしあれば）に含められる。Ｃ
ＳＡ段階で実現される加算器は当業者には周知のもので
ある。たとえばＣＳＡ段階は、モディファイド・ブース
乗算器(modified Booth's multiplier) 内のモディファ
イド・ブース・アレイ(modified Booth's Array)の一部
として役立つ。
【０００４】
【課題を解決するための手段】したがって、最下位加算
器群，少なくとも一つの中間加算器群および最上位加算
器群によって構成される、不等桁上げ方式を用いた高速
加算器の一つの形態が提供される。最下位加算器群は、
第１オペランドおよび第２オペランドの対応するビット
をそれぞれ受け取るための第１入力および第２入力，そ
の合計の対応するビットを提供するための第１出力，お
よびその桁上げ出力信号を与えるための第２出力を有す
る。少なくとも一つの中間加算器群はそれぞれ、第１オ
ペランドおよび第２オペランドの対応するビットをそれ
ぞれ受け取るための第１入力および第２入力，前の群の
桁上げ出力信号を受信するための第３入力，その合計の
対応するビットを与えるための第１出力，およびその桁
上げ出力信号を与えるための第２出力を有する。最上位
加算器群は第１オペランドおよび第２オペランドの対応
するビットをそれぞれ受け取るための第１入力および第
２入力，前の群の桁上げ出力信号を受信するための第３
入力，およびその合計の対応するビットを提供するため
の出力を有する。最下位加算器群は、第１オペランドお
よび第２オペランドの対応するビットが有効になった
後、その桁上げ出力に第１遅延を与える。少なくとも一
つの中間加算器群はそれぞれ、第１オペランドおよび第
２オペランドの対応するビットが有効になった後、その
桁上げ出力に第２遅延を与える。第１遅延は第２遅延よ
り短い。
器群，少なくとも一つの中間加算器群および最上位加算
器群によって構成される、不等桁上げ方式を用いた高速
加算器の一つの形態が提供される。最下位加算器群は、
第１オペランドおよび第２オペランドの対応するビット
をそれぞれ受け取るための第１入力および第２入力，そ
の合計の対応するビットを提供するための第１出力，お
よびその桁上げ出力信号を与えるための第２出力を有す
る。少なくとも一つの中間加算器群はそれぞれ、第１オ
ペランドおよび第２オペランドの対応するビットをそれ
ぞれ受け取るための第１入力および第２入力，前の群の
桁上げ出力信号を受信するための第３入力，その合計の
対応するビットを与えるための第１出力，およびその桁
上げ出力信号を与えるための第２出力を有する。最上位
加算器群は第１オペランドおよび第２オペランドの対応
するビットをそれぞれ受け取るための第１入力および第
２入力，前の群の桁上げ出力信号を受信するための第３
入力，およびその合計の対応するビットを提供するため
の出力を有する。最下位加算器群は、第１オペランドお
よび第２オペランドの対応するビットが有効になった
後、その桁上げ出力に第１遅延を与える。少なくとも一
つの中間加算器群はそれぞれ、第１オペランドおよび第
２オペランドの対応するビットが有効になった後、その
桁上げ出力に第２遅延を与える。第１遅延は第２遅延よ
り短い。
【０００５】もう一つの形態では、一つの加算器におい
て第１オペランドおよび第２オペランドを加算するのに
要する総伝搬時間を短縮する方法が提供される。第１オ
ペランドおよび第２オペランドの対応するビットは、所
定数の対応するビットを有する順序付き群に分離され
る。順序付き群はそれぞれ、最下位加算器群および最上
位加算器群を含む、対応する加算器群の入力に与えられ
る。最上位加算器群を除く各加算器群の桁上げ出力は後
続の加算器群の桁上げ入力に結合される。各加算器群の
対応する所定数の合計出力が連結されて、当該加算器の
合計出力を提供する。第１オペランドおよび第２オペラ
ンドの対応するビットから最下位加算器群の対応する桁
上げ出力までの伝搬遅延が減じる。
て第１オペランドおよび第２オペランドを加算するのに
要する総伝搬時間を短縮する方法が提供される。第１オ
ペランドおよび第２オペランドの対応するビットは、所
定数の対応するビットを有する順序付き群に分離され
る。順序付き群はそれぞれ、最下位加算器群および最上
位加算器群を含む、対応する加算器群の入力に与えられ
る。最上位加算器群を除く各加算器群の桁上げ出力は後
続の加算器群の桁上げ入力に結合される。各加算器群の
対応する所定数の合計出力が連結されて、当該加算器の
合計出力を提供する。第１オペランドおよび第２オペラ
ンドの対応するビットから最下位加算器群の対応する桁
上げ出力までの伝搬遅延が減じる。
【０００６】上記およびその他の特性ならびに利点は、
添付図面と合わせて以下の詳細な説明からより明確に把
握されよう。
添付図面と合わせて以下の詳細な説明からより明確に把
握されよう。
【０００７】
【実施例】図１は、本発明に基づく加算器２０をブロッ
ク図で示したものである。加算器２０は、０．８ミクロ
ン相補形金属酸化膜半導体（ＣＭＯＳ）工程で実現され
る３２ビット桁上げ先見加算器（ＣＬＡ）である。加算
器２０は２つの３２ビットの入力オペランド（それぞれ
「Ａ０−Ａ３１] と「Ｂ０−Ｂ３１」と称する。）を加
算して、「Ｓ７−Ｓ３１」と称される２５個の最上位ビ
ットに切り捨てられた合計ビットを提供する。加算器２
０は一般に２４ビットの加算器３０および８ビットの加
算機構部４０を含んでいる。加算機構部４０は２つのオ
ペランドの下位８桁の８ビット、それぞれＡ０−Ａ７，
Ｂ０−Ｂ７を受け取る。加算機構部４０は単に合計ビッ
トＳ７と、７番目のビット位置からの桁上げ出力（「Ｃ
OUT7」と称される）とを生成する。図に示す実施例で
は、入力信号Ａ０−Ａ７，Ｂ０−Ｂ７は残りの他のオペ
ランド・ビットよりも早く受け取られるので、加算機構
部４０を介する伝搬遅延は、加算器２０の速度にとって
クリティカル（重大因子）ではない。
ク図で示したものである。加算器２０は、０．８ミクロ
ン相補形金属酸化膜半導体（ＣＭＯＳ）工程で実現され
る３２ビット桁上げ先見加算器（ＣＬＡ）である。加算
器２０は２つの３２ビットの入力オペランド（それぞれ
「Ａ０−Ａ３１] と「Ｂ０−Ｂ３１」と称する。）を加
算して、「Ｓ７−Ｓ３１」と称される２５個の最上位ビ
ットに切り捨てられた合計ビットを提供する。加算器２
０は一般に２４ビットの加算器３０および８ビットの加
算機構部４０を含んでいる。加算機構部４０は２つのオ
ペランドの下位８桁の８ビット、それぞれＡ０−Ａ７，
Ｂ０−Ｂ７を受け取る。加算機構部４０は単に合計ビッ
トＳ７と、７番目のビット位置からの桁上げ出力（「Ｃ
OUT7」と称される）とを生成する。図に示す実施例で
は、入力信号Ａ０−Ａ７，Ｂ０−Ｂ７は残りの他のオペ
ランド・ビットよりも早く受け取られるので、加算機構
部４０を介する伝搬遅延は、加算器２０の速度にとって
クリティカル（重大因子）ではない。
【０００８】加算器３０は、高速２４ビットの桁上げ先
見加算器（ＣＬＡ）である。加算器３０は一般に第１加
算器群３２，第２加算器群３３，第３加算器群３４，第
４加算器群３５，第５加算器群３６，第６加算器群３７
を含んでいる。６つの加算器群３２〜３７はそれぞれ２
つのオペランドのそれぞれから対応するビットを受け取
って、４つの対応する合計出力信号と、当該加算器群の
最上位ビット位置からの桁上げを表す桁上げ出力信号と
を与える。総合計出力Ｓ７−Ｓ３１は、加算器３０内の
各群の合計出力と、加算機構部４０からのＳ７とを連結
したものである。
見加算器（ＣＬＡ）である。加算器３０は一般に第１加
算器群３２，第２加算器群３３，第３加算器群３４，第
４加算器群３５，第５加算器群３６，第６加算器群３７
を含んでいる。６つの加算器群３２〜３７はそれぞれ２
つのオペランドのそれぞれから対応するビットを受け取
って、４つの対応する合計出力信号と、当該加算器群の
最上位ビット位置からの桁上げを表す桁上げ出力信号と
を与える。総合計出力Ｓ７−Ｓ３１は、加算器３０内の
各群の合計出力と、加算機構部４０からのＳ７とを連結
したものである。
【０００９】加算器群３２は加算器３０の最下位加算器
群であり、加算機構部４０からの信号ＣOUT7と、オペラ
ンド・ビットＡ８−Ａ１１，Ｂ８−Ｂ１１とを受け取
る。加算器群３２は対応する４つの合計出力ビットＳ８
−Ｓ１１と、「ＣOUT11 」と称される桁上げ出力信号と
を加算器群３３に与える。加算器群３３は信号ＣOUT11
と、後続のオペランド・ビットＡ１２−Ａ１５，Ｂ１２
−Ｂ１５とを受け取って、対応する合計出力信号Ｓ１２
−Ｓ１５と、「反転ＣOUT15 」と称される桁上げ出力信
号とを加算器群３４に与える。加算器群３４は反転Ｃ
OUT15 信号と、後続のオペランド・ビットＡ１６−Ａ１
９，Ｂ１６−Ｂ１９とを受け取って、対応する合計出力
信号Ｓ１６−Ｓ１９と、「ＣOUT19 」と称される桁上げ
出力信号とを加算器群３５に与える。加算器群３５は信
号ＣOUT19 と、後続のオペランド・ビットＡ２０−Ａ２
３，Ｂ２０−Ｂ２３とを受け取って、対応する合計出力
信号Ｓ２０−Ｓ２３と、「反転ＣOUT23 」と称される桁
上げ出力信号とを加算器群３６に与える。加算器群３６
は反転ＣOUT23 信号と、後続のオペランド・ビットＡ２
４−Ａ２７，Ｂ２４−Ｂ２７とを受け取り、対応する合
計出力信号Ｓ２４−Ｓ２７と、ＣOUT27 と称される桁上
げ出力信号とを加算器群３７に与える。加算器群３７は
加算器３０の最上位加算器群であり、信号ＣOUT27 と、
後続のオペランドビットＡ２８−Ａ３１，Ｂ２８−Ｂ３
１とを受け取り、対応する合計出力信号Ｓ２８−Ｓ３１
を与える。加算器群（加算器群３２は特別であり、これ
は除く）の間では、桁上げ出力信号の符号は、各加算器
群間の論理レベルを１つ下げるために反転する。加算器
３０は、加算器群３２−３７が必ずしも同一ではないと
いう点で、既知のＣＬＡと異なる。寧ろ、加算器群３２
−３７は、当該加算器群にとってクリティカルである、
論理回路を介する遅延を減じることによって、その加算
器群の順序（重み）を利用している。加算器３０を介す
る総伝搬遅延は、有効入力が結果として有効出力になる
のに要する最長の時間として定義できる。最悪の場合で
も、加算機構部４０から桁上げ（ＣOUT7）を受け取っ
て、各加算器群を介して伝搬するのは、合計信号Ｓ２８
−Ｓ３１の値に影響を与える前に行われる。
群であり、加算機構部４０からの信号ＣOUT7と、オペラ
ンド・ビットＡ８−Ａ１１，Ｂ８−Ｂ１１とを受け取
る。加算器群３２は対応する４つの合計出力ビットＳ８
−Ｓ１１と、「ＣOUT11 」と称される桁上げ出力信号と
を加算器群３３に与える。加算器群３３は信号ＣOUT11
と、後続のオペランド・ビットＡ１２−Ａ１５，Ｂ１２
−Ｂ１５とを受け取って、対応する合計出力信号Ｓ１２
−Ｓ１５と、「反転ＣOUT15 」と称される桁上げ出力信
号とを加算器群３４に与える。加算器群３４は反転Ｃ
OUT15 信号と、後続のオペランド・ビットＡ１６−Ａ１
９，Ｂ１６−Ｂ１９とを受け取って、対応する合計出力
信号Ｓ１６−Ｓ１９と、「ＣOUT19 」と称される桁上げ
出力信号とを加算器群３５に与える。加算器群３５は信
号ＣOUT19 と、後続のオペランド・ビットＡ２０−Ａ２
３，Ｂ２０−Ｂ２３とを受け取って、対応する合計出力
信号Ｓ２０−Ｓ２３と、「反転ＣOUT23 」と称される桁
上げ出力信号とを加算器群３６に与える。加算器群３６
は反転ＣOUT23 信号と、後続のオペランド・ビットＡ２
４−Ａ２７，Ｂ２４−Ｂ２７とを受け取り、対応する合
計出力信号Ｓ２４−Ｓ２７と、ＣOUT27 と称される桁上
げ出力信号とを加算器群３７に与える。加算器群３７は
加算器３０の最上位加算器群であり、信号ＣOUT27 と、
後続のオペランドビットＡ２８−Ａ３１，Ｂ２８−Ｂ３
１とを受け取り、対応する合計出力信号Ｓ２８−Ｓ３１
を与える。加算器群（加算器群３２は特別であり、これ
は除く）の間では、桁上げ出力信号の符号は、各加算器
群間の論理レベルを１つ下げるために反転する。加算器
３０は、加算器群３２−３７が必ずしも同一ではないと
いう点で、既知のＣＬＡと異なる。寧ろ、加算器群３２
−３７は、当該加算器群にとってクリティカルである、
論理回路を介する遅延を減じることによって、その加算
器群の順序（重み）を利用している。加算器３０を介す
る総伝搬遅延は、有効入力が結果として有効出力になる
のに要する最長の時間として定義できる。最悪の場合で
も、加算機構部４０から桁上げ（ＣOUT7）を受け取っ
て、各加算器群を介して伝搬するのは、合計信号Ｓ２８
−Ｓ３１の値に影響を与える前に行われる。
【００１０】一般に、加算器３０は３つの異なる優先順
位方式を実行する。最下位加算器群３２の場合、有効な
オペランド（または桁上げ）入力から有効な桁上げ出力
までの遅延を減じることが極めて重要である。このた
め、加算器群３２の論理設計および回路設計によってこ
の遅延を減じる。合計出力の提供の遅延はクリティカル
ではない。なぜなら合計出力は、桁上げが全部の加算器
群を通じて伝搬される前に有効になればいいからであ
る。したがってオペランド入力および桁上げ入力から桁
上げ出力ＣOUT11 までの伝搬遅延を改善するために、合
計出力信号Ｓ８−Ｓ１１を与える速度を犠牲にしてい
る。
位方式を実行する。最下位加算器群３２の場合、有効な
オペランド（または桁上げ）入力から有効な桁上げ出力
までの遅延を減じることが極めて重要である。このた
め、加算器群３２の論理設計および回路設計によってこ
の遅延を減じる。合計出力の提供の遅延はクリティカル
ではない。なぜなら合計出力は、桁上げが全部の加算器
群を通じて伝搬される前に有効になればいいからであ
る。したがってオペランド入力および桁上げ入力から桁
上げ出力ＣOUT11 までの伝搬遅延を改善するために、合
計出力信号Ｓ８−Ｓ１１を与える速度を犠牲にしてい
る。
【００１１】中間加算器群３３〜３６の場合には、桁上
げ入力から桁上げ出力への伝搬を迅速化する必要、すな
わちＣOUT11からＣOUT27までの遅延を減じる必要があ
る。一方、オペランド入力は、受け取った桁上げ入力が
有効になる前に、それが有効になる時間が充分ある。こ
のため中間加算器群は、たとえ他の経路における遅延の
増加を犠牲にしても、桁上げ入力から桁上げ出力までの
遅延経路を減じることである。これより上位の加算器群
３５，３６も、桁上げ入力に応答してそれぞれの合計出
力を迅速に与えなければならない。なぜなら最上位群３
７は、桁上げ入力後すぐに出力を提供できるからであ
る。
げ入力から桁上げ出力への伝搬を迅速化する必要、すな
わちＣOUT11からＣOUT27までの遅延を減じる必要があ
る。一方、オペランド入力は、受け取った桁上げ入力が
有効になる前に、それが有効になる時間が充分ある。こ
のため中間加算器群は、たとえ他の経路における遅延の
増加を犠牲にしても、桁上げ入力から桁上げ出力までの
遅延経路を減じることである。これより上位の加算器群
３５，３６も、桁上げ入力に応答してそれぞれの合計出
力を迅速に与えなければならない。なぜなら最上位群３
７は、桁上げ入力後すぐに出力を提供できるからであ
る。
【００１２】最上位加算器群３７の場合、オペランド入
力は、桁上げ入力が有効になるまでに最大のセットアッ
プ時間を有する。しかしながら有効な桁上げ入力後に加
算器群３７がその合計出力を与える速度は、加算器３０
の総伝搬遅延にとってクリティカルである。このため加
算器３７の論理設計および回路設計は、有効な桁上げ入
力から有効な合計出力までの遅延経路を短縮することで
ある。
力は、桁上げ入力が有効になるまでに最大のセットアッ
プ時間を有する。しかしながら有効な桁上げ入力後に加
算器群３７がその合計出力を与える速度は、加算器３０
の総伝搬遅延にとってクリティカルである。このため加
算器３７の論理設計および回路設計は、有効な桁上げ入
力から有効な合計出力までの遅延経路を短縮することで
ある。
【００１３】表１は、加算器３０内の種々の群に関連し
たゲート遅延の数を示したものである。数字は、一つの
ゲート遅延を与えるものとして、伝送ゲートと複合ゲー
トの両方をカウントしている。信号のクリティカル・パ
ス（限界経路）にはアステリスク（＊）を付けている。
たゲート遅延の数を示したものである。数字は、一つの
ゲート遅延を与えるものとして、伝送ゲートと複合ゲー
トの両方をカウントしている。信号のクリティカル・パ
ス（限界経路）にはアステリスク（＊）を付けている。
【００１４】
【表１】
加算器群 Ａ／Ｂから ＣINから ＣINから Ａ／Ｂから
ＣOUT ＣOUT ＳOUT ＳOUT
３２ ４＊ ４＊ ５ ５
３３ ５ １＊ ５ ５
３４ ６ １＊ ４ ５
３５ ６ １＊ ４ ７
３６ ５ １＊ ４ ７
３７ 該当なし 該当なし ３＊ ７
注意すべきことは、各加算器群内のオペランド・ビット
の最適数が、オペランドのサイズ，使用技術，およびフ
ァンアウトなどの技術を使用する論理ゲートの特性に依
存することである。しかしながらどの遅延を減じるかに
ついての決定は前記の規則に依存している。ＳOUT が有
効になった時点で有効になるように、群３７の桁上げ出
力を提供することを所望する場合には、若干の変更が生
じる。その場合、ＣINからＣOUT までの遅延と、ＣINか
らＳOUT までの遅延を共に減じなければならない。
の最適数が、オペランドのサイズ，使用技術，およびフ
ァンアウトなどの技術を使用する論理ゲートの特性に依
存することである。しかしながらどの遅延を減じるかに
ついての決定は前記の規則に依存している。ＳOUT が有
効になった時点で有効になるように、群３７の桁上げ出
力を提供することを所望する場合には、若干の変更が生
じる。その場合、ＣINからＣOUT までの遅延と、ＣINか
らＳOUT までの遅延を共に減じなければならない。
【００１５】各加算器群のクリティカル・パスを介する
遅延は、最小数の論理レベルを用いて妥当な論理関数を
実現することによって減じる。これは、技術的に使用可
能な論理ゲートを用いて実際に実現できる。図に示す実
施例では、加算器３０は０．８ミクロンＣＭＯＳ技術を
使用している。このためたとえば、Ａ８−Ａ１１および
Ｂ８−Ｂ１１からＣOUT11 までの事実上の最小伝搬時間
には、４つのゲート遅延が必要になる。この事実上の最
小のゲート遅延数は、論理ゲートが有する入力および出
力の数が無制限の場合に論理関数を実行するための理論
上の最小ゲート遅延数（２）とは区別すべきである。
遅延は、最小数の論理レベルを用いて妥当な論理関数を
実現することによって減じる。これは、技術的に使用可
能な論理ゲートを用いて実際に実現できる。図に示す実
施例では、加算器３０は０．８ミクロンＣＭＯＳ技術を
使用している。このためたとえば、Ａ８−Ａ１１および
Ｂ８−Ｂ１１からＣOUT11 までの事実上の最小伝搬時間
には、４つのゲート遅延が必要になる。この事実上の最
小のゲート遅延数は、論理ゲートが有する入力および出
力の数が無制限の場合に論理関数を実行するための理論
上の最小ゲート遅延数（２）とは区別すべきである。
【００１６】図２〜図７は、図１の加算器群３２〜３７
を個別に論理図で示したものである。図２は、図１の加
算器群３２の概略図を示している。加算器群３２はオペ
ランド入力ビットＡ８−Ａ１１，Ｂ８−Ｂ１１と、桁上
げ入力信号ＣOUT7とを受け取って、対応する合計出力信
号Ｓ８−Ｓ１１と桁上げ出力信号ＣOUT11 とを与えてい
る。Ａの各ビットは、対応するＢビットと共に排他的論
理和ゲートへの入力として与えられる。排他的論理和ゲ
ートの出力は「Ｐj 」と称され、ここでｊは当該加算器
群内の当該ビット位置に等しい。またＡの各ビットは、
対応するＢビットと共にＮＡＮＤゲートへの入力として
与えられる。ＮＡＮＤゲートの出力は「反転Ｇj 」と称
される。反転Ｇj 信号（反転Ｇ３を除く）はそれぞれ、
インバータに与えられ、インバータの出力は「Ｇj 」と
称される。ついで信号Ｐj ，ＧjおよびＣｌ（バッファ
リングのため２回反転される）が２つのレベルのＮＡＮ
Ｄゲートに結合されて信号ＣOUT11 を提供する。このた
めＡ８−Ａ１１/ Ｂ８−Ｂ１１からＣOUT11 まで、また
はＣOUT7からＣOUT11 までの最悪の伝搬遅延は４論理レ
ベルであり、これは標準０．８ミクロンＣＭＯＳ論理ゲ
ートを用いた最小数の論理レベルである。図に示した加
算器２０の実施例では、加算機構部４０はバッファリン
グ可能なように充分なセットアップ時間を有する状態
で、信号ＣOUT7を与えている。信号ＣOUT7のタイミング
がクリティカルである他の実施例では、バッファリング
を排除してもよい。
を個別に論理図で示したものである。図２は、図１の加
算器群３２の概略図を示している。加算器群３２はオペ
ランド入力ビットＡ８−Ａ１１，Ｂ８−Ｂ１１と、桁上
げ入力信号ＣOUT7とを受け取って、対応する合計出力信
号Ｓ８−Ｓ１１と桁上げ出力信号ＣOUT11 とを与えてい
る。Ａの各ビットは、対応するＢビットと共に排他的論
理和ゲートへの入力として与えられる。排他的論理和ゲ
ートの出力は「Ｐj 」と称され、ここでｊは当該加算器
群内の当該ビット位置に等しい。またＡの各ビットは、
対応するＢビットと共にＮＡＮＤゲートへの入力として
与えられる。ＮＡＮＤゲートの出力は「反転Ｇj 」と称
される。反転Ｇj 信号（反転Ｇ３を除く）はそれぞれ、
インバータに与えられ、インバータの出力は「Ｇj 」と
称される。ついで信号Ｐj ，ＧjおよびＣｌ（バッファ
リングのため２回反転される）が２つのレベルのＮＡＮ
Ｄゲートに結合されて信号ＣOUT11 を提供する。このた
めＡ８−Ａ１１/ Ｂ８−Ｂ１１からＣOUT11 まで、また
はＣOUT7からＣOUT11 までの最悪の伝搬遅延は４論理レ
ベルであり、これは標準０．８ミクロンＣＭＯＳ論理ゲ
ートを用いた最小数の論理レベルである。図に示した加
算器２０の実施例では、加算機構部４０はバッファリン
グ可能なように充分なセットアップ時間を有する状態
で、信号ＣOUT7を与えている。信号ＣOUT7のタイミング
がクリティカルである他の実施例では、バッファリング
を排除してもよい。
【００１７】図３は、図１の加算器群３３の概略図を示
したものである。入力信号，出力信号および内部信号に
は図２の加算器群３２の対応する信号と同じ記号が付け
られている。しかしながら桁上げ出力信号の反転Ｃ
OUT15 は、負の論理を用いて与えられる。またＣOUT11
から反転ＣOUT15 までの遅延はここではクリティカルで
あり、複合ＣＭＯＳ ＡＮＤ−ＮＯＲゲートを用いて実
現されている。
したものである。入力信号，出力信号および内部信号に
は図２の加算器群３２の対応する信号と同じ記号が付け
られている。しかしながら桁上げ出力信号の反転Ｃ
OUT15 は、負の論理を用いて与えられる。またＣOUT11
から反転ＣOUT15 までの遅延はここではクリティカルで
あり、複合ＣＭＯＳ ＡＮＤ−ＮＯＲゲートを用いて実
現されている。
【００１８】図４は、図１の加算器群３４の概略図を示
したものである。加算器群は負の論理桁上げ入力である
反転ＣOUT15 を受け取って、正の論理信号ＣOUT19 を与
える。反転ＣOUT15 信号は、ただ一つの複合ＣＭＯＳ
ＯＲ−ＮＡＮＤゲートを介して伝搬し、このゲートは負
の論理に対する加算器群３３のＡＮＤ−ＮＯＲゲートに
等しい。
したものである。加算器群は負の論理桁上げ入力である
反転ＣOUT15 を受け取って、正の論理信号ＣOUT19 を与
える。反転ＣOUT15 信号は、ただ一つの複合ＣＭＯＳ
ＯＲ−ＮＡＮＤゲートを介して伝搬し、このゲートは負
の論理に対する加算器群３３のＡＮＤ−ＮＯＲゲートに
等しい。
【００１９】図５は、図１の加算器群３５を概略図で示
したものである。加算器群３５は加算器群３３と似通っ
ている。なぜなら加算器群３５は複合ＡＮＤ−ＮＯＲゲ
ートを介して信号ＣOUT19 を伝搬して、反転ＣOUT23 信
号を与えるからである。しかしながら群３５の方が最上
位加算器群３７に近いので、ＣOUT19 が有効になった
後、より迅速に合計信号Ｓ２０−Ｓ２３を伝搬する必要
がある。そのため桁上げ入力信号ＣOUT19 と、１インバ
ータ・レベルおよび２インバータ・レベルを介してＣ
OUT19 をバッファリングすることによって形成されるそ
の補数は、ただ一つの追加インバータ遅延の後、ＣＭＯ
Ｓ送信ゲートを導通状態にして合計信号Ｓ２０−Ｓ２３
を伝搬する。
したものである。加算器群３５は加算器群３３と似通っ
ている。なぜなら加算器群３５は複合ＡＮＤ−ＮＯＲゲ
ートを介して信号ＣOUT19 を伝搬して、反転ＣOUT23 信
号を与えるからである。しかしながら群３５の方が最上
位加算器群３７に近いので、ＣOUT19 が有効になった
後、より迅速に合計信号Ｓ２０−Ｓ２３を伝搬する必要
がある。そのため桁上げ入力信号ＣOUT19 と、１インバ
ータ・レベルおよび２インバータ・レベルを介してＣ
OUT19 をバッファリングすることによって形成されるそ
の補数は、ただ一つの追加インバータ遅延の後、ＣＭＯ
Ｓ送信ゲートを導通状態にして合計信号Ｓ２０−Ｓ２３
を伝搬する。
【００２０】図６は図１の加算器群３６を概略図で示し
たものである。加算器群３６は加算器群３４と似通って
いる。なぜなら加算器群３６は複合ＯＲ−ＮＡＮＤゲー
トを介して反転ＣOUT23 を伝搬して、信号ＣOUT27 を与
えるからである。さらに加算器群３６は、加算器群３５
と同様、最上位加算器群３７に近いので、反転ＣOUT23
が有効になった後、より迅速に合計信号Ｓ２４−Ｓ２７
を伝搬する必要がある。このため桁上げ入力信号の反転
ＣOUT23 と、１インバータ・レベルおよび２インバータ
・レベルを介して反転ＣOUT23 をバッファリングするこ
とによって形成されるその補数は、ただ一つの追加イン
バータ遅延の後、ＣＭＯＳ送信ゲートを導通状態にして
合計信号Ｓ２４−Ｓ２７を伝搬する。
たものである。加算器群３６は加算器群３４と似通って
いる。なぜなら加算器群３６は複合ＯＲ−ＮＡＮＤゲー
トを介して反転ＣOUT23 を伝搬して、信号ＣOUT27 を与
えるからである。さらに加算器群３６は、加算器群３５
と同様、最上位加算器群３７に近いので、反転ＣOUT23
が有効になった後、より迅速に合計信号Ｓ２４−Ｓ２７
を伝搬する必要がある。このため桁上げ入力信号の反転
ＣOUT23 と、１インバータ・レベルおよび２インバータ
・レベルを介して反転ＣOUT23 をバッファリングするこ
とによって形成されるその補数は、ただ一つの追加イン
バータ遅延の後、ＣＭＯＳ送信ゲートを導通状態にして
合計信号Ｓ２４−Ｓ２７を伝搬する。
【００２１】図７は図１の加算器群３７を概略図で示し
たものである。加算器群３７は、桁上げ入力信号Ｃ
OUT27 が有効になった後、できるだけ速く合計信号Ｓ２
８−Ｓ３１を与えなければならない。このためＣOUT27
とその補数は、ただ一つの追加インバータ遅延の後、Ｃ
ＭＯＳ送信ゲートを起動して合計出力信号Ｓ２８−Ｓ３
１を与える。
たものである。加算器群３７は、桁上げ入力信号Ｃ
OUT27 が有効になった後、できるだけ速く合計信号Ｓ２
８−Ｓ３１を与えなければならない。このためＣOUT27
とその補数は、ただ一つの追加インバータ遅延の後、Ｃ
ＭＯＳ送信ゲートを起動して合計出力信号Ｓ２８−Ｓ３
１を与える。
【００２２】表１に関連して再び図１を参照すると、加
算器３０は、統一されたもしくは同一の加算器群設計を
有する加算器に比べて、総伝搬遅延を減少させることが
明かとなろう。たとえば加算器群３２が反復された場合
には、総伝搬遅延は約１４ゲート遅延だけ増加しよう。
多くの用途において加算器の速度はクリティカルであ
り、加算器速度のこのような改良は、集積回路の性能全
体を改善する。
算器３０は、統一されたもしくは同一の加算器群設計を
有する加算器に比べて、総伝搬遅延を減少させることが
明かとなろう。たとえば加算器群３２が反復された場合
には、総伝搬遅延は約１４ゲート遅延だけ増加しよう。
多くの用途において加算器の速度はクリティカルであ
り、加算器速度のこのような改良は、集積回路の性能全
体を改善する。
【００２３】本発明の一つの側面は、最下位加算器群
（３２）が第１オペランドおよび第２オペランドの対応
するビットを受け取ってから、最下位加算器群（３２）
がその桁上げ出力を与えるまでの第１の遅延が第１の所
定数のゲート遅延に等しく、また中間加算器群（３３，
３４，３５，３６）がそれぞれ第１オペランドおよび第
２オペランドの対応するビットを受け取ってから、中間
加算器群（３３，３４，３５，３６）がそれぞれその桁
上げ出力を与えるまでの第２の遅延が、第２の所定数の
ゲート遅延に等しいことである。
（３２）が第１オペランドおよび第２オペランドの対応
するビットを受け取ってから、最下位加算器群（３２）
がその桁上げ出力を与えるまでの第１の遅延が第１の所
定数のゲート遅延に等しく、また中間加算器群（３３，
３４，３５，３６）がそれぞれ第１オペランドおよび第
２オペランドの対応するビットを受け取ってから、中間
加算器群（３３，３４，３５，３６）がそれぞれその桁
上げ出力を与えるまでの第２の遅延が、第２の所定数の
ゲート遅延に等しいことである。
【００２４】本発明の別の側面は、第１の所定数のゲー
ト遅延が、所定の技術を用いた事実上の最小数のゲート
遅延であるという特色を有することである。
ト遅延が、所定の技術を用いた事実上の最小数のゲート
遅延であるという特色を有することである。
【００２５】本発明のさらに別の側面は、桁上げ入力信
号が有効になった後、最上位加算器群（３７）がその合
計出力に第３遅延を与え、また桁上げ入力信号が有効に
なった後、少なくとも一つの中間加算器群（３３，３
４，３５，３６）がその合計に第４遅延を与え、第３遅
延は第４遅延よりも短いことである。
号が有効になった後、最上位加算器群（３７）がその合
計出力に第３遅延を与え、また桁上げ入力信号が有効に
なった後、少なくとも一つの中間加算器群（３３，３
４，３５，３６）がその合計に第４遅延を与え、第３遅
延は第４遅延よりも短いことである。
【００２６】本発明のさらなる側面は、第３遅延が第３
の所定数のゲート遅延に等しく、また第４の所定数は第
４の所定数のゲート遅延に等しいことである。
の所定数のゲート遅延に等しく、また第４の所定数は第
４の所定数のゲート遅延に等しいことである。
【００２７】本発明のさらに他の側面は、第３の所定数
のゲート遅延が、所定の技術を用いた事実上の最小数の
ゲート遅延としての特徴を有することである。
のゲート遅延が、所定の技術を用いた事実上の最小数の
ゲート遅延としての特徴を有することである。
【００２８】本発明のもう一つの側面は、最下位加算器
群（３２）がさらに一つの桁上げ入力信号を受信して、
その桁上げ入力信号が有効になった後にその桁上げ出力
信号に第５遅延を与え、その第５遅延が第２遅延より短
いことである。
群（３２）がさらに一つの桁上げ入力信号を受信して、
その桁上げ入力信号が有効になった後にその桁上げ出力
信号に第５遅延を与え、その第５遅延が第２遅延より短
いことである。
【００２９】本発明のさらにもう一つの側面は、第５遅
延が第５の所定数のゲート遅延と等しいことである。
延が第５の所定数のゲート遅延と等しいことである。
【００３０】本発明の他のもう一つの側面は、第５の所
定数のゲート遅延が、所定の技術を用いた事実上の最小
数のゲート遅延としての特徴を有することである。
定数のゲート遅延が、所定の技術を用いた事実上の最小
数のゲート遅延としての特徴を有することである。
【００３１】本発明のまた別の側面は、最上位加算器群
（３７）が桁上げ入力信号を受信してから、最上位加算
器群（３７）がその合計を提供するまでの第１遅延が第
１の所定数のゲート遅延に等しく、また中間加算器群
（３３，３４，３５，３６）がそれぞれ桁上げ入力信号
を受信してから、中間加算器群（３３，３４，３５，３
６）がそれぞれその合計を与えるまでの第２遅延が第２
の所定数のゲート遅延に等しいことである。
（３７）が桁上げ入力信号を受信してから、最上位加算
器群（３７）がその合計を提供するまでの第１遅延が第
１の所定数のゲート遅延に等しく、また中間加算器群
（３３，３４，３５，３６）がそれぞれ桁上げ入力信号
を受信してから、中間加算器群（３３，３４，３５，３
６）がそれぞれその合計を与えるまでの第２遅延が第２
の所定数のゲート遅延に等しいことである。
【００３２】本発明のさらに他の側面は、第１遅延が第
１の所定数のゲート遅延に等しく、また第２遅延が第２
の所定数のゲート遅延に等しいことである。
１の所定数のゲート遅延に等しく、また第２遅延が第２
の所定数のゲート遅延に等しいことである。
【００３３】本発明のさらに別の側面は、第１の所定数
のゲート遅延は、所定の技術を用いた事実上の最小数の
ゲート遅延としての特徴を有することである。
のゲート遅延は、所定の技術を用いた事実上の最小数の
ゲート遅延としての特徴を有することである。
【００３４】本発明のもう一つの側面は、この方法が、
最上位加算器群（３７）の対応する桁上げ入力から対応
する合計出力までの伝搬遅延を減じる段階によって構成
されることである。
最上位加算器群（３７）の対応する桁上げ入力から対応
する合計出力までの伝搬遅延を減じる段階によって構成
されることである。
【００３５】本発明のさらにもう一つの側面は、この方
法がさらに、少なくとも一つの中間加算器群（３３，３
４，３５，３６）の桁上げ入力から桁上げ出力までの伝
搬遅延を減じる段階によって構成されることである。
法がさらに、少なくとも一つの中間加算器群（３３，３
４，３５，３６）の桁上げ入力から桁上げ出力までの伝
搬遅延を減じる段階によって構成されることである。
【００３６】本発明のさらに別の側面は、この方法がさ
らに、桁上げ入力を最下位加算器群（３２）に与える段
階、および最下位加算器群（３２）の桁上げ入力から最
下位加算器群（３２）の桁上げ出力までの論理遅延を減
じる段階によって構成されることである。
らに、桁上げ入力を最下位加算器群（３２）に与える段
階、および最下位加算器群（３２）の桁上げ入力から最
下位加算器群（３２）の桁上げ出力までの論理遅延を減
じる段階によって構成されることである。
【００３７】本発明を好適実施例に即して説明してきた
が、当業者には、本発明が種々の方法で変更でき、ここ
に具体的に詳述した実施例以外にも多くの実施例を想定
できることが明かであろう。たとえば２４ビットの加算
器３０における加算器群３２〜３７の優先順位方式は、
種々のサイズの加算器に適用してもよい。一つの明かな
拡張は３２ビットの加算器を形成することであろう。こ
のような加算器では、最下位加算器群は、有効なオペラ
ンド入力から有効な桁上げ出力までの遅延を減じる。中
間群は、桁上げ入力から桁上げ出力までの遅延を減じよ
う。最上位群は桁上げ入力から合計出力までの遅延を減
じよう。加算器３０を異なる技術を用いて実現した場合
には、各群が処理するビット数，論理ゲート・ファンア
ウト，および複合論理ゲートの可用度が変化するかもし
れないが、相対的な優先順位は変わらない。したがって
添付請求の範囲は、本発明の真正の意図および範囲に属
する本発明のすべての変形をカバーすることを意図して
いる。
が、当業者には、本発明が種々の方法で変更でき、ここ
に具体的に詳述した実施例以外にも多くの実施例を想定
できることが明かであろう。たとえば２４ビットの加算
器３０における加算器群３２〜３７の優先順位方式は、
種々のサイズの加算器に適用してもよい。一つの明かな
拡張は３２ビットの加算器を形成することであろう。こ
のような加算器では、最下位加算器群は、有効なオペラ
ンド入力から有効な桁上げ出力までの遅延を減じる。中
間群は、桁上げ入力から桁上げ出力までの遅延を減じよ
う。最上位群は桁上げ入力から合計出力までの遅延を減
じよう。加算器３０を異なる技術を用いて実現した場合
には、各群が処理するビット数，論理ゲート・ファンア
ウト，および複合論理ゲートの可用度が変化するかもし
れないが、相対的な優先順位は変わらない。したがって
添付請求の範囲は、本発明の真正の意図および範囲に属
する本発明のすべての変形をカバーすることを意図して
いる。
【図１】本発明に基づく加算器をブロック図で示したも
のである。
のである。
【図２】図１の各加算器群の一つを論理図で示したもの
である。
である。
【図３】図１の各加算器群の一つを論理図で示したもの
である。
である。
【図４】図１の各加算器群の一つを論理図で示したもの
である。
である。
【図５】図１の各加算器群の一つを論理図で示したもの
である。
である。
【図６】図１の各加算器群の一つを論理図で示したもの
である。
である。
【図７】図１の各加算器群の一つを論理図で示したもの
である。
である。
２０ 加算器
３０ 加算器
３２，３３，３４，３５，３６，３７ 加算器群
４０ 加算機構部
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 昭61−110236（ＪＰ，Ａ)
特開 昭63−226728（ＪＰ，Ａ)
特公 昭62−30451（ＪＰ，Ｂ２)
Claims (2)
- 【請求項１】 不等桁上げ方式を用いた高速桁上げ先見
加算器（３０）であって、 最下位加算器群（３２）から少なくとも１つの中間加算
器群（３３，３４，３５，３６）を経て最上位加算器群
（３７）へ順序付けられた複数の加算器群であって、前
記複数の加算器群の各々は第１および第２オペランドの
予め定める数の対応するビットに応答して複数の合計信
号を生成し、 前記予め定める数は前記最下位加算器群（３２）および
前記少なくとも１つの中間加算器群（３３，３４，３
５，３６）の第１の中間加算器群（３３）双方に対し同
じであり、 前記最下位加算器群（３２）は前記第１および第２オペ
ランドの対応するビットをそれぞれ受信するための第１
および第２入力、その合計の対応するビットを提供する
ための第１出力、およびその桁上げ出力信号を与えるた
めの第２出力を有し、 各中間加算器群（３３，３４，３５，３６）は前記第１
および第２オペランドの対応するビットをそれぞれ受信
するための第１および第２入力、次のより下位の群から
の桁上げ出力信号を受信するための桁上げ入力、その合
計の対応するビットを提供するための第１出力、および
その桁上げ出力信号を与えるための第２出力を有し、 前記最上位加算器群（３７）は前記第１および第２オペ
ランドの対応するビットをそれぞれ受信するための第１
および第２入力、前記少なくとも１つの中間加算器群
（３３，３４，３５，３６）における最上位の加算器群
（３６）からの桁上げ出力信号を受信するための桁上げ
入力、およびその合計の対応するビットを提供するため
の出力を有し、 前記第１および第２オペランドの前記対応するビットが
有効になった後、前記最下位加算器群（３２）は前記桁
上げ出力信号に第１遅延を与える第１桁上げ生成回路を
含み、 前記第１および第２オペランドの前記対応するビットが
有効になった後、前記少なくとも１つの中間加算器群
（３３，３４，３５，３６）の少なくとも１つは前記桁
上げ出力に第２遅延を与える前記第１桁上げ生成回路と
は異なる第２桁上げ生成回路を含み、ここで前記第１遅
延は前記第２遅延より短く、 前記桁上げ入力が有効に
なった後、前記最上位加算器群（３７）は前記合計に第
３遅延を与える第１合計生成回路と、 前記桁上げ入力が有効になった後、前記少なくとも１つ
の中間加算器群（３３，３４，３５，３６）の前記最上
位の中間加算器群（３６）は前記合計に第４遅延を与え
る前記第１合計生成回路とは異なる第２合計生成回路と
をさらに含み、 ここで前記第４遅延は前記第３遅延より大きいこと、 を特徴とする不等桁上げ方式を用いた高速桁上げ先見加
算器（３０）。 - 【請求項２】 桁上げ先見加算器（３０）において第１
および第２オペランドを加算するのに要する総伝搬時間
を減じる方法であって、 前記第１および第２オペランドの対応するビットを、等
しいビット数を有する順序付き群に分離する段階と、 最小位加算器群（３２）から少なくとも１つの中間加算
器群（３３，３４，３５，３６）を経て最上位加算器群
（３７）へ順序付けられた複数の加算器群の対応する加
算器群の入力へ前記順序付き群の各々を提供する段階
と、 前記複数の加算器群の各々における前記第１および第２
オペランドの対応するビットを加算し、前記複数の加算
器群の各々に対応する合計出力および前記最上位加算器
群（３７）を除く前記複数の加算器群の各々に桁上げ出
力を与える段階と、 前記最上位加算器群（３７）を除く各加算器群の前記桁
上げ出力を次のより上位の加算器群の桁上げ入力に結合
する段階と、 各加算器群の前記対応する合計出力を連結して、前記加
算器（３０）の合計出力を提供する段階と、 第１桁上げ生成回路用いて、前記最下位加算器群（３
２）の前記桁上げ出力に前記第１および第２オペランド
の前記対応するビットから第１伝搬遅延を与える段階
と、 前記第１桁上げ生成回路とは異なる第２桁上げ生成回路
を用いて、前記少なくとも１つの中間加算器群（３３，
３４，３５，３６）の１つの前記桁上げ出力に前記第１
および第２オペランドの前記対応するビットから第２伝
搬遅延を与える段階と、から成り、前記第１伝搬遅延は
前記第２伝搬遅延より短く、 第１合計生成回路を用いて、前記少なくとも１つの中間
加算器群（３３，３４，３５，３６）の１つの前記合計
出力に前記桁上げ入力からの第３伝搬遅延を与える段階
と、 前記第１合計生成回路とは異なる第２合計生成回路を用
いて、前記最上位加算器群（３７）の前記合計出力に前
記桁上げ入力からの第４伝搬遅延を与える段階とをさら
に含み、 前記第３伝搬遅延は前記第４伝搬遅延より長いことを特
徴とする桁上げ先見加算器（３０）において第１および
第２オペランドを加算するのに要する総伝搬時間を減じ
る方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US94941392A | 1992-09-22 | 1992-09-22 | |
| US949413 | 1992-09-22 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06195201A JPH06195201A (ja) | 1994-07-15 |
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