JPH0552530B2 - - Google Patents
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- JPH0552530B2 JPH0552530B2 JP60021579A JP2157985A JPH0552530B2 JP H0552530 B2 JPH0552530 B2 JP H0552530B2 JP 60021579 A JP60021579 A JP 60021579A JP 2157985 A JP2157985 A JP 2157985A JP H0552530 B2 JPH0552530 B2 JP H0552530B2
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- JP
- Japan
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- 238000010586 diagram Methods 0.000 description 13
- 230000000644 propagated effect Effects 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
- G06F7/5055—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination in which one operand is a constant, i.e. incrementers or decrementers
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
- G06F7/506—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages
- G06F7/508—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages using carry look-ahead circuits
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- Computing Systems (AREA)
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- General Engineering & Computer Science (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
（発明の属する技術分野）
本発明は、モノリシツク集積回路について条件
付き桁上げ加算、増分および優先符号化のような
計算を実行する加算器に関し、特に、比較的複雑
でない集積回路に使用して最適で、各計算を実行
するのに必要な論理ステージの数が、計算を実行
するビツト数の底が２の対数（log2）をとつたも
のに比例するように、バイナリ・トリーを使用し
て計算を行なう加算器に関する。
付き桁上げ加算、増分および優先符号化のような
計算を実行する加算器に関し、特に、比較的複雑
でない集積回路に使用して最適で、各計算を実行
するのに必要な論理ステージの数が、計算を実行
するビツト数の底が２の対数（log2）をとつたも
のに比例するように、バイナリ・トリーを使用し
て計算を行なう加算器に関する。
（従来技術）
最適な大規模集積回路（LSI）を設計するには
製造を容易にするためチツプをできる限り簡単化
し、回路の計算速度を最大にする必要がある。
製造を容易にするためチツプをできる限り簡単化
し、回路の計算速度を最大にする必要がある。
第８図は従来リツプル加算器セルを示すブロツ
ク図である。Ａ(i)とＢ(i)は加算すべき２つのオペ
ランド（演算数）の個々のｉステージのビツトで
ある。Cin(i)は前ステージの加算器セルからのキ
ヤリ・イン信号であり、Cout(i)は現在のセルか
らのキヤリ・アウト信号であり、Sum(i)は現在
のセルでの和信号である。あるセルのキヤリ・ア
ウト信号は次のセルのキヤリ・イン信号である。
＋が論理和、＊が論理積、XORが排他的論理和
であるブール論理代数を利用して、次のように表
わすことができる。
ク図である。Ａ(i)とＢ(i)は加算すべき２つのオペ
ランド（演算数）の個々のｉステージのビツトで
ある。Cin(i)は前ステージの加算器セルからのキ
ヤリ・イン信号であり、Cout(i)は現在のセルか
らのキヤリ・アウト信号であり、Sum(i)は現在
のセルでの和信号である。あるセルのキヤリ・ア
ウト信号は次のセルのキヤリ・イン信号である。
＋が論理和、＊が論理積、XORが排他的論理和
であるブール論理代数を利用して、次のように表
わすことができる。
Sum(i)＝（Ａ(i) XOR Ｂ(i) XOR Cin(i)
Cout(i)＝（ （Ａ(i)＋Ｂ(i)）＊Cin(i)）＋（Ａ(i)
＊Ｂ(i)） 第９図は、２つの２進数を加算するために、第
８図に示す任意の数のリツプル加算器セルを直列
に接続することによつてどのようにしてリツプル
全加算器を作ることができるのかを示すものであ
る。これはすべてのリツプル・セル１ないしｎに
ついて、Cout(i)をCin（ｉ＋１）に接続すること
によつて実行することができる。なお、１は２進
加算の最下位ビツトであり、ｎは最上位である。
＊Ｂ(i)） 第９図は、２つの２進数を加算するために、第
８図に示す任意の数のリツプル加算器セルを直列
に接続することによつてどのようにしてリツプル
全加算器を作ることができるのかを示すものであ
る。これはすべてのリツプル・セル１ないしｎに
ついて、Cout(i)をCin（ｉ＋１）に接続すること
によつて実行することができる。なお、１は２進
加算の最下位ビツトであり、ｎは最上位である。
すべてのリツプル加算器セルは全く同一である
ので、リツプル加算器はチツプを複雑にすること
なく大規模集積回路上に作ることができる。しか
しながら、リツプル加算器の各セルが加算の一論
理ステージを担うので，計算を実行するのに必要
な論理ステージの数はビツト数に直接比例する。
また、各セル内部での計算はすぐ前のステージの
セルの出力が決定されるまで実行することができ
ない。したがつて、リツプル加算器は比較的低速
となる。
ので、リツプル加算器はチツプを複雑にすること
なく大規模集積回路上に作ることができる。しか
しながら、リツプル加算器の各セルが加算の一論
理ステージを担うので，計算を実行するのに必要
な論理ステージの数はビツト数に直接比例する。
また、各セル内部での計算はすぐ前のステージの
セルの出力が決定されるまで実行することができ
ない。したがつて、リツプル加算器は比較的低速
となる。
その他の従来方式は、加算やそのような技術を
桁上げ先見方式やその他の条件付き桁上げ技術を
用いることにより計算の速度を上げている。例え
ば、各計算を実行するのに必要な論理ステージ数
は、計算を実行すべきビツト数の対数（底は２）
に比例する。しかしながら、各計算を実行するの
に必要な論理ステージの数が、計算を実行すべき
ビツト数の対数（底が２）をとつたものに比例
し、且つ回路が複雑とならない回路の製造を可能
とする従来技術はなかつた。
桁上げ先見方式やその他の条件付き桁上げ技術を
用いることにより計算の速度を上げている。例え
ば、各計算を実行するのに必要な論理ステージ数
は、計算を実行すべきビツト数の対数（底は２）
に比例する。しかしながら、各計算を実行するの
に必要な論理ステージの数が、計算を実行すべき
ビツト数の対数（底が２）をとつたものに比例
し、且つ回路が複雑とならない回路の製造を可能
とする従来技術はなかつた。
（発明の目的）
本発明は論理ステージの数が少なく且つ回路が
簡単な加算回路を提供することを目的とする。
簡単な加算回路を提供することを目的とする。
（発明の構成）
本発明によれば、各計算を実行するのに必要な
論理ステージの数が計算を実行すべきビツト数の
対数（底が２）をとつた値に比例する桁上げ伝播
加算等の計算を実行するためLSIに適した回路が
提供される。この回路は限られた数のセルに分け
ることができ、それによつて複雑さを最小限にと
どめて設計と製造を容易とする。各セルはオペラ
ンドからビツトを受け入れる手段と、中間のバイ
ナリ・トリー値を受け入れる手段を有する。セル
は入力情報を組合わせ、次のセルのための中間バ
イナリ・トリー値と演算結果とを生ずる。
論理ステージの数が計算を実行すべきビツト数の
対数（底が２）をとつた値に比例する桁上げ伝播
加算等の計算を実行するためLSIに適した回路が
提供される。この回路は限られた数のセルに分け
ることができ、それによつて複雑さを最小限にと
どめて設計と製造を容易とする。各セルはオペラ
ンドからビツトを受け入れる手段と、中間のバイ
ナリ・トリー値を受け入れる手段を有する。セル
は入力情報を組合わせ、次のセルのための中間バ
イナリ・トリー値と演算結果とを生ずる。
（実施例）
第１図、第２図は本発明の加算器の一実施例に
よる全加算器の一部を示し、第３図に第１、第２
図に組立図を示す。この全加算器のセル１００、
は１組の入力ワイヤ１１５と１組の出力ワイヤ１
２５を有し、入力ワイヤはA0，A1，B0，B1，
C0，C1，D0，D1，E0，E1，F0，F1，G0，G1
が付され、出力ワイヤもA0，A1，B0，B1，C0，
C1，D0，D1，E0，E1，F0，F1，G0，G1が付さ
れている。各ワイヤＡ０〜Ｇ１は中間を省略して
描しており、入力ワイヤA0、A1は入力ワイヤ１
１５と論理ボツクス１７５とを接続している。
又、B0〜G1は、入力ワイヤ１１５と出力ワイヤ
１２５とを接続している。入力ワイヤ１１５と出
力ワイヤ１２５は中間バイナリ・トリー値を伝達
する。中間バイナリ・トリー値とは、バイナリ・
トリー値計算を行なうのに使用することができる
各セルの間で伝達されるデータである。バイナ
リ・トリー計算は、各計算を行なうのに必要な論
理ステージの数が、計算を行なうビツト数（この
場合は各加数におけるビツト数）のlog2をとつた
ものに比例するようにトリー形式で行われる計算
である。
よる全加算器の一部を示し、第３図に第１、第２
図に組立図を示す。この全加算器のセル１００、
は１組の入力ワイヤ１１５と１組の出力ワイヤ１
２５を有し、入力ワイヤはA0，A1，B0，B1，
C0，C1，D0，D1，E0，E1，F0，F1，G0，G1
が付され、出力ワイヤもA0，A1，B0，B1，C0，
C1，D0，D1，E0，E1，F0，F1，G0，G1が付さ
れている。各ワイヤＡ０〜Ｇ１は中間を省略して
描しており、入力ワイヤA0、A1は入力ワイヤ１
１５と論理ボツクス１７５とを接続している。
又、B0〜G1は、入力ワイヤ１１５と出力ワイヤ
１２５とを接続している。入力ワイヤ１１５と出
力ワイヤ１２５は中間バイナリ・トリー値を伝達
する。中間バイナリ・トリー値とは、バイナリ・
トリー値計算を行なうのに使用することができる
各セルの間で伝達されるデータである。バイナ
リ・トリー計算は、各計算を行なうのに必要な論
理ステージの数が、計算を行なうビツト数（この
場合は各加数におけるビツト数）のlog2をとつた
ものに比例するようにトリー形式で行われる計算
である。
セル１００がキヤリ・イン信号を有するかどう
か判定するため、入力ワイヤ１１５はキヤリ・イ
ン論理ボツクス１３０によつて使用される。ｊ次
（基数２）の加数ビツトを加えるリツプル加算器
セルがキヤリ・イン信号を有するとき、ｊ次の２
つの加数ビツトを加えるセルはキヤリ・イン信号
を有する。同様に、ｊ次の２つの加数ビツトを加
えるセルは、ｊ次の加数ビツトを加えるリツプル
加算器セルがキヤリ・アウト信号を有するときキ
ヤリ・アウト信号を有する。
か判定するため、入力ワイヤ１１５はキヤリ・イ
ン論理ボツクス１３０によつて使用される。ｊ次
（基数２）の加数ビツトを加えるリツプル加算器
セルがキヤリ・イン信号を有するとき、ｊ次の２
つの加数ビツトを加えるセルはキヤリ・イン信号
を有する。同様に、ｊ次の２つの加数ビツトを加
えるセルは、ｊ次の加数ビツトを加えるリツプル
加算器セルがキヤリ・アウト信号を有するときキ
ヤリ・アウト信号を有する。
入力ワイヤ１１５は、出力ワイヤ１２５に対す
る値を決定するためにもセル１００によつて使用
される。次に、出力ワイヤ１２５が１組の入力ワ
イヤ２１５としてセル２００のために使用され
る。セル１００のキヤリ・イン値はキヤリ・イン
論理ボツクス１３０の出力１３１に現われる。
る値を決定するためにもセル１００によつて使用
される。次に、出力ワイヤ１２５が１組の入力ワ
イヤ２１５としてセル２００のために使用され
る。セル１００のキヤリ・イン値はキヤリ・イン
論理ボツクス１３０の出力１３１に現われる。
各セルは全加算を行なう。例えば、セル１００
は記号Ａが付された加算ビツト１１６とＢが付さ
れた加算ビツト１１７について全加算を行なう。
和１０１は、加算ビツト１１６と加算ビツト１１
７を排他的論理和ゲート１１０の入力に結合する
ことによつて決定される。次にゲート１１０の出
力は排他的論理和ゲート１２０に結合される。や
はりゲート１２０の入力に結合されているのは論
理ボツクス１３０の出力１３１である。ゲート１
２０の出力は和１０１である。
は記号Ａが付された加算ビツト１１６とＢが付さ
れた加算ビツト１１７について全加算を行なう。
和１０１は、加算ビツト１１６と加算ビツト１１
７を排他的論理和ゲート１１０の入力に結合する
ことによつて決定される。次にゲート１１０の出
力は排他的論理和ゲート１２０に結合される。や
はりゲート１２０の入力に結合されているのは論
理ボツクス１３０の出力１３１である。ゲート１
２０の出力は和１０１である。
ブール論理式
Sum＝Ａ XOR Ｂ XOR Ｃ
を使用する。上式において、Sumは和１０１、
Ａは加算ビツト１１６、Ｂは加算ビツト１１７、
Ｃはキヤリ・イン論理ボツクス１３０の出力すな
わち１３１でのキヤリ・イン値である。
Ａは加算ビツト１１６、Ｂは加算ビツト１１７、
Ｃはキヤリ・イン論理ボツクス１３０の出力すな
わち１３１でのキヤリ・イン値である。
加算器は、A0，A1，B0，B1，C0，C1，…
G0，G1の付されたワイヤを使用して先見桁上げ
（キヤリルツクヘツド）を実行する。これがどの
ように行われるのかは後述する。
G0，G1の付されたワイヤを使用して先見桁上げ
（キヤリルツクヘツド）を実行する。これがどの
ように行われるのかは後述する。
中間バイナリ・トリー値を計算する先見桁上げ
論理は以下のような回路によつて具体化される。
第１図のセル１００において、加算ビツト１１６
と加算ビツト１１７はANDゲート１５０および
ORゲート１４０に入力される。ANDゲート１５
０とORゲート１４０はバイナリ・トリー論理ボ
ツクス１７５に入力され、AOと付された入力ワ
イヤ１１８およびＡ１と付された入力ワイヤ１１
９と結合する。この結合を実現するために２つの
レベルが使用される。ANDゲート１８０、１９
０は第１のレベルを形成し、ORゲート１７０，
１６０は第２のレベルを形成する。
論理は以下のような回路によつて具体化される。
第１図のセル１００において、加算ビツト１１６
と加算ビツト１１７はANDゲート１５０および
ORゲート１４０に入力される。ANDゲート１５
０とORゲート１４０はバイナリ・トリー論理ボ
ツクス１７５に入力され、AOと付された入力ワ
イヤ１１８およびＡ１と付された入力ワイヤ１１
９と結合する。この結合を実現するために２つの
レベルが使用される。ANDゲート１８０、１９
０は第１のレベルを形成し、ORゲート１７０，
１６０は第２のレベルを形成する。
論理ボツクス１７５は出力ワイヤ１７６，１７
７を有する。出力ワイヤ１７６，１７７は出力ワ
イヤ１２５と組になつており、それぞれA0，A1
を付されている。
７を有する。出力ワイヤ１７６，１７７は出力ワ
イヤ１２５と組になつており、それぞれA0，A1
を付されている。
ブール論理
A0（out）＝（Ａ＊Ｂ）＋（Ａ＋Ｂ）＊A0（in））
……(1) A1（out）＝（Ａ＊Ｂ）＋（Ａ＋Ｂ）＊A1（in））
……(2) を使用する。上式において、Ａは加算ビツト１１
６、Ｂは加算ビツト１１７、A0（in）は入力ワイ
ヤ１１８、A1（in）は入力ワイヤ１１９、A0
（out）は出力ワイヤ１７６、A1（out）は出力ワ
イヤ１７７である。
……(1) A1（out）＝（Ａ＊Ｂ）＋（Ａ＋Ｂ）＊A1（in））
……(2) を使用する。上式において、Ａは加算ビツト１１
６、Ｂは加算ビツト１１７、A0（in）は入力ワイ
ヤ１１８、A1（in）は入力ワイヤ１１９、A0
（out）は出力ワイヤ１７６、A1（out）は出力ワ
イヤ１７７である。
第１図のセル２００においては、A0はセル１
００内に桁上げが発生したかどうかを示し、A1
は桁上げがセル１００を通じて伝播することがで
きたかどうかを示す。セル３００において、A0
はセル２００内に桁上げが発生したかどうかを示
し、A1は桁上げがセル２００を通じて伝播する
ことができたかどうかを示し、B0はセル１００
内に桁上げが発生したかどうかを示し、B1は桁
上げがセル１００を通して伝播することができた
かどうかを示す。第２図のセル４００において、
A0は連続するセル２００と３００に桁上げが発
生したかどうかを指示し、A1は連続するセル２
００と３００を通して桁上げを伝播することがで
きたかどうかを示し、B0はセル１００内に桁上
げが発生したかどうかを示し、B1はセル１００
を通して桁上げを伝播することができたかどうか
を示す。
００内に桁上げが発生したかどうかを示し、A1
は桁上げがセル１００を通じて伝播することがで
きたかどうかを示す。セル３００において、A0
はセル２００内に桁上げが発生したかどうかを示
し、A1は桁上げがセル２００を通じて伝播する
ことができたかどうかを示し、B0はセル１００
内に桁上げが発生したかどうかを示し、B1は桁
上げがセル１００を通して伝播することができた
かどうかを示す。第２図のセル４００において、
A0は連続するセル２００と３００に桁上げが発
生したかどうかを指示し、A1は連続するセル２
００と３００を通して桁上げを伝播することがで
きたかどうかを示し、B0はセル１００内に桁上
げが発生したかどうかを示し、B1はセル１００
を通して桁上げを伝播することができたかどうか
を示す。
ラインA0，A1，…G0，G1の情報が各セル内
の同一の論理ボツクス（例えば第１図のセル１０
０内の論理ボツクス１３０）によつて利用されて
そのセルにキヤリ・イン信号が存在するかどうか
が判定される。第５図と第６図は論理ボツクス１
３０の第１、第２実施例を表わす回路図である。
記号A0，A1，B0，B1，C0，C1，D0，D1，E0，
E1，F0，E1，G0，G1が付された入力について
は、セルの各々の入力にあつて第３図、第４図お
よび第４Ａ〜Ｄ図内で同一記号が付されたワイヤ
を参照のこと。論理は第３図の８ビツト全加算器
内の各セルについて同一である。
の同一の論理ボツクス（例えば第１図のセル１０
０内の論理ボツクス１３０）によつて利用されて
そのセルにキヤリ・イン信号が存在するかどうか
が判定される。第５図と第６図は論理ボツクス１
３０の第１、第２実施例を表わす回路図である。
記号A0，A1，B0，B1，C0，C1，D0，D1，E0，
E1，F0，E1，G0，G1が付された入力について
は、セルの各々の入力にあつて第３図、第４図お
よび第４Ａ〜Ｄ図内で同一記号が付されたワイヤ
を参照のこと。論理は第３図の８ビツト全加算器
内の各セルについて同一である。
第５図に具体化されている論理回路のブール関
数は次のとおりである。
数は次のとおりである。
Cin(i)＝A0
＋（A1＊B0）
＋（A1＊B1＊C0）
＋（A1＊B1＊C1＊D0）
＋（A1＊B1＊C1＊D1＊E0）
＋（A1＊B1＊C1＊D1＊E1＊F0）
＋（A1＊B1＊C1＊D1＊E1＊F1＊G0）
＋（A1＊B1＊C1＊D1＊E1＊F1＊G1
＊Cinadder） キヤリ発生入力A0，……、G0は論理０に回路
によつて初期設定される。キヤリ伝播入力A1，
……，G1は論理１に初期設定される。どのセル
についても、入力の対A0とA1は最高次の前のセ
ル内にキヤリ発生またはキヤリ伝播があつたかど
うかを指示する。入力対B0とB1は次に最も高次
の前のセル内にキヤリ発生またはキヤリ伝播があ
つたかどうかを指示する。以下、対G0とG1まで
同様である。入力A0によつて表わされるセル内
にキヤリ発生があると、Cin(i)は論理１である。
B0によつて表わされるセル内にキヤリ発生があ
り、A1によつて表わされるセル内にキヤリ伝播
があると、Cin(i)は論理１である。C0によつて表
わされるセル内にキヤリ発生があり、A1によつ
て表わされるセルとB1によつて表わされるセル
内にキヤリ伝播があると、Cin(i)は論理１であ
る。以下、セルD0ないしG0まで同様である。加
算器にキヤリ・イン信号（Cinadder）があると、
A1，……，G1がすべて論理１にあつた場合、
Cin(i)は論理１となる。これは、A1，……，G1
によつて表わされるセルの前の全部のセルまたは
グループがキヤリ伝播を行なうことを意味してい
る。
＊Cinadder） キヤリ発生入力A0，……、G0は論理０に回路
によつて初期設定される。キヤリ伝播入力A1，
……，G1は論理１に初期設定される。どのセル
についても、入力の対A0とA1は最高次の前のセ
ル内にキヤリ発生またはキヤリ伝播があつたかど
うかを指示する。入力対B0とB1は次に最も高次
の前のセル内にキヤリ発生またはキヤリ伝播があ
つたかどうかを指示する。以下、対G0とG1まで
同様である。入力A0によつて表わされるセル内
にキヤリ発生があると、Cin(i)は論理１である。
B0によつて表わされるセル内にキヤリ発生があ
り、A1によつて表わされるセル内にキヤリ伝播
があると、Cin(i)は論理１である。C0によつて表
わされるセル内にキヤリ発生があり、A1によつ
て表わされるセルとB1によつて表わされるセル
内にキヤリ伝播があると、Cin(i)は論理１であ
る。以下、セルD0ないしG0まで同様である。加
算器にキヤリ・イン信号（Cinadder）があると、
A1，……，G1がすべて論理１にあつた場合、
Cin(i)は論理１となる。これは、A1，……，G1
によつて表わされるセルの前の全部のセルまたは
グループがキヤリ伝播を行なうことを意味してい
る。
第３図の本発明の実施例は８ビツトの全加算器
を作るために４個の型のセルだけを必要とするだ
けである。第３Ａ図のセル９０１は第１，２図の
セル１００、セル３００、セル５００、セル７０
０と同一である。第３Ａ図のセル９０２は第１，
２図のセル２００、セル６００と同一である。第
３Ａ図のセル９０３は第２図のセル４００と同一
である。第３Ａ図のセル９０４は第２図のセル８
００と同一である。
を作るために４個の型のセルだけを必要とするだ
けである。第３Ａ図のセル９０１は第１，２図の
セル１００、セル３００、セル５００、セル７０
０と同一である。第３Ａ図のセル９０２は第１，
２図のセル２００、セル６００と同一である。第
３Ａ図のセル９０３は第２図のセル４００と同一
である。第３Ａ図のセル９０４は第２図のセル８
００と同一である。
各セル形式内の差異は極めて小さい。例えば、
セル２００がセル１００と異なる点は、セル２０
０のバイナリ・トリ論理ボツクス２７５がセル１
００の対応する論理ボツクス１７５とは異なる入
力を有し、１組の出力ライン２２５がセル１００
の対応する出力ライン１２５と異なるように決定
されることだけである。
セル２００がセル１００と異なる点は、セル２０
０のバイナリ・トリ論理ボツクス２７５がセル１
００の対応する論理ボツクス１７５とは異なる入
力を有し、１組の出力ライン２２５がセル１００
の対応する出力ライン１２５と異なるように決定
されることだけである。
もう１つのセル形式、つまり第３Ａ図のセル９
０５を加えるだけで16ビツト全加算器を作ること
ができる。第４Ａ，４Ｂ，４Ｃ，４Ｄ図は本発明
の加算器の他の実施例を示す16ビツト全加算器の
回路図で、第４図は第４Ｂ，４Ｃ，４Ｄ図の組立
図である。
０５を加えるだけで16ビツト全加算器を作ること
ができる。第４Ａ，４Ｂ，４Ｃ，４Ｄ図は本発明
の加算器の他の実施例を示す16ビツト全加算器の
回路図で、第４図は第４Ｂ，４Ｃ，４Ｄ図の組立
図である。
ワイヤの多くは余分であるように見える。例え
ば、第２図のセル４００においては、セル４００
にキヤリ・イン信号があるかどうかを計算するの
に必要なのは、ワイヤA0，A1，B0，B1だけで
ある。しかし、キヤリ・イン論理がボツクス４３
０によつて実行される計算にワイヤC0，C1ない
しG0，G1が含まれている。各セルの間の類似性
を最大限に高めるためにワイヤがこのように余分
にあるのであり、これによつてチツプ構造が非常
に簡単となる。
ば、第２図のセル４００においては、セル４００
にキヤリ・イン信号があるかどうかを計算するの
に必要なのは、ワイヤA0，A1，B0，B1だけで
ある。しかし、キヤリ・イン論理がボツクス４３
０によつて実行される計算にワイヤC0，C1ない
しG0，G1が含まれている。各セルの間の類似性
を最大限に高めるためにワイヤがこのように余分
にあるのであり、これによつてチツプ構造が非常
に簡単となる。
第７図において、本発明はインクリメンタのセ
ルの内部で具体化されて示されている。各セルに
はいるワイヤ、例えばセル１０００内のワイヤ
A1，B1，C1，D1，E1，は１組のANDゲート、
例えばセル１０００内のゲート１００１とゲート
１００２、を通して結合される。セル１０００は
中間バイナリ・トリー値を計算する働きをし、こ
の場合はキヤリ・インが例えばセル１０００の入
力１００３に伝播されたかどうかを判定するため
に使用される。排他的論理和ゲート、例えばセル
１０００のゲート１００４は、セルに対応するオ
ペランド・ビツト、例えばセル１０００に対応す
るオペランド・ビツト１００５を、ゲート１００
２の出力と結合する。排他的論理和ゲート１００
４は演算機能、この場合はインクリメント機能、
を実行するための手段として働く。この実施例も
構造を簡単にするために限られたセル形式を有す
る。
ルの内部で具体化されて示されている。各セルに
はいるワイヤ、例えばセル１０００内のワイヤ
A1，B1，C1，D1，E1，は１組のANDゲート、
例えばセル１０００内のゲート１００１とゲート
１００２、を通して結合される。セル１０００は
中間バイナリ・トリー値を計算する働きをし、こ
の場合はキヤリ・インが例えばセル１０００の入
力１００３に伝播されたかどうかを判定するため
に使用される。排他的論理和ゲート、例えばセル
１０００のゲート１００４は、セルに対応するオ
ペランド・ビツト、例えばセル１０００に対応す
るオペランド・ビツト１００５を、ゲート１００
２の出力と結合する。排他的論理和ゲート１００
４は演算機能、この場合はインクリメント機能、
を実行するための手段として働く。この実施例も
構造を簡単にするために限られたセル形式を有す
る。
加算器は先見桁上げを以下のように実行する。
記号A0，A1，B0，B1，C0，C1，……，G0，
G1が付されたワイヤ対は各セルに出入りしてい
る。ワイヤA0，A1，……，G0，G1は、ゼロ、
１またはそれ以上前のセルを通して桁上げが発生
したか、あるいは伝播したかどうかを示す。１個
のセルは、そのセルがキヤリ・イン信号を有する
かどうかに無関係にキヤリ・アウト信号を有した
とき桁上げ信号を発生する。１個のセルは、その
セルが少なくともキヤリ・イン信号を有した場合
にキヤリ・アウト信号を有するときに桁上げ信号
を伝播する。最下位のセルがキヤリ・インを有す
るかどうかに無関係に、最上位のセルがキヤリ・
アウト信号を有したとき複数の連続したセルが桁
上げ信号を発生スル。同様に、少なくとも最下位
のセルがキヤリ・イン信号を有した場合、最上位
のセルがキヤリ・アウト信号を有するとき複数の
連続したセルが桁上げ信号を伝播する。
記号A0，A1，B0，B1，C0，C1，……，G0，
G1が付されたワイヤ対は各セルに出入りしてい
る。ワイヤA0，A1，……，G0，G1は、ゼロ、
１またはそれ以上前のセルを通して桁上げが発生
したか、あるいは伝播したかどうかを示す。１個
のセルは、そのセルがキヤリ・イン信号を有する
かどうかに無関係にキヤリ・アウト信号を有した
とき桁上げ信号を発生する。１個のセルは、その
セルが少なくともキヤリ・イン信号を有した場合
にキヤリ・アウト信号を有するときに桁上げ信号
を伝播する。最下位のセルがキヤリ・インを有す
るかどうかに無関係に、最上位のセルがキヤリ・
アウト信号を有したとき複数の連続したセルが桁
上げ信号を発生スル。同様に、少なくとも最下位
のセルがキヤリ・イン信号を有した場合、最上位
のセルがキヤリ・アウト信号を有するとき複数の
連続したセルが桁上げ信号を伝播する。
さらに具体的に説明すると、２つのオペランド
のｊ次のビツトを加える１個のセルは、ｊ次のビ
ツトの両方が論理１、つまり Cgj＝Aj＊Bj ……(3) であると桁上げを発生する。上式において、Cgj
はセルｊでの桁上げ発生、Ajは加数の一方のｊ
次のビツト、Bjは他方の加数のｊ次のビツトで
ある。
のｊ次のビツトを加える１個のセルは、ｊ次のビ
ツトの両方が論理１、つまり Cgj＝Aj＊Bj ……(3) であると桁上げを発生する。上式において、Cgj
はセルｊでの桁上げ発生、Ajは加数の一方のｊ
次のビツト、Bjは他方の加数のｊ次のビツトで
ある。
２つの加数のｊ次のビツトを加える１個のセル
は、ｊ次のビツト加数のいずれかが論理１、つま
り Cpj＝Aj＋Bj ……(4) であると桁上げを伝播する。上式において、Cpj
はセルｊでの桁上げ伝播、Ajは加数の一方のｊ
次のビツト、Bjは他方の加数のｊ次のビツトで
ある。
は、ｊ次のビツト加数のいずれかが論理１、つま
り Cpj＝Aj＋Bj ……(4) であると桁上げを伝播する。上式において、Cpj
はセルｊでの桁上げ伝播、Ajは加数の一方のｊ
次のビツト、Bjは他方の加数のｊ次のビツトで
ある。
セルが連続している場合、桁上げ発生と桁上げ
伝播を複数のセルについて計算することもでき
る。例えば、ｊ−１枚の加数ビツトとｊ次の加数
ビツトを加算する２つの互いに隣接するセルは以
下の論理式に従つて桁上げを発生する。
伝播を複数のセルについて計算することもでき
る。例えば、ｊ−１枚の加数ビツトとｊ次の加数
ビツトを加算する２つの互いに隣接するセルは以
下の論理式に従つて桁上げを発生する。
Cgj-1,j＝Cgj＋（Cpj＊Cgj-1） ……(5)
上式において、Cgj-1,jはｊ−１次とｊ次の連続
するセルについての桁上げを発生であり、Cgj-1
はｊ−１次の１個のセルについての桁上げ発生で
あり（つまり、Cgj-1＝Agj-1＊Bj-1）、Cpj-1はｊ
−１次のセルについての桁上げ伝播である（つま
り、Cpj-1＝Aj-1＋Bj-1）。同様に、同じ２つのセ
ルが次の論理式に従つて桁上げを伝播する。
するセルについての桁上げを発生であり、Cgj-1
はｊ−１次の１個のセルについての桁上げ発生で
あり（つまり、Cgj-1＝Agj-1＊Bj-1）、Cpj-1はｊ
−１次のセルについての桁上げ伝播である（つま
り、Cpj-1＝Aj-1＋Bj-1）。同様に、同じ２つのセ
ルが次の論理式に従つて桁上げを伝播する。
Cpj-1,j＝Cgj＋（Cpj＊Cpj-1） ……(6)
桁上げ発生と互いに隣接するセル（ｊ−２）、
（ｊ−１）、ｊを通じての桁上げ伝播は以下の論理
式によつて決定することができる。
（ｊ−１）、ｊを通じての桁上げ伝播は以下の論理
式によつて決定することができる。
Cgj-2,j＝Cgj＋（Cpj＊Cgj-2,j-1）＝Cgj＋（Cpj＊
（Cpj-1＋（Cpj-1＊Cgj-2））） ……(7) Cpj-2,j＝Cgj＋（Cpj＊Cpj-2,j-1）＝Cpj＋（Cpj＊
（Cgj-1＋（Cpj-1＊Cpj-2））） ……(8) 論理ボツクス１７５とセル１００，２００，３
００……，７００内の同様の論理ボツクスを使用
して式(3)ないし(8)の論理を実行することができ
る。例えば、式(1)と(2)においてCgをA0（out）に
置換し、CpをA1（out）に置換し、A0（in）を０
に初期設定し、A1（in）を１に初期設定すると、
式(1)と(2)は Cg＝Ａ＊Ｂ……(9) Cp＝Ａ＋Ｂ……(10) となる。これらはそれぞれ式(3)と(4)と同様であ
る。式(1)と(2)において、Cgj-1,jをA0（out）に置換
し、Cpj-1,jをA1（out）に置換し、Cgjを（Ａ＊Ｂ）
に置換し、Cpjを（Ａ＋Ｂ）に置換し、Cgj-1をA0
（in）を置換し、Cpj-1をA1（in）に置換すると、
式(1)と(2)は Cgj-1,j＝Cgj＋（Cpj＊Cgj-1） ……(11) Cpj-1,j＝Cgj＋（Cpj＊Cpj-1） ……(12) となる。これらはそれぞれ式(5)と(6)と同様であ
る。論理先見桁上げボツクス１７５のようなキヤ
リ・ルツクスヘツド論理ボツクスを順次結合する
ことによつても式(7)と(8)を生ずることができる。
同様に、４個かそれ以上のセルを通した、桁上げ
発生と桁上げ伝播とを決定する論理を生ずること
ができる。
（Cpj-1＋（Cpj-1＊Cgj-2））） ……(7) Cpj-2,j＝Cgj＋（Cpj＊Cpj-2,j-1）＝Cpj＋（Cpj＊
（Cgj-1＋（Cpj-1＊Cpj-2））） ……(8) 論理ボツクス１７５とセル１００，２００，３
００……，７００内の同様の論理ボツクスを使用
して式(3)ないし(8)の論理を実行することができ
る。例えば、式(1)と(2)においてCgをA0（out）に
置換し、CpをA1（out）に置換し、A0（in）を０
に初期設定し、A1（in）を１に初期設定すると、
式(1)と(2)は Cg＝Ａ＊Ｂ……(9) Cp＝Ａ＋Ｂ……(10) となる。これらはそれぞれ式(3)と(4)と同様であ
る。式(1)と(2)において、Cgj-1,jをA0（out）に置換
し、Cpj-1,jをA1（out）に置換し、Cgjを（Ａ＊Ｂ）
に置換し、Cpjを（Ａ＋Ｂ）に置換し、Cgj-1をA0
（in）を置換し、Cpj-1をA1（in）に置換すると、
式(1)と(2)は Cgj-1,j＝Cgj＋（Cpj＊Cgj-1） ……(11) Cpj-1,j＝Cgj＋（Cpj＊Cpj-1） ……(12) となる。これらはそれぞれ式(5)と(6)と同様であ
る。論理先見桁上げボツクス１７５のようなキヤ
リ・ルツクスヘツド論理ボツクスを順次結合する
ことによつても式(7)と(8)を生ずることができる。
同様に、４個かそれ以上のセルを通した、桁上げ
発生と桁上げ伝播とを決定する論理を生ずること
ができる。
（発明の効果）
本発明によれば、小数の類似の型のセルを使用
しているので、LSIに使用して最適であり又、高
速に演算処理可能である。
しているので、LSIに使用して最適であり又、高
速に演算処理可能である。
第１図、第２図は本発明の加算器の第１実施例
を示すブロツク図。第３図は、第１図および第２
図の組立図。第３Ａ図は、本発明の加算器の第２
実施例を示すブロツク図。第４Ａ〜４Ｄ図は本発
明の加算器の第３実施例を示すブロツク図。第４
図は第４Ｂ〜４Ｄ図の組立図。第５図、第６図
は、本発明に使用する論理ボツクスの第１、第２
実施例を示すブロツク図。第７図は、本発明の加
算器のインクレメント動作を説明するためのブロ
ツク図。第８図、第９図は、従来の加算器のブロ
ツク図。 １００，２００，３００，４００，５００，６
００，７００，８００，９０１，９０２，９０
３，９０４，９０５……セル、１３０，１７５…
…論理ボツクス，１１５，２１５……入力ワイ
ヤ、１２５，２２５……出力ワイヤ。
を示すブロツク図。第３図は、第１図および第２
図の組立図。第３Ａ図は、本発明の加算器の第２
実施例を示すブロツク図。第４Ａ〜４Ｄ図は本発
明の加算器の第３実施例を示すブロツク図。第４
図は第４Ｂ〜４Ｄ図の組立図。第５図、第６図
は、本発明に使用する論理ボツクスの第１、第２
実施例を示すブロツク図。第７図は、本発明の加
算器のインクレメント動作を説明するためのブロ
ツク図。第８図、第９図は、従来の加算器のブロ
ツク図。 １００，２００，３００，４００，５００，６
００，７００，８００，９０１，９０２，９０
３，９０４，９０５……セル、１３０，１７５…
…論理ボツクス，１１５，２１５……入力ワイ
ヤ、１２５，２２５……出力ワイヤ。
Claims (1)
- 【特許請求の範囲】 １ 各セルが、 オペランド・ビツトを入力するオペランド・ビ
ツト入力手段と、 前ステージのセルからの中間バイナリ・トリー
値を入力するトリー入力手段と、 前記入力された中間バイナリ・トリー値と前記
オペランド・ビツトとに基づいて、次ステージの
セルに結果の中間バイナリ・トリー値を出力する
トリー出力手段と、 前記入力された中間バイナリ・トリー値と前記
オペランド・ビツトとから演算結果を出力する出
力手段と、 を備え、前記各セル内の回路構成要素はほぼ同数
であり、前記中間バイナリ・トリー値に基づいて
バイナリ・トリー計算が行われ、桁上げの計算に
必要な論理ステージの数が、前記セル数の、底が
２の対数をとつたものに比例した数となることを
特徴とする加算器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/578,162 US4700325A (en) | 1984-02-08 | 1984-02-08 | Binary tree calculations on monolithic integrated circuits |
| US578162 | 2000-05-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60179840A JPS60179840A (ja) | 1985-09-13 |
| JPH0552530B2 true JPH0552530B2 (ja) | 1993-08-05 |
Family
ID=24311704
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60021579A Granted JPS60179840A (ja) | 1984-02-08 | 1985-02-05 | 加算器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4700325A (ja) |
| JP (1) | JPS60179840A (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2604270B1 (fr) * | 1986-09-22 | 1991-10-18 | Jutand Francis | Additionneur binaire comportant un operande fixe, et multiplieur binaire parallele-serie comprenant un tel additionneur |
| JPH07120267B2 (ja) * | 1987-03-04 | 1995-12-20 | 日本電信電話株式会社 | カウンタ回路 |
| US5047974A (en) * | 1987-11-24 | 1991-09-10 | Harris Corporation | Cell based adder with tree structured carry, inverting logic and balanced loading |
| US5619441A (en) * | 1994-10-14 | 1997-04-08 | International Business Machines Corporation | High speed dynamic binary incrementer |
| US5539332A (en) * | 1994-10-31 | 1996-07-23 | International Business Machines Corporation | Adder circuits and magnitude comparator |
| US5635858A (en) * | 1995-06-07 | 1997-06-03 | International Business Machines, Corporation | Zero-stopping incrementers |
| US6542918B1 (en) * | 1996-06-21 | 2003-04-01 | Ramot At Tel Aviv University Ltd. | Prefix sums and an application thereof |
| US5877972A (en) * | 1997-01-15 | 1999-03-02 | International Business Machines Corporation | High speed incrementer with array method |
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| WO2004083904A2 (en) * | 2003-03-18 | 2004-09-30 | University Of Maryland | Optical interconnect structure in a computer system |
| WO2008144330A1 (en) * | 2007-05-15 | 2008-11-27 | Georgia Tech Research Corporation | Systems and methods of improved boolean forms |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4951837A (ja) * | 1972-09-20 | 1974-05-20 | ||
| JPS5576442A (en) * | 1978-12-01 | 1980-06-09 | Hitachi Ltd | Binary coded data adder circuit |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US3987291A (en) * | 1975-05-01 | 1976-10-19 | International Business Machines Corporation | Parallel digital arithmetic device having a variable number of independent arithmetic zones of variable width and location |
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| US4153939A (en) * | 1976-01-24 | 1979-05-08 | Nippon Electric Co., Ltd. | Incrementer circuit |
| JPS5384647A (en) * | 1976-12-30 | 1978-07-26 | Fujitsu Ltd | High-speed adder for binary and decimal |
| US4110832A (en) * | 1977-04-28 | 1978-08-29 | International Business Machines Corporation | Carry save adder |
| US4157590A (en) * | 1978-01-03 | 1979-06-05 | International Business Machines Corporation | Programmable logic array adder |
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| US4348736A (en) * | 1978-10-05 | 1982-09-07 | International Business Machines Corp. | Programmable logic array adder |
| DE3035631A1 (de) * | 1980-09-20 | 1982-05-06 | Deutsche Itt Industries Gmbh, 7800 Freiburg | Binaerer mos-paralleladdierer |
| US4425623A (en) * | 1981-07-14 | 1984-01-10 | Rockwell International Corporation | Lookahead carry circuit apparatus |
| US4559608A (en) * | 1983-01-21 | 1985-12-17 | Harris Corporation | Arithmetic logic unit |
-
1984
- 1984-02-08 US US06/578,162 patent/US4700325A/en not_active Expired - Lifetime
-
1985
- 1985-02-05 JP JP60021579A patent/JPS60179840A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4951837A (ja) * | 1972-09-20 | 1974-05-20 | ||
| JPS5576442A (en) * | 1978-12-01 | 1980-06-09 | Hitachi Ltd | Binary coded data adder circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60179840A (ja) | 1985-09-13 |
| US4700325A (en) | 1987-10-13 |
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Legal Events
| Date | Code | Title | Description |
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