JPH0421889B2 - - Google Patents
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- JPH0421889B2 JPH0421889B2 JP59165263A JP16526384A JPH0421889B2 JP H0421889 B2 JPH0421889 B2 JP H0421889B2 JP 59165263 A JP59165263 A JP 59165263A JP 16526384 A JP16526384 A JP 16526384A JP H0421889 B2 JPH0421889 B2 JP H0421889B2
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- JP
- Japan
- Prior art keywords
- carry
- signal
- circuit
- input
- bits
- Prior art date
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- Expired - Lifetime
Links
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 14
- 238000000034 method Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 230000000644 propagated effect Effects 0.000 description 3
- 230000000593 degrading effect Effects 0.000 description 1
- 230000001902 propagating effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
- G06F7/506—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages
- G06F7/508—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages using carry look-ahead circuits
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
- G06F2207/3804—Details
- G06F2207/386—Special constructional features
- G06F2207/3896—Bit slicing
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Pure & Applied Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Mathematical Optimization (AREA)
- General Engineering & Computer Science (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
（発明の属する技術分野の説明）
本発明はデータ処理装置の演算部等で使用され
るビツトスライス形加算回路に関する。
るビツトスライス形加算回路に関する。
（従来技術の説明）
ビツトスライス形加算回路は２入力のデータ
（複数ビツト）および下位桁グループよりの桁上
げ入力信号を入力とし、加算結果および上位桁へ
の桁上げ出力信号を生成するよう設計されてい
る。加算回路においては下位ビツトの演算結果が
上位ビツトへ影響を与える場合があるため、高性
能を要求される演算装置においては下位ビツトか
らの影響をいかに速く上位ビツトへ伝播するかが
重要である。このため先見桁上げ方式、すなわち
キヤリー・ルツク・アヘツド（Carry Look−
ahead）方式が一般に用いられている。
（複数ビツト）および下位桁グループよりの桁上
げ入力信号を入力とし、加算結果および上位桁へ
の桁上げ出力信号を生成するよう設計されてい
る。加算回路においては下位ビツトの演算結果が
上位ビツトへ影響を与える場合があるため、高性
能を要求される演算装置においては下位ビツトか
らの影響をいかに速く上位ビツトへ伝播するかが
重要である。このため先見桁上げ方式、すなわち
キヤリー・ルツク・アヘツド（Carry Look−
ahead）方式が一般に用いられている。
キヤリー・ルツク・アヘツド方式とは、加算時
間を短縮するため桁上げ信号の通過素子段数を少
なくすることにより前記桁上げ信号の伝播時間を
短縮する方式であり、通常、複数ビツトの加算回
路をＭビツトのグループに分け、各グループでは
Ｍビツトの入力データのみから上位グループへの
桁上げの発生を示す信号（桁上げ発生信号）と、
下位グループからの桁上げがある場合にそれを上
位グループへ伝播することを示す信号（桁上げ伝
播信号）とを成成し、各グループで生成されたそ
れらの信号と最下位ビツトへの桁上げ入力信号と
により各グループへの桁上げ入力信号を生成して
いる。
間を短縮するため桁上げ信号の通過素子段数を少
なくすることにより前記桁上げ信号の伝播時間を
短縮する方式であり、通常、複数ビツトの加算回
路をＭビツトのグループに分け、各グループでは
Ｍビツトの入力データのみから上位グループへの
桁上げの発生を示す信号（桁上げ発生信号）と、
下位グループからの桁上げがある場合にそれを上
位グループへ伝播することを示す信号（桁上げ伝
播信号）とを成成し、各グループで生成されたそ
れらの信号と最下位ビツトへの桁上げ入力信号と
により各グループへの桁上げ入力信号を生成して
いる。
このようなキヤリー・ルツク・アヘツド方式を
採用した従来のビツトスライス形加算回路は、第
１図に示すように加算数Ａと被加算数Ｂとのビツ
ト列に対して各ビツト毎に２入力Ai，Biが入力
される入力段論理回路１１と、入力段論理回路の
出力Xi，Yiおよび桁上げ入力信号Cinをうけ各ビ
ツト位置に対する桁上げ信号およびグループ全体
の桁上げ発生信号Ｇおよび桁上げ伝播信号Ｐを発
生する桁上げ信号発生回路１２と、前記入力段論
理回路１１の出力Xiと桁上げ信号発生回路１２
の出力Ciとをうけ和出力Siを生成する出力段論理
回路１３とから構成されている。ここでXi，Yi，
Ci，Si，ＰおよびＧは次に示されるような論理式
に従つて生成される。
採用した従来のビツトスライス形加算回路は、第
１図に示すように加算数Ａと被加算数Ｂとのビツ
ト列に対して各ビツト毎に２入力Ai，Biが入力
される入力段論理回路１１と、入力段論理回路の
出力Xi，Yiおよび桁上げ入力信号Cinをうけ各ビ
ツト位置に対する桁上げ信号およびグループ全体
の桁上げ発生信号Ｇおよび桁上げ伝播信号Ｐを発
生する桁上げ信号発生回路１２と、前記入力段論
理回路１１の出力Xiと桁上げ信号発生回路１２
の出力Ciとをうけ和出力Siを生成する出力段論理
回路１３とから構成されている。ここでXi，Yi，
Ci，Si，ＰおよびＧは次に示されるような論理式
に従つて生成される。
Xi＝AiBi （ｉ＝０，１，２……，Ｍ）
Yi＝Ai・Bi
Ci+1＝Yi＋Xi・Ci （但しC0＝C1N）
Si＝XiCi
Ｐ＝XM・XM-1……X1・X0
Ｇ＝YM
＋XM・YM-1
〓
＋XM・XM-1……X2・Y1
＋XM・XM-1……X2・X1・Y0
このような加算回路の例として、電流切換形回
で実現された６ビツトの加算回路を第２図に示
す。以下負論理を用いて説明する。第２図におけ
る入力段論理回路の詳細は第３図に示されるよう
に１個の２段縦形電流切換形回路で構成されてい
る。また桁上げ信号発生回路１２のAND−OR回
路は、例えば第４図ａに示される部分は同図ｂの
ようにいわゆるコレクタ・ドツトを用いて実現さ
れている。さらに出力段論理回路１３のうち第５
図ａの部分は同図ｂに示すように１個の２段縦形
電流切換形回路で構成されている。
で実現された６ビツトの加算回路を第２図に示
す。以下負論理を用いて説明する。第２図におけ
る入力段論理回路の詳細は第３図に示されるよう
に１個の２段縦形電流切換形回路で構成されてい
る。また桁上げ信号発生回路１２のAND−OR回
路は、例えば第４図ａに示される部分は同図ｂの
ようにいわゆるコレクタ・ドツトを用いて実現さ
れている。さらに出力段論理回路１３のうち第５
図ａの部分は同図ｂに示すように１個の２段縦形
電流切換形回路で構成されている。
ビツトスライス形加算回路においてはグループ
のビツト数Ｍを大きくとることがグループ間の桁
上げ信号の伝播に有利であることは明らかである
が、グループ内回路における信号の駆動能力、構
成する基本回路の制約などがあつてビツト数Ｍは
制約を受ける。例えば第２図における信号X2，
X3の負荷は13にもなり、さらに桁上げ伝播信号
Ｐを発生しているゲート１４のフアン・イン数は
６にもなつている。このようにグループ内回路に
おいて負荷の数およびゲートのフアン・イン数が
多くなることは、グループのビツト数Ｍを大きく
してグループ間の伝播遅延時間を少なくした効果
を削減するという欠点となる。
のビツト数Ｍを大きくとることがグループ間の桁
上げ信号の伝播に有利であることは明らかである
が、グループ内回路における信号の駆動能力、構
成する基本回路の制約などがあつてビツト数Ｍは
制約を受ける。例えば第２図における信号X2，
X3の負荷は13にもなり、さらに桁上げ伝播信号
Ｐを発生しているゲート１４のフアン・イン数は
６にもなつている。このようにグループ内回路に
おいて負荷の数およびゲートのフアン・イン数が
多くなることは、グループのビツト数Ｍを大きく
してグループ間の伝播遅延時間を少なくした効果
を削減するという欠点となる。
（発明の目的）
本発明は、加算回路における入力段論理回路を
２入力各２ビツトのデータを入力する回路構成と
することにより、グループ内回路における負荷数
およびゲートのフアン・イン数を大きくしないで
グループのビツト数Ｍを大きくし、従来の欠点を
除去した加算回路を提供することを目的とする。
２入力各２ビツトのデータを入力する回路構成と
することにより、グループ内回路における負荷数
およびゲートのフアン・イン数を大きくしないで
グループのビツト数Ｍを大きくし、従来の欠点を
除去した加算回路を提供することを目的とする。
（発明の構成）
本発明によれば、各々２ビツトからなる２入力
のデータ（A2o+1，A2o，B2o+1，B2o）を入力し、 G2o+1＝A2o+1B2o+1＋（A2o+1B2o+1）A2oB2o P2o+1＝（A2o+1B2o+1）（A2oB2o） X2o+1＝A2o+1B2o+1 X2o＝A2oB2o Y2o＝A2o・B2o なる信号を発生する入力段論理回路と、前述の
G2o+1，P2o+1，X2o+1，X2oおよびY2oの各信号と
外部からの桁上げ入力信号Cinとを受けて各ビツ
ト位置に対する桁上げ信号C2o+1，C2o（但し桁上
げ信号C0は桁上げ入力信号Cinの値）と桁上げ発
生信号Ｇおよび桁上げ伝播信号Ｐを発生する桁上
げ信号発生回路と、各ビツト位置の桁上げ信号
C2o+1，C2oとX2o信号とから和信号S2o+1，S2oを発
生する出力段論理回路とを有する加算回路を得
る。
のデータ（A2o+1，A2o，B2o+1，B2o）を入力し、 G2o+1＝A2o+1B2o+1＋（A2o+1B2o+1）A2oB2o P2o+1＝（A2o+1B2o+1）（A2oB2o） X2o+1＝A2o+1B2o+1 X2o＝A2oB2o Y2o＝A2o・B2o なる信号を発生する入力段論理回路と、前述の
G2o+1，P2o+1，X2o+1，X2oおよびY2oの各信号と
外部からの桁上げ入力信号Cinとを受けて各ビツ
ト位置に対する桁上げ信号C2o+1，C2o（但し桁上
げ信号C0は桁上げ入力信号Cinの値）と桁上げ発
生信号Ｇおよび桁上げ伝播信号Ｐを発生する桁上
げ信号発生回路と、各ビツト位置の桁上げ信号
C2o+1，C2oとX2o信号とから和信号S2o+1，S2oを発
生する出力段論理回路とを有する加算回路を得
る。
（実施例の説明）
次に本発明の一実施例について図面を参照して
説明する。第６図は本発明の一実施例を示すブロ
ツク図であり、参照番号２１は入力段論理回路、
参照番号２２は桁上げ信号発生回路、参照番号２
３は出力段論理回路である。本発明における各入
力段論理回路は２入力データの各２ビツト毎に１
個配置されており、G2o+1，P2o+1，X2o+1，Y2o，
X2oなる５種類の信号を発生している。桁上げ信
号発生回路２２は入力段論理回路の出力信号と外
部よりの桁上げ信号Cinとを入力し、グループ内
の各ビツト位置に対する桁上げ信号Ciと、グルー
プとしての桁上げ発生信号Ｇと、桁上げ伝播信号
Ｐとを生成している。また出力段論理回路２３は
入力段論理回路２１の出力Xiおよび桁上げ信号
発生回路２２の出力Ciを入力し、和出力Siを発生
する。
説明する。第６図は本発明の一実施例を示すブロ
ツク図であり、参照番号２１は入力段論理回路、
参照番号２２は桁上げ信号発生回路、参照番号２
３は出力段論理回路である。本発明における各入
力段論理回路は２入力データの各２ビツト毎に１
個配置されており、G2o+1，P2o+1，X2o+1，Y2o，
X2oなる５種類の信号を発生している。桁上げ信
号発生回路２２は入力段論理回路の出力信号と外
部よりの桁上げ信号Cinとを入力し、グループ内
の各ビツト位置に対する桁上げ信号Ciと、グルー
プとしての桁上げ発生信号Ｇと、桁上げ伝播信号
Ｐとを生成している。また出力段論理回路２３は
入力段論理回路２１の出力Xiおよび桁上げ信号
発生回路２２の出力Ciを入力し、和出力Siを発生
する。
次に本発明の実施例を電流切換形回路を用いて
実現した８ビツトの加算回路を第７図に示す。第
７図における各入力段論理回路は第８図に示すよ
うに４個の電流切換形回路で構成されるが、入力
から出力に到る通過素子段数は従来技術による第
３図の入力段論理回路と同じである。第７図にお
ける参照番号２２は第２図における参照番号１２
に対応する桁上げ信号発生回路であり、参照番号
２３は第２図における参照番号１３と全く同じ出
力段論理回路である。桁上げ信号発生２２内で用
いられているAND−OR回路は、第４図で示して
いるようにコレクタ・ドツト回路を用いて実現さ
れている。
実現した８ビツトの加算回路を第７図に示す。第
７図における各入力段論理回路は第８図に示すよ
うに４個の電流切換形回路で構成されるが、入力
から出力に到る通過素子段数は従来技術による第
３図の入力段論理回路と同じである。第７図にお
ける参照番号２２は第２図における参照番号１２
に対応する桁上げ信号発生回路であり、参照番号
２３は第２図における参照番号１３と全く同じ出
力段論理回路である。桁上げ信号発生２２内で用
いられているAND−OR回路は、第４図で示して
いるようにコレクタ・ドツト回路を用いて実現さ
れている。
第７図の８ビツト加算回路におけるグループ内
信号の最大負荷は入力段論理回路２１の出力信号
Ｐ３でその数は10であり、ゲートの最大フアンイ
ン数はゲート２４の５個であり、これらの数はい
づれも第２図の６ビツト加算回路における数を下
回つている。これはグループ内における信号の伝
播遅延時間が加算される入力データのビツト数が
増大しているにもかかわらず高速であることを意
味している。また第２図と同様に最大負荷数、フ
アン・アウト数を許容するとすればグループ内で
処理するビツトの数をさらに増加することができ
る。グループ内における処理ビツト数を増加すれ
ばグループ間における信号の伝播遅延時間、外付
けのキヤリー・ルツクアヘツド回路の段数を削減
し、全体の処理時間を高速化できることは明らか
である。例えば第９図に示すように加算回路３１
と外付けのキヤリー・ルツク・アヘツド回路３２
を接続した場合、加算回路３１が従来技術による
第２図の６ビツト加算回路であれば全体で24ビツ
トの加算回路となるのに対して、本発明の実施例
で示す第７図の８ビツト加算回路を用いれば全体
で32ビツトの加算回路を構成することができる。
ここで外付けの桁上げ回路３２の詳細は第１０図
に示す通りである。第１０図の外付け桁上げ回路
の出力Ｐ，Ｇは、さらに大きなグループにまとめ
るための桁上げ発生信号および桁上げ伝播信号で
ある。従来技術の６ビツト加算回路を用いて25ビ
ツト以上の加算回路を構成するためには、複数の
外付けキヤリー・ルツク・アヘツド回路を経由し
て信号が伝播することになりさらに性能が低下す
るので、本発明の実施例が有利なことは明らかで
ある。
信号の最大負荷は入力段論理回路２１の出力信号
Ｐ３でその数は10であり、ゲートの最大フアンイ
ン数はゲート２４の５個であり、これらの数はい
づれも第２図の６ビツト加算回路における数を下
回つている。これはグループ内における信号の伝
播遅延時間が加算される入力データのビツト数が
増大しているにもかかわらず高速であることを意
味している。また第２図と同様に最大負荷数、フ
アン・アウト数を許容するとすればグループ内で
処理するビツトの数をさらに増加することができ
る。グループ内における処理ビツト数を増加すれ
ばグループ間における信号の伝播遅延時間、外付
けのキヤリー・ルツクアヘツド回路の段数を削減
し、全体の処理時間を高速化できることは明らか
である。例えば第９図に示すように加算回路３１
と外付けのキヤリー・ルツク・アヘツド回路３２
を接続した場合、加算回路３１が従来技術による
第２図の６ビツト加算回路であれば全体で24ビツ
トの加算回路となるのに対して、本発明の実施例
で示す第７図の８ビツト加算回路を用いれば全体
で32ビツトの加算回路を構成することができる。
ここで外付けの桁上げ回路３２の詳細は第１０図
に示す通りである。第１０図の外付け桁上げ回路
の出力Ｐ，Ｇは、さらに大きなグループにまとめ
るための桁上げ発生信号および桁上げ伝播信号で
ある。従来技術の６ビツト加算回路を用いて25ビ
ツト以上の加算回路を構成するためには、複数の
外付けキヤリー・ルツク・アヘツド回路を経由し
て信号が伝播することになりさらに性能が低下す
るので、本発明の実施例が有利なことは明らかで
ある。
（発明の効果の説明）
以上説明したように加算回路の入力段論理回路
に２入力各ビツトのデータを入力する方式とする
ことにより、グループでの処理ビツト数を増加さ
せしかもグループ内の信号伝播を高速できるとと
もに、グループ間信号の伝播の高速化をはかるこ
とができるという効果がある。
に２入力各ビツトのデータを入力する方式とする
ことにより、グループでの処理ビツト数を増加さ
せしかもグループ内の信号伝播を高速できるとと
もに、グループ間信号の伝播の高速化をはかるこ
とができるという効果がある。
第１図は従来技術の加算回路を示すブロツク
図、第２図は電流切換形回路による従来技術の６
ビツト加算器の論理回路図、第３図は第２図にお
ける入力段論理回路図、第４図は第２図の桁上げ
発生回路で用いられている(a)AND−OR論理回路
図とそのトランジスタ回路図、第５図は第２図に
おける(a)出力段論理回路図とそのトランジスタ回
路図、第６図は本発明の実施例を示すブロツク
図、第７図は電流切換形回路による本発明の８ビ
ツト加算回路図、第８図は第７図における入力段
論理回路のトランジスタ回路図、第９図は外付け
キヤリー・ルツク・アヘツド回路による多数ビツ
ト加算回路図、第１０図は第９図における外付け
キヤリー・ルツク・アヘツド回路の論理ブロツク
図である。 １１，２１……入力段論理回路、１２，２２…
…桁上げ信号発生回路、１３，２３……出力段論
理回路、１４，２４……ゲート回路、３１……加
算回路、３２……外付けキヤリー・ルツク・アヘ
ツド回路。
図、第２図は電流切換形回路による従来技術の６
ビツト加算器の論理回路図、第３図は第２図にお
ける入力段論理回路図、第４図は第２図の桁上げ
発生回路で用いられている(a)AND−OR論理回路
図とそのトランジスタ回路図、第５図は第２図に
おける(a)出力段論理回路図とそのトランジスタ回
路図、第６図は本発明の実施例を示すブロツク
図、第７図は電流切換形回路による本発明の８ビ
ツト加算回路図、第８図は第７図における入力段
論理回路のトランジスタ回路図、第９図は外付け
キヤリー・ルツク・アヘツド回路による多数ビツ
ト加算回路図、第１０図は第９図における外付け
キヤリー・ルツク・アヘツド回路の論理ブロツク
図である。 １１，２１……入力段論理回路、１２，２２…
…桁上げ信号発生回路、１３，２３……出力段論
理回路、１４，２４……ゲート回路、３１……加
算回路、３２……外付けキヤリー・ルツク・アヘ
ツド回路。
Claims (1)
- 【特許請求の範囲】 １ 各々２ビツトからなる２入力のデータ
（A2o+1，A2o，B2o+1，B2o）を入力し、 G2o+1＝A2o+1B2o+1＋（A2o+1B2o+1）A2oB2o P2o+1＝（A2o+1B2o+1）（A2oB2o） X2o+1＝X2o+1B2o+1 X2o＝A2oB2o Y2o＝A2o・B2o なる信号を発生する入力段論理回路と、前記
G2o+1，P2o+1，X2o+1，X2oおよびY2oの各信号と
外部からの桁上げ入力信号Cinとを受けて各ビツ
ト位置に対する桁上げ信号C2o+1，C2o（但し桁上
げ信号C0は桁上げ入力信号Cinの値）と桁上げ発
生信号Ｇおよび桁上げ伝播信号Ｐを発生する桁上
げ信号発生回路と、前記各ビツト位置の桁上げ信
号C2o+1，C2oと前記X2o信号とから和信号S2o+1，
S2oを発生する出力段論理回路とを有することを
特徴とする加算回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59165263A JPS6143341A (ja) | 1984-08-07 | 1984-08-07 | 加算回路 |
| US06/763,117 US4764886A (en) | 1984-08-07 | 1985-08-07 | Bit slice - type arithmetic adder circuit using exclusive-or logic for use with a look-ahead circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59165263A JPS6143341A (ja) | 1984-08-07 | 1984-08-07 | 加算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6143341A JPS6143341A (ja) | 1986-03-01 |
| JPH0421889B2 true JPH0421889B2 (ja) | 1992-04-14 |
Family
ID=15809004
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59165263A Granted JPS6143341A (ja) | 1984-08-07 | 1984-08-07 | 加算回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4764886A (ja) |
| JP (1) | JPS6143341A (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5047974A (en) * | 1987-11-24 | 1991-09-10 | Harris Corporation | Cell based adder with tree structured carry, inverting logic and balanced loading |
| US4858168A (en) * | 1988-02-16 | 1989-08-15 | American Telephone And Telegraph Company | Carry look-ahead technique having a reduced number of logic levels |
| US5122982A (en) * | 1988-02-29 | 1992-06-16 | Chopp Computer Corporation | Carry generation method and apparatus |
| AU3289889A (en) * | 1988-02-29 | 1989-09-22 | Chopp Computer Corporation | Carry generation method and apparatus |
| US4982352A (en) * | 1988-06-17 | 1991-01-01 | Bipolar Integrated Technology, Inc. | Methods and apparatus for determining the absolute value of the difference between binary operands |
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