JP2990791B2 - コレクタドットアンド回路 - Google Patents
コレクタドットアンド回路Info
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- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
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- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
- H03K3/288—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit
- H03K3/2885—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit the input circuit having a differential configuration
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- H—ELECTRICITY
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- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
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- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
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Description
【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明はコレクタドットアンド回路に係わり、特に、
多出力のアンド回路をコレクタドットアンド回路で構成
するものに用いて好適である。
多出力のアンド回路をコレクタドットアンド回路で構成
するものに用いて好適である。
＜発明の概要＞ 本発明のコレクタドットアンド回路は、一方のトラン
ジスタと他方のトランジスタとを差動接続してなる差動
回路において、上記一方のトランジスタの出力電極に複
数の出力用トランジスタをカスコード接続し、隣接する
回路とにより論理積信号を得るための出力とは別の出力
を、上記一方のトランジスタから得ることができるよう
にするとともに、上記他方のトランジスタの出力電極に
も、上記一方のトランジスタにカスコード接続されてい
る上記出力用トランジスタと同じ数のトランジスタをカ
スコード接続し、上記一方のトランジスタの出力電極に
流れる電流と同じ大きさの電流が上記他方のトランジス
タの出力電極にも流れるようにし、かつ分流した数に応
じた大きさの電流を上記差動回路に供給するように構成
することにより、アンドゲートを組み合わせて種々の回
路を構成する際に、必要なゲート数を減らすことができ
るようにしたコレクタドットアンド回路である。
ジスタと他方のトランジスタとを差動接続してなる差動
回路において、上記一方のトランジスタの出力電極に複
数の出力用トランジスタをカスコード接続し、隣接する
回路とにより論理積信号を得るための出力とは別の出力
を、上記一方のトランジスタから得ることができるよう
にするとともに、上記他方のトランジスタの出力電極に
も、上記一方のトランジスタにカスコード接続されてい
る上記出力用トランジスタと同じ数のトランジスタをカ
スコード接続し、上記一方のトランジスタの出力電極に
流れる電流と同じ大きさの電流が上記他方のトランジス
タの出力電極にも流れるようにし、かつ分流した数に応
じた大きさの電流を上記差動回路に供給するように構成
することにより、アンドゲートを組み合わせて種々の回
路を構成する際に、必要なゲート数を減らすことができ
るようにしたコレクタドットアンド回路である。
＜従来の技術＞ 従来より、例えば論理回路などのような種々の分野に
おいて、ラッチドコンパレータ回路を組み込んだコレク
タドットアンド回路が用いられている。上記コレクタド
ットアンド回路は、第２図の回路図に示すように、トラ
ンジスタQ2とトランジスタQ8とからなる第１の差動回路
30と、トランジスタQ10とトランジスタQ16とからなる第
２の差動回路31とにより構成されている。これら第１お
よび第２の差動回路30,31には、定電流源32、33を流れ
る電流が、トランジスタQ4、Q12を介してそれぞれ供給
され。
おいて、ラッチドコンパレータ回路を組み込んだコレク
タドットアンド回路が用いられている。上記コレクタド
ットアンド回路は、第２図の回路図に示すように、トラ
ンジスタQ2とトランジスタQ8とからなる第１の差動回路
30と、トランジスタQ10とトランジスタQ16とからなる第
２の差動回路31とにより構成されている。これら第１お
よび第２の差動回路30,31には、定電流源32、33を流れ
る電流が、トランジスタQ4、Q12を介してそれぞれ供給
され。
第１の差動回路30を構成するトランジスタQ2のベース
に基準信号が与えられるとともに、、トランジスタQ8の
ベースにアナログ入力信号A1が与えられる。同様に、第
２の差動回路31を構成するトランジスタQ10のベースに
基準信号が与えられ、トランジスタQ16のベースにアナ
ログ入力信号A2が与えられる。
に基準信号が与えられるとともに、、トランジスタQ8の
ベースにアナログ入力信号A1が与えられる。同様に、第
２の差動回路31を構成するトランジスタQ10のベースに
基準信号が与えられ、トランジスタQ16のベースにアナ
ログ入力信号A2が与えられる。
また、トランジスタQ2のコレクタが抵抗器R1、トラン
ジスタQ1、抵抗器R2を介して電源Vccに接続されてい
て、上記トランジスタQ1と抵抗器R2との接続点からアン
ド出力信号B1を得ている。
ジスタQ1、抵抗器R2を介して電源Vccに接続されてい
て、上記トランジスタQ1と抵抗器R2との接続点からアン
ド出力信号B1を得ている。
また、トランジスタQ8のコレクタに抵抗器R3、トラン
ジスタQ7が接続されるとともに、トランジスタQ10のコ
レクタに抵抗器R5、トランジスタQ9がそれぞれ接続され
ている。そして、上記トランジスタQ7,Q9のコレクタが
共通に接続され、ここからアンド出力信号B2を得ている
とともに、共通接続された各トランジスタのコレクタが
抵抗器R4を介して電源Vccに接続されている。
ジスタQ7が接続されるとともに、トランジスタQ10のコ
レクタに抵抗器R5、トランジスタQ9がそれぞれ接続され
ている。そして、上記トランジスタQ7,Q9のコレクタが
共通に接続され、ここからアンド出力信号B2を得ている
とともに、共通接続された各トランジスタのコレクタが
抵抗器R4を介して電源Vccに接続されている。
更に、トランジスタQ16のコレクタが抵抗器R6、トラ
ンジスタQ15、抵抗器R7を介して電源Vccに接続されてい
て、上記トランジスタQ15と抵抗器R7との接続点から取
り出される出力が、次段の差動接続回路に供給される。
ンジスタQ15、抵抗器R7を介して電源Vccに接続されてい
て、上記トランジスタQ15と抵抗器R7との接続点から取
り出される出力が、次段の差動接続回路に供給される。
このように構成された第１の差動回路30には、上述し
たラッチ動作を行わせるために、トランジスタQ3,Q6よ
りなるラッチ回路34が接続されていて、上記定電流源32
を流れる電流がトランジスタQ5を介して上記ラッチ回路
34に供給される。また、第２の差動回路31には、トラン
ジスタQ11,Q14よりなるラッチ回路35が接続されてい
て、上記定電流源33を流れる電流がトランジスタQ13を
介して上記ラッチ回路35に供給される。
たラッチ動作を行わせるために、トランジスタQ3,Q6よ
りなるラッチ回路34が接続されていて、上記定電流源32
を流れる電流がトランジスタQ5を介して上記ラッチ回路
34に供給される。また、第２の差動回路31には、トラン
ジスタQ11,Q14よりなるラッチ回路35が接続されてい
て、上記定電流源33を流れる電流がトランジスタQ13を
介して上記ラッチ回路35に供給される。
このように構成された第２図の従来のコレクタドット
アンド回路は、反転クロック信号▲▼が“H"レベ
ルのときは、トランジスタQ4,Q12がオンとなり、第１お
よび第２の差動回路30,31において、基準信号と入力ア
ナログ信号との比較が行われる。また、クロック信号CL
Kが“H"レベルのときは、トランジスタQ5,Q13がオンと
なり、コンパレータのラッチが行われる。
アンド回路は、反転クロック信号▲▼が“H"レベ
ルのときは、トランジスタQ4,Q12がオンとなり、第１お
よび第２の差動回路30,31において、基準信号と入力ア
ナログ信号との比較が行われる。また、クロック信号CL
Kが“H"レベルのときは、トランジスタQ5,Q13がオンと
なり、コンパレータのラッチが行われる。
２つのアナログ入力信号A1,A2のアンド出力は、上記
したようにトランジスタQ7のコレクタとトランジスタQ9
のコレクタとを接続し、これをプルアップ抵抗器R4で電
源に接続することにより、これらのトランジスタのコレ
クタから得ている。
したようにトランジスタQ7のコレクタとトランジスタQ9
のコレクタとを接続し、これをプルアップ抵抗器R4で電
源に接続することにより、これらのトランジスタのコレ
クタから得ている。
＜発明が解決しようとする課題＞ 上記したようにコレクタドットアンド回路の場合は、
隣接する差動回路を構成するトランジスタのコレクタ同
志を共通に接続することにより、アンド出力信号を得て
いる。このため、コレクタドットアンド回路を用いて、
例えば第３図に示すように構成されたA/D変換器を構成
することができなかった。
隣接する差動回路を構成するトランジスタのコレクタ同
志を共通に接続することにより、アンド出力信号を得て
いる。このため、コレクタドットアンド回路を用いて、
例えば第３図に示すように構成されたA/D変換器を構成
することができなかった。
すなわち、第３図のA/D変換器は、抵抗器PR1〜PR16を
縦続接続してなる抵抗器群40、上記抵抗器間の電圧の大
きさを比較するコンパレータブロック41、上位ビット制
御用アンドゲートブロック42、下位ビット制御用アンド
ゲートブロック43、上位ビット用エンコーダ44、下位ビ
ットようエンコーダ45等により構成されていて、入力ア
ナログ信号A1〜A15に応じたディジタル信号が、ディジ
タル信号出力端子D1（MSB）〜D4（LSB）に出力されるよ
うになされている。
縦続接続してなる抵抗器群40、上記抵抗器間の電圧の大
きさを比較するコンパレータブロック41、上位ビット制
御用アンドゲートブロック42、下位ビット制御用アンド
ゲートブロック43、上位ビット用エンコーダ44、下位ビ
ットようエンコーダ45等により構成されていて、入力ア
ナログ信号A1〜A15に応じたディジタル信号が、ディジ
タル信号出力端子D1（MSB）〜D4（LSB）に出力されるよ
うになされている。
上記A/D変換器は、複数のアンドゲートを配設してア
ンド出力信号B1〜B15を形成している。そして、第３図
から明らかなように、アンド出力信号B8,B12は、隣接す
る回路同志により形成されるものではなく、４つ飛んだ
位置に設けられている回路から供給される出力信号によ
り形成される。したがって、第３図に示したような回路
を従来のコレクタドットアンド回路により構成しようと
すると、ゲートがその分だけ余分に必要となり、全体の
回路規模が大型化してしまう不都合があった。また、ゲ
ート数が多くなることにより、信号のディレイが多くな
るとともに、消費電力が増えてしまう不都合もあった。
ンド出力信号B1〜B15を形成している。そして、第３図
から明らかなように、アンド出力信号B8,B12は、隣接す
る回路同志により形成されるものではなく、４つ飛んだ
位置に設けられている回路から供給される出力信号によ
り形成される。したがって、第３図に示したような回路
を従来のコレクタドットアンド回路により構成しようと
すると、ゲートがその分だけ余分に必要となり、全体の
回路規模が大型化してしまう不都合があった。また、ゲ
ート数が多くなることにより、信号のディレイが多くな
るとともに、消費電力が増えてしまう不都合もあった。
本発明は上述の問題点に鑑み、隣接する回路とにより
論理積信号を形成することができるとともに、離れた位
置に設けられている回路とにより論理積信号を形成する
ことが可能な多出力のコレクタドットアンド回路を提供
することを目的とする。
論理積信号を形成することができるとともに、離れた位
置に設けられている回路とにより論理積信号を形成する
ことが可能な多出力のコレクタドットアンド回路を提供
することを目的とする。
＜課題を解決するための手段＞ 本発明のコレクタドットアンド回路は、上記一方のト
ランジスタから出力される電流を所望の数に分流するた
めに、上記一方のトランジスタの出力電極にカスコード
接続された複数の出力用トランジスタと、上記一方のト
ランジスタに流れる電流と同じ大きさの電流が上記他方
のトランジスタに流れるようにするために、上記他方の
トランジスタと電源との間に接続されたダミー用トラン
ジスタと、上記出力電流の分流数に応じた量の電流を上
記差動回路に供給し、上記出力用トランジスタのそれぞ
れから出力される各出力電流の大きさが、上記分流数に
関わりなく所定の大きさとなるようにする定電流源とを
具備している。
ランジスタから出力される電流を所望の数に分流するた
めに、上記一方のトランジスタの出力電極にカスコード
接続された複数の出力用トランジスタと、上記一方のト
ランジスタに流れる電流と同じ大きさの電流が上記他方
のトランジスタに流れるようにするために、上記他方の
トランジスタと電源との間に接続されたダミー用トラン
ジスタと、上記出力電流の分流数に応じた量の電流を上
記差動回路に供給し、上記出力用トランジスタのそれぞ
れから出力される各出力電流の大きさが、上記分流数に
関わりなく所定の大きさとなるようにする定電流源とを
具備している。
＜作用＞ 差動回路を構成する一方のトランジスタの出力電極に
複数の出力用トランジスタをカスコード接続し、隣接す
る回路とにより論理積信号を得るための出力とは別の出
力を、上記一方のトランジスタから得られるようにする
のに伴い、上記一方のトランジスタとともに上記差動回
路を構成する他方のトランジスタの出力電極に、上記一
方のトランジスタにカスコード接続されている上記出力
用トランジスタと同じ数の出力用トランジスタをダミー
としてカスコード接続する。これにより、上記一方のト
ランジスタの出力電極に流れる電流の大きさと同じ大き
さの電流を上記他方のトランジスタの出力電極にも流れ
るようにすることができ、上記一方と他方のトランジス
タにおいて電流の流れをバランスさせることができる。
また、上記分流した数に応じた大きさの電流を上記差動
回路に供給することにより、分流された出力電流の大き
さと、分流されない差動回路から出力される電流の大き
さとが同じ大きさになるようにする。
複数の出力用トランジスタをカスコード接続し、隣接す
る回路とにより論理積信号を得るための出力とは別の出
力を、上記一方のトランジスタから得られるようにする
のに伴い、上記一方のトランジスタとともに上記差動回
路を構成する他方のトランジスタの出力電極に、上記一
方のトランジスタにカスコード接続されている上記出力
用トランジスタと同じ数の出力用トランジスタをダミー
としてカスコード接続する。これにより、上記一方のト
ランジスタの出力電極に流れる電流の大きさと同じ大き
さの電流を上記他方のトランジスタの出力電極にも流れ
るようにすることができ、上記一方と他方のトランジス
タにおいて電流の流れをバランスさせることができる。
また、上記分流した数に応じた大きさの電流を上記差動
回路に供給することにより、分流された出力電流の大き
さと、分流されない差動回路から出力される電流の大き
さとが同じ大きさになるようにする。
＜実施例＞ 第１図は、本発明のコレクタドットアンド回路の一実
施例を示す回路図である。
施例を示す回路図である。
第１図から明らかなように、この回路は第３図に示し
たA/D変換器の一部を示したものであり、アンド出力信
号B8を形成するための回路部分を中心に示している。
たA/D変換器の一部を示したものであり、アンド出力信
号B8を形成するための回路部分を中心に示している。
第１図において、アナログ信号A4が与えられる第１の
差動回路１は、トランジスタQ25,Q33により構成されて
いて、第１の定電流源11に流れる電流I1が、トランジス
タQ27を介して上記第１の差動回路１に供給される。
差動回路１は、トランジスタQ25,Q33により構成されて
いて、第１の定電流源11に流れる電流I1が、トランジス
タQ27を介して上記第１の差動回路１に供給される。
また、上記第１の差動回路１の隣に設けられていて、
アナログ信号A5が与えられる第２の差動回路２は、トラ
ンジスタQ35,Q42により構成されていて、第２の定電流
源12に流れる電流I2が、トランジスタQ37を介して上記
第２の定電流源２に供給される。
アナログ信号A5が与えられる第２の差動回路２は、トラ
ンジスタQ35,Q42により構成されていて、第２の定電流
源12に流れる電流I2が、トランジスタQ37を介して上記
第２の定電流源２に供給される。
一方、上記第１の差動回路１から回路数にして４つ分
だけ離れた位置に、アナログ信号A8が与えられる第３の
差動回路３が設けられている。この第３の差動回路３
は、トランジスタQ59,Q67により構成されていて、第３
の定電流源13に流れる電流I3が、トランジスタQ61を介
して上記第３の差動回路３に供給される。
だけ離れた位置に、アナログ信号A8が与えられる第３の
差動回路３が設けられている。この第３の差動回路３
は、トランジスタQ59,Q67により構成されていて、第３
の定電流源13に流れる電流I3が、トランジスタQ61を介
して上記第３の差動回路３に供給される。
これらの第１〜第３の差動回路1,2,3に、ラッチ回路
4,5,6がそれぞれ設けられていて、各回路はラッチドコ
ンパレータを含むコレクタドットアンド回路として構成
されている。これらのラッチ回路4,5,6は、ラッチ回路
４がトランジスタQ28,31により構成されているととも
に、ラッチ回路５がトランジスタQ38,Q40により構成さ
れている。また、ラッチ回路６は、トランジスタQ62,65
により構成されている。
4,5,6がそれぞれ設けられていて、各回路はラッチドコ
ンパレータを含むコレクタドットアンド回路として構成
されている。これらのラッチ回路4,5,6は、ラッチ回路
４がトランジスタQ28,31により構成されているととも
に、ラッチ回路５がトランジスタQ38,Q40により構成さ
れている。また、ラッチ回路６は、トランジスタQ62,65
により構成されている。
各ラッチ回路4,5,6は、それぞれのトランジスタの出
力端子を相手側のトランジスタの入力端子に接続するよ
うにして構成されていて、第１の定電流源11を流れる電
流I1がトランジスタQ30を介してラッチ回路４に供給さ
れる。また、ラッチ回路５には第２の定電流源12を流れ
る電流I2がトランジスタQ39を介して供給されるととも
に、ラッチ回路６には第３の定電流源13を流れる電流I3
がトランジスタQ64を介して供給される。
力端子を相手側のトランジスタの入力端子に接続するよ
うにして構成されていて、第１の定電流源11を流れる電
流I1がトランジスタQ30を介してラッチ回路４に供給さ
れる。また、ラッチ回路５には第２の定電流源12を流れ
る電流I2がトランジスタQ39を介して供給されるととも
に、ラッチ回路６には第３の定電流源13を流れる電流I3
がトランジスタQ64を介して供給される。
これらの差動回路の内、第２の差動回路２を構成する
トランジスタQ35,42の各コレクタには、通常のコレクタ
ドットアンド回路と同様に１本の抵抗器R16,17がそれぞ
れ接続されていて、各抵抗器R16,17にカスコード接続さ
れてトランジスタQ36,Q41が接続されている。
トランジスタQ35,42の各コレクタには、通常のコレクタ
ドットアンド回路と同様に１本の抵抗器R16,17がそれぞ
れ接続されていて、各抵抗器R16,17にカスコード接続さ
れてトランジスタQ36,Q41が接続されている。
一方、第１および第３の差動回路1,3を構成する各ト
ランジスタのコレクタには、抵抗器がそれぞれ２本ずつ
接続されている。すなわち、トランジスタQ25には抵抗
器R11,12が接続され、トランジスタQ33には抵抗器R13,R
15が接続されている。また、トランジスタQ59には抵抗
器R25,26が接続され、トランジスタQ67には抵抗器R27,R
29がそれぞれ接続されている。そして、これらの抵抗器
には、カスコード接続トランジスタQ26,Q29,Q32,Q34,Q6
0,Q63,Q66,Q68がそれぞれ接続され、差動回路を構成す
る各トランジスタに流れる電流がそれぞれ２系統に分け
られている。
ランジスタのコレクタには、抵抗器がそれぞれ２本ずつ
接続されている。すなわち、トランジスタQ25には抵抗
器R11,12が接続され、トランジスタQ33には抵抗器R13,R
15が接続されている。また、トランジスタQ59には抵抗
器R25,26が接続され、トランジスタQ67には抵抗器R27,R
29がそれぞれ接続されている。そして、これらの抵抗器
には、カスコード接続トランジスタQ26,Q29,Q32,Q34,Q6
0,Q63,Q66,Q68がそれぞれ接続され、差動回路を構成す
る各トランジスタに流れる電流がそれぞれ２系統に分け
られている。
これらのカスコード接続トランジスタは、トランジス
タQ26が抵抗器R10をして電源Vccに接続されるととも
に、アンド出力信号B4の出力端子に接続される。また、
トランジスタQ32が抵抗器R14を介して電源Vccに接続さ
れるとともに、アンド出力信号B5の出力端子に接続され
る。上記アンド出力信号B5の出力端子には、第２の差動
回路２のトランジスタQ36も接続される。したがって、
上記アンド出力信号B5は、入力アナログ信号ＡおよびＢ
のアンド信号となる。
タQ26が抵抗器R10をして電源Vccに接続されるととも
に、アンド出力信号B4の出力端子に接続される。また、
トランジスタQ32が抵抗器R14を介して電源Vccに接続さ
れるとともに、アンド出力信号B5の出力端子に接続され
る。上記アンド出力信号B5の出力端子には、第２の差動
回路２のトランジスタQ36も接続される。したがって、
上記アンド出力信号B5は、入力アナログ信号ＡおよびＢ
のアンド信号となる。
また、トランジスタQ29,Q63はダミー用として設けら
れているものであり、これらのトランジスタは電源Vcc
に直接接続される。トランジスタQ41は、抵抗器R16を介
して電源Vccに接続されるとともに、アンド出力信号B6
の出力端子に接続される。
れているものであり、これらのトランジスタは電源Vcc
に直接接続される。トランジスタQ41は、抵抗器R16を介
して電源Vccに接続されるとともに、アンド出力信号B6
の出力端子に接続される。
一方、トランジスタQ34は、第３の差動回路３のトラ
ンジスタQ60に共通接続される。そして、抵抗器R24を介
して電源Vccに接続されるとともに、アンド出力信号B8
の出力端子に接続される。また、トランジスタQ66は抵
抗器R28を介して電源Vccに接続されるとともに、トラン
ジスタQ68が離れた位置に設けられている回路に接続さ
れる。
ンジスタQ60に共通接続される。そして、抵抗器R24を介
して電源Vccに接続されるとともに、アンド出力信号B8
の出力端子に接続される。また、トランジスタQ66は抵
抗器R28を介して電源Vccに接続されるとともに、トラン
ジスタQ68が離れた位置に設けられている回路に接続さ
れる。
このように構成された本実施例のコレクタドットアン
ド回路においては、従来のコレクタドットアンド回路と
同様に、反転クロック信号▲▼が“H"レベルのと
きは、トランジスタQ27,Q37,Q61がオンとなり、第1,第
２および第３の差動回路1,2,3において、基準信号と入
力アナログ信号との比較が行われる（なお、符号を付し
ていない他の差動回路においても同じ比較が行われる
が、以後は、その説明を省略する）。また、クロック信
号CLKが“H"レベルのときは、トランジスタQ30,Q39,Q64
がオンとなり、コンパレータのラッチが行われる。
ド回路においては、従来のコレクタドットアンド回路と
同様に、反転クロック信号▲▼が“H"レベルのと
きは、トランジスタQ27,Q37,Q61がオンとなり、第1,第
２および第３の差動回路1,2,3において、基準信号と入
力アナログ信号との比較が行われる（なお、符号を付し
ていない他の差動回路においても同じ比較が行われる
が、以後は、その説明を省略する）。また、クロック信
号CLKが“H"レベルのときは、トランジスタQ30,Q39,Q64
がオンとなり、コンパレータのラッチが行われる。
このような動作が行われると、各差動回路1,2,3を構
成するトランジスタのコレクタに電流が流れるが、本実
施例においてはカスコード接続トランジスタを設け、第
１および第３の差動回路1,3を構成する各トランジスタ
の出力電流をそれぞれ２系列に分流している。したがっ
て、本実施例のコレクタドットアンド回路においては、
隣の差動回路とによりアンド信号を形成できるばかりで
なく、例えば４つ分だけ離れた位置に設けられている差
動回路にそれぞれ入力される信号のアンド出力信号を形
成することができる。したがって、第３図に示したよう
な回路を構成するに際し、ゲートを追加することなく構
成することができる。これにより、全体の回路構成を小
型化することができる。また、ゲート数を削減すること
によりゲートディレイを短縮することができるととも
に、消費電力を低減することができるようになる。この
場合、２つに分岐した電流の大きさが通常の電流の大き
さと同じ大きさとなるようにするために、第１の定電流
源11および第３の定電流源13に流れる電流I1,I3の大き
さを、第２の定電流源２に流れる電流I2の２倍にしてい
る。
成するトランジスタのコレクタに電流が流れるが、本実
施例においてはカスコード接続トランジスタを設け、第
１および第３の差動回路1,3を構成する各トランジスタ
の出力電流をそれぞれ２系列に分流している。したがっ
て、本実施例のコレクタドットアンド回路においては、
隣の差動回路とによりアンド信号を形成できるばかりで
なく、例えば４つ分だけ離れた位置に設けられている差
動回路にそれぞれ入力される信号のアンド出力信号を形
成することができる。したがって、第３図に示したよう
な回路を構成するに際し、ゲートを追加することなく構
成することができる。これにより、全体の回路構成を小
型化することができる。また、ゲート数を削減すること
によりゲートディレイを短縮することができるととも
に、消費電力を低減することができるようになる。この
場合、２つに分岐した電流の大きさが通常の電流の大き
さと同じ大きさとなるようにするために、第１の定電流
源11および第３の定電流源13に流れる電流I1,I3の大き
さを、第２の定電流源２に流れる電流I2の２倍にしてい
る。
なお、上記回路構成においてラッチ回路4,5,6がない
場合は、トランジスタQ26とQ29、トランジスタQ32とQ34
およびトランジスタQ60とQ63、トランジスタQ66とQ68の
各エミッタ同志を接続するようにしてもよい。しかし、
この場合は順方向電圧のばらつきや面積のばらつきによ
り変化する各トランジスタのVbeバランスの影響を受け
るので、電流の大きさを正確に半分にすることができな
い場合がある。したがって、高精度な回路を構成したい
場合には、上記実施例において示したように抵抗器を接
続するのがよい。
場合は、トランジスタQ26とQ29、トランジスタQ32とQ34
およびトランジスタQ60とQ63、トランジスタQ66とQ68の
各エミッタ同志を接続するようにしてもよい。しかし、
この場合は順方向電圧のばらつきや面積のばらつきによ
り変化する各トランジスタのVbeバランスの影響を受け
るので、電流の大きさを正確に半分にすることができな
い場合がある。したがって、高精度な回路を構成したい
場合には、上記実施例において示したように抵抗器を接
続するのがよい。
なお、上記実施例においては、出力を２つ取り出すよ
うにした例を示したが、３つ以上の複数出力を取り出す
ようにすることもできる。このようにした場合は、その
差動回路における反対側の回路においてもそれに合わせ
た大きさの電流を流すようにするとともに、余分な電流
を電源Vccに流し捨てるようにする。また、定電流源か
ら供給する電流も取り出す出力の数に応じたものにす
る。
うにした例を示したが、３つ以上の複数出力を取り出す
ようにすることもできる。このようにした場合は、その
差動回路における反対側の回路においてもそれに合わせ
た大きさの電流を流すようにするとともに、余分な電流
を電源Vccに流し捨てるようにする。また、定電流源か
ら供給する電流も取り出す出力の数に応じたものにす
る。
＜発明の効果＞ 本発明は上述したように、差動回路を構成する一方の
トランジスタの出力電極に複数の出力用トランジスタを
カスコード接続し、上記一方のトランジスタに流れる電
流を上記出力用トランジスタの数だけ分流させ、これに
より、隣接する回路とにより論理積信号を得るための出
力とは別の出力を、上記一方のトランジスタから得られ
るようにするとともに、上記差動回路を構成する他方の
トランジスタの出力電極にも上記一方のトランジスタに
カスコード接続されている出力用トランジスタと同じ数
のトランジスタをカスコード接続し、上記一方のトラン
ジスタの出力電極に流れる電流の大きさと同じ大きさの
電流を上記他方のトランジスタの出力電極にも流れるよ
うにし、かつ上記分流した数に応じた大きさの電流を上
記差動回路に供給するようにしたので、出力電流のバラ
ンスをくずすことなく上記多出力のコレクタドットアン
ド回路を構成することができる。したがって、アンドゲ
ート回路を複数個組み合わせて種々の回路を構成する際
に、必要なゲート数を減らして回路を構成することを可
能にし、全体の回路構成を小型化することができる。ま
た、これにより、ゲートディレイを短縮できるととも
に、消費電力を減らすことができる。
トランジスタの出力電極に複数の出力用トランジスタを
カスコード接続し、上記一方のトランジスタに流れる電
流を上記出力用トランジスタの数だけ分流させ、これに
より、隣接する回路とにより論理積信号を得るための出
力とは別の出力を、上記一方のトランジスタから得られ
るようにするとともに、上記差動回路を構成する他方の
トランジスタの出力電極にも上記一方のトランジスタに
カスコード接続されている出力用トランジスタと同じ数
のトランジスタをカスコード接続し、上記一方のトラン
ジスタの出力電極に流れる電流の大きさと同じ大きさの
電流を上記他方のトランジスタの出力電極にも流れるよ
うにし、かつ上記分流した数に応じた大きさの電流を上
記差動回路に供給するようにしたので、出力電流のバラ
ンスをくずすことなく上記多出力のコレクタドットアン
ド回路を構成することができる。したがって、アンドゲ
ート回路を複数個組み合わせて種々の回路を構成する際
に、必要なゲート数を減らして回路を構成することを可
能にし、全体の回路構成を小型化することができる。ま
た、これにより、ゲートディレイを短縮できるととも
に、消費電力を減らすことができる。
第１図は、本発明の一実施例を示すコレクタドットアン
ド回路の回路構成図、 第２図は、従来のコレクタドットアンド回路の回路構成
図、 第３図は、アンド回路を組み合わせて構成した並列比較
型A/D変換器の一例を示すブロック図である。 １……第１の差動回路,2……第２の差動回路， ３……第３の差動回路,11……第１の定電流源， 12……第２の定電流源， 13……第３の定電流源， A1〜A15……入力アナログ信号， B1〜B15……アンド出力信号。
ド回路の回路構成図、 第２図は、従来のコレクタドットアンド回路の回路構成
図、 第３図は、アンド回路を組み合わせて構成した並列比較
型A/D変換器の一例を示すブロック図である。 １……第１の差動回路,2……第２の差動回路， ３……第３の差動回路,11……第１の定電流源， 12……第２の定電流源， 13……第３の定電流源， A1〜A15……入力アナログ信号， B1〜B15……アンド出力信号。
Claims (1)
- 【請求項１】一方のトランジスタと他方のトランジスタ
とを差動接続してなる差動回路と、 上記一方のトランジスタから出力される電流を所望の数
に分流するために、上記一方のトランジスタの出力電極
にカスコード接続された複数の出力用トランジスタと、 上記一方のトランジスタに流れる電流と同じ大きさの電
流が上記他方のトランジスタに流れるようにするため
に、上記他方のトランジスタの出力電極と電源との間に
接続されたダミー用トランジスタと、 上記出力電流の分流数に応じた量の電流を上記差動回路
に供給し、上記出力用トランジスタのそれぞれから出力
される各出力電流の大きさが、上記分流数に関わりなく
所定の大きさとなるようにする定電流源とを具備するこ
とを特徴とするコレクタドットアンド回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2316415A JP2990791B2 (ja) | 1990-11-20 | 1990-11-20 | コレクタドットアンド回路 |
| KR1019910019001A KR100210462B1 (ko) | 1990-11-20 | 1991-10-28 | 콜렉터 도트 앤드회로 |
| US07/792,616 US5200651A (en) | 1990-11-20 | 1991-11-15 | Collector dot and circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2316415A JP2990791B2 (ja) | 1990-11-20 | 1990-11-20 | コレクタドットアンド回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04185112A JPH04185112A (ja) | 1992-07-02 |
| JP2990791B2 true JP2990791B2 (ja) | 1999-12-13 |
Family
ID=18076819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2316415A Expired - Fee Related JP2990791B2 (ja) | 1990-11-20 | 1990-11-20 | コレクタドットアンド回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5200651A (ja) |
| JP (1) | JP2990791B2 (ja) |
| KR (1) | KR100210462B1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2666604B2 (ja) * | 1991-05-31 | 1997-10-22 | 株式会社日立製作所 | 差動増幅器およびこれを用いたラッチ回路並びにラッチ回路を用いたメモリ装置及びその情報読み出し方法 |
| CA2108883C (en) * | 1992-02-20 | 1999-05-04 | Petre Popescu | Differential emitter coupled logic circuit |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5981921A (ja) * | 1982-11-01 | 1984-05-11 | Hitachi Ltd | 高速論理回路 |
| US4580066A (en) * | 1984-03-22 | 1986-04-01 | Sperry Corporation | Fast scan/set testable latch using two levels of series gating with two current sources |
| US4628217A (en) * | 1984-03-22 | 1986-12-09 | Sperry Corporation | Fast scan/set testable latch using two levels of series gating with one current source |
| US4628216A (en) * | 1984-07-09 | 1986-12-09 | Advanced Micro Devices, Inc. | Merging of logic function circuits to ECL latch or flip-flop circuit |
| JPS6143341A (ja) * | 1984-08-07 | 1986-03-01 | Nec Corp | 加算回路 |
| US4868420A (en) * | 1985-01-23 | 1989-09-19 | Hitachi, Ltd. | Flip-flop circuit |
| FR2581811A1 (fr) * | 1985-05-10 | 1986-11-14 | Radiotechnique Compelec | Module multiplexeur numerique a n entrees et multiplexeur a n2 entrees incorporant de tels modules |
| CA1275310C (en) * | 1985-11-26 | 1990-10-16 | Katuhisa Kubota | Master slave latch circuit |
| US4785422A (en) * | 1986-09-15 | 1988-11-15 | Unisys Corporation | Simultaneous read/write RAM |
| KR940002857B1 (ko) * | 1987-12-02 | 1994-04-04 | 가부시끼가이샤 히다찌세이사꾸쇼 | 반도체 메모리 장치 |
| US5086414A (en) * | 1988-11-17 | 1992-02-04 | Hitachi, Ltd. | Semiconductor device having latch means |
-
1990
- 1990-11-20 JP JP2316415A patent/JP2990791B2/ja not_active Expired - Fee Related
-
1991
- 1991-10-28 KR KR1019910019001A patent/KR100210462B1/ko not_active IP Right Cessation
- 1991-11-15 US US07/792,616 patent/US5200651A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5200651A (en) | 1993-04-06 |
| KR100210462B1 (ko) | 1999-07-15 |
| JPH04185112A (ja) | 1992-07-02 |
| KR920011079A (ko) | 1992-06-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |