JPS60254922A - 双対モ−ド論理回路 - Google Patents
双対モ−ド論理回路Info
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- JPS60254922A JPS60254922A JP60006048A JP604885A JPS60254922A JP S60254922 A JPS60254922 A JP S60254922A JP 60006048 A JP60006048 A JP 60006048A JP 604885 A JP604885 A JP 604885A JP S60254922 A JPS60254922 A JP S60254922A
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- transistor
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- H—ELECTRICITY
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- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
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- H03K17/62—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors
- H03K17/6221—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors combined with selecting means
- H03K17/6228—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors combined with selecting means using current steering means
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- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、双対モード論理回路に関し、特にメモリア
レイに用いられる双対モード論理回路に関するものであ
る。
レイに用いられる双対モード論理回路に関するものであ
る。
従来より、論理ゲートスイッチ回路、特にエミッタ結合
論理（あるいは電流スイッチ）技術を用いた、非対称制
御回路を備えた直列結合スイッチ回路が周知である。
論理（あるいは電流スイッチ）技術を用いた、非対称制
御回路を備えた直列結合スイッチ回路が周知である。
双対モード論理回路に関する従来の特許及び刊行物とし
ては次のようなものがある。尚、ここに示すものは本発
明に関連するすべての文献でなくまた必ずしも本発明に
最も近いものでもないことを理解されたい。
ては次のようなものがある。尚、ここに示すものは本発
明に関連するすべての文献でなくまた必ずしも本発明に
最も近いものでもないことを理解されたい。
先ず、関連する特許であるがここに掲げるものはすべて
米国特許である。ここでは番号を示すにとどめる： ３３３３１１３；３４４６９８９；３６８１６１４；３
７７８２４３；３９０６２１２；３９２５６９１；３９
４２０３３；４０６６９１５；４０７０６５７；４０９
９０７０；４１１０６３９；４１２５８７７；４１４９
０９９；４２１５４１８；４２７４０１７；４２８００
７０次に、刊行物としては次のようなものがある：Ｉ
ＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｓｃｌｏｓｕｒｅ Ｂ
ｕｌｌｅｔｉｎ Ｖｏｌ。
米国特許である。ここでは番号を示すにとどめる： ３３３３１１３；３４４６９８９；３６８１６１４；３
７７８２４３；３９０６２１２；３９２５６９１；３９
４２０３３；４０６６９１５；４０７０６５７；４０９
９０７０；４１１０６３９；４１２５８７７；４１４９
０９９；４２１５４１８；４２７４０１７；４２８００
７０次に、刊行物としては次のようなものがある：Ｉ
ＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｓｃｌｏｓｕｒｅ Ｂ
ｕｌｌｅｔｉｎ Ｖｏｌ。
２１、−６．１９７８年１１月発行の２４０６〜２４０
７ページ、Ｒ９Ｄ、 Ｂｕｒｋｅによる“Ｃａ５ｃａｄ
ｅＣｕｒｒｅｎｔ ５ｗ１ｔｃｈ、 Ｌａｔｃｈｅｄ
Ｉｎｐｕｔ、 ２−ＢｉｔＰａｒｔｉｔｉｏｎｅｄ Ｄ
ｅｃｏｄｅｒ”と題するもの；ＩＢＭ Ｔｅｃｈｎｉｃ
ａｌ Ｄｉｓｃｌｏｓｕｒｅ Ｂｕｌｌｅｔｉｎ Ｖｏ
ｌ。
７ページ、Ｒ９Ｄ、 Ｂｕｒｋｅによる“Ｃａ５ｃａｄ
ｅＣｕｒｒｅｎｔ ５ｗ１ｔｃｈ、 Ｌａｔｃｈｅｄ
Ｉｎｐｕｔ、 ２−ＢｉｔＰａｒｔｉｔｉｏｎｅｄ Ｄ
ｅｃｏｄｅｒ”と題するもの；ＩＢＭ Ｔｅｃｈｎｉｃ
ａｌ Ｄｉｓｃｌｏｓｕｒｅ Ｂｕｌｌｅｔｉｎ Ｖｏ
ｌ。
２４、隆１１Ａ、１９８２年４月発行の５６３０〜５６
３１ページ、ＲｏＤ、 Ｄｕｓｓａｕｌｔ 他による°
”ｈ芦Ｐｏｗｅｒ Ｗｒｉｔｅ Ｃ１ｒｃｕｉｔ ｆｏ
ｒ′Ｆａｓｔ ＶＬＳＩＡｒｒａｙｓ”と題するもの いわゆるエミッタ結合論理（ＢＣＬ）技術の基本的な要
素は周知である。その要素とは、２つのエミッタ結合さ
れたトランジスタをもつ差動増幅器である。それら２つ
のトランジスタは対向配置されて、それらのトランジス
タの一方のベースに２進信号を供給することにより、導
通状態と非導通状態とに交互に切り換えられる。尚、ト
ランジスタが導通状態にあるときは適当な電流調整手段
によって、トランジスタが飽和するのが防止される。こ
の調整された電流は、入力信号に応じて、一方または他
方のトランジスタに供給されるのでそのようガタイブの
回路は電流転送回路と呼ばれることもある。
３１ページ、ＲｏＤ、 Ｄｕｓｓａｕｌｔ 他による°
”ｈ芦Ｐｏｗｅｒ Ｗｒｉｔｅ Ｃ１ｒｃｕｉｔ ｆｏ
ｒ′Ｆａｓｔ ＶＬＳＩＡｒｒａｙｓ”と題するもの いわゆるエミッタ結合論理（ＢＣＬ）技術の基本的な要
素は周知である。その要素とは、２つのエミッタ結合さ
れたトランジスタをもつ差動増幅器である。それら２つ
のトランジスタは対向配置されて、それらのトランジス
タの一方のベースに２進信号を供給することにより、導
通状態と非導通状態とに交互に切り換えられる。尚、ト
ランジスタが導通状態にあるときは適当な電流調整手段
によって、トランジスタが飽和するのが防止される。こ
の調整された電流は、入力信号に応じて、一方または他
方のトランジスタに供給されるのでそのようガタイブの
回路は電流転送回路と呼ばれることもある。
さて、さらに別のトランジスタのコレクタ・エミッタ経
路が、その差動増幅器の直接に制御されるトランジスタ
のコレクタ・エミッタ経路と並列に接続されるならば、
複数の入力変数をもつ０Ｒ−ＮＯＲ結合論理回路が形成
できる。そして、いわゆる゛直列接続（５ｅｒｉｅｓ
ｃｏｕｐｌ ｉｎｇ ）”あるいは“カスケード接続（
ｃａｓｃａｄｅ ｃｏｕｐｌ ｉｎｇ ）″によってデ
ータ遷移時間が短く電流消費量が小さい有利な方法で、
それ以外の論理関数を実現することもできる。尚、“直
列接続”及び“カスケード接続”については例えば次の
文献を参照されたい：（１）”Ｔｈｅ Ｅｌｅｃｔｒｏ
ｎｉｃ Ｅｎｇｉｎｅｅｒ ” １９６９年１１月発行
、５６〜６０ページ、（２） １９６０年１２月１３日
に特許されたＨａｎｎｏｎ ８．Ｙｏｕｒｋｅの”Ｔｒ
ａｎｓｉｓｔｏｒ Ｓｗｉｔｃｈｉｎｇ Ｃ１ｒｃｕｉ
ｔ ”と題する米国特許第２９６４６５２号、（３）
１９６２年６月１９日に特許されたＥ、Ｊ 、 ８１ｏ
ｂｏｄｚｉｎｓｋｉの“Ｌｏｇｉｃ、Ｅｘｃｌｕｓｉｖ
ｅ−ＯＲａｎｄ ５ｈｉｆｔ Ｒ，ｅｇｉｓｔｅｒ Ｃ
ｉｒｃｕｉｔｓＵｔｉｌｉｚｉｎｇ Ｄｉｒｅｃｔｌｙ
Ｃｏｎｎｅｃｔｅｄ Ｃａ５ｃａｄｅＴｒａｎｓｉｓ
ｔｏｒ ｉｎ ’Ｔｒｅｅ’ Ｃｏｎｆｉｇｕｒａｔｉ
ｏｎ″と題する米国特許第３０４０１９２号。
路が、その差動増幅器の直接に制御されるトランジスタ
のコレクタ・エミッタ経路と並列に接続されるならば、
複数の入力変数をもつ０Ｒ−ＮＯＲ結合論理回路が形成
できる。そして、いわゆる゛直列接続（５ｅｒｉｅｓ
ｃｏｕｐｌ ｉｎｇ ）”あるいは“カスケード接続（
ｃａｓｃａｄｅ ｃｏｕｐｌ ｉｎｇ ）″によってデ
ータ遷移時間が短く電流消費量が小さい有利な方法で、
それ以外の論理関数を実現することもできる。尚、“直
列接続”及び“カスケード接続”については例えば次の
文献を参照されたい：（１）”Ｔｈｅ Ｅｌｅｃｔｒｏ
ｎｉｃ Ｅｎｇｉｎｅｅｒ ” １９６９年１１月発行
、５６〜６０ページ、（２） １９６０年１２月１３日
に特許されたＨａｎｎｏｎ ８．Ｙｏｕｒｋｅの”Ｔｒ
ａｎｓｉｓｔｏｒ Ｓｗｉｔｃｈｉｎｇ Ｃ１ｒｃｕｉ
ｔ ”と題する米国特許第２９６４６５２号、（３）
１９６２年６月１９日に特許されたＥ、Ｊ 、 ８１ｏ
ｂｏｄｚｉｎｓｋｉの“Ｌｏｇｉｃ、Ｅｘｃｌｕｓｉｖ
ｅ−ＯＲａｎｄ ５ｈｉｆｔ Ｒ，ｅｇｉｓｔｅｒ Ｃ
ｉｒｃｕｉｔｓＵｔｉｌｉｚｉｎｇ Ｄｉｒｅｃｔｌｙ
Ｃｏｎｎｅｃｔｅｄ Ｃａ５ｃａｄｅＴｒａｎｓｉｓ
ｔｏｒ ｉｎ ’Ｔｒｅｅ’ Ｃｏｎｆｉｇｕｒａｔｉ
ｏｎ″と題する米国特許第３０４０１９２号。
上記“直列接続”あるいは“カスケード接続”の設計思
想は、差動増幅器を、“下位の”差動増幅器のトランジ
スタが、その“下位の”差動増幅器と対をなすように使
用され“上位の”増幅器と呼ばれる差動増幅器のトラン
ジスタのエミッタの供給ラインに挿入するように直列接
続することにある。その“下位の”差動増幅器はこのよ
うにして“上位の”差動増幅器によって、対向して制御
される２つの電流経路に枝分れされる。また、もし必要
ならば、同一の増幅器には属さない２つのトランジスタ
のコレクタに対し、共通のコレクタ用抵抗を介して動作
用の電圧を加えてもよい。
想は、差動増幅器を、“下位の”差動増幅器のトランジ
スタが、その“下位の”差動増幅器と対をなすように使
用され“上位の”増幅器と呼ばれる差動増幅器のトラン
ジスタのエミッタの供給ラインに挿入するように直列接
続することにある。その“下位の”差動増幅器はこのよ
うにして“上位の”差動増幅器によって、対向して制御
される２つの電流経路に枝分れされる。また、もし必要
ならば、同一の増幅器には属さない２つのトランジスタ
のコレクタに対し、共通のコレクタ用抵抗を介して動作
用の電圧を加えてもよい。
単一 （７） エミッタ結合論理（ＢＣＬ）スイッチ回
路を用いて、２つの入力変数を論理的に連結するように
した１つの形態は米国特許第３５０４１９２号及び第３
５１５９０４号にも示されている。
路を用いて、２つの入力変数を論理的に連結するように
した１つの形態は米国特許第３５０４１９２号及び第３
５１５９０４号にも示されている。
これらの特許においては、１つの差動増幅段の両トラン
ジスタのベースに異なる複数の入力信号を供給すること
が提示されている。しかし、それらにおいては、出力に
おいて明確な論理状態を得るために、１つの入力信号の
電位が好ましくはその信号の帯域の半分に亘ってシフト
されなくてはならない。
ジスタのベースに異なる複数の入力信号を供給すること
が提示されている。しかし、それらにおいては、出力に
おいて明確な論理状態を得るために、１つの入力信号の
電位が好ましくはその信号の帯域の半分に亘ってシフト
されなくてはならない。
この発明の目的は、従来のものよシも高い性能をもつ双
対モード論理回路を提供することにある。
対モード論理回路を提供することにある。
本発明によれば高性能をもつ電子的に選択可能なデータ
経路スイッチが与えられる。すなわちこのデータ経路ス
イッチによれば、１つの入力で２つのデータバスを駆動
でき、あるいは２つの入力で２つのデータバスを独立に
駆動できる。
経路スイッチが与えられる。すなわちこのデータ経路ス
イッチによれば、１つの入力で２つのデータバスを駆動
でき、あるいは２つの入力で２つのデータバスを独立に
駆動できる。
本発明に基づく回路は高速且つ効果的に、要求されたデ
ータ経路切換動作−を実行するものである。
ータ経路切換動作−を実行するものである。
本発明に基づく回路の特徴を挙げてみると、（１）仮想
的には、電流スイッチエミッタフォロア（Ｃ８ＥＦ）を
介しての遅延がない、（２）２個のＣ３ＥＰ以外の電力
を消費しない、（３）２個のＣ３ＥＦ以外に２個のトラ
ンジスタを余分に使用するだけでよい、（４）４個のト
ランジスタを２個（Ｔ２及びＴ３）に集積できるような
幾何的配置をもつ、などがある。
的には、電流スイッチエミッタフォロア（Ｃ８ＥＦ）を
介しての遅延がない、（２）２個のＣ３ＥＰ以外の電力
を消費しない、（３）２個のＣ３ＥＦ以外に２個のトラ
ンジスタを余分に使用するだけでよい、（４）４個のト
ランジスタを２個（Ｔ２及びＴ３）に集積できるような
幾何的配置をもつ、などがある。
双対モード論理回路は２つの独立な入力論理信号を受け
取シ、チップ上に設けられた２組の回路を駆動する。そ
の駆動は、第１のモードでは入力Ａが出力Ａ、Ｂを（同
相で）駆動し、第２のモードでは入力Ａが出力Ａを、入
力Ｂが出力Ｂをそれぞれ（同相で）駆動するように行な
われる。この回路は、単一モード（固定２バイト）の書
き込みスキームが実行するのと同じ速度と消費電力でレ
ンダムアクセスメモリ上の双対モードの書き込みを行う
午とを可能とする。尚、これについては後で詳細に説明
する。
取シ、チップ上に設けられた２組の回路を駆動する。そ
の駆動は、第１のモードでは入力Ａが出力Ａ、Ｂを（同
相で）駆動し、第２のモードでは入力Ａが出力Ａを、入
力Ｂが出力Ｂをそれぞれ（同相で）駆動するように行な
われる。この回路は、単一モード（固定２バイト）の書
き込みスキームが実行するのと同じ速度と消費電力でレ
ンダムアクセスメモリ上の双対モードの書き込みを行う
午とを可能とする。尚、これについては後で詳細に説明
する。
双対モードの回路は、電力消費量、デバイスの全個数、
及び電流スイッチ回路のカスケードあるいはコレクタド
ツトを用いた遅延段の数において最も有効に具現化され
る。この回路のそのようなモードは、カスケード接続さ
れた電流スイッチの下位部分であるＭｌとＭ２（第１図
）を切換えることによって実現される。
及び電流スイッチ回路のカスケードあるいはコレクタド
ツトを用いた遅延段の数において最も有効に具現化され
る。この回路のそのようなモードは、カスケード接続さ
れた電流スイッチの下位部分であるＭｌとＭ２（第１図
）を切換えることによって実現される。
さて、第１図において、ＭｌがＭ２に比較して高レベル
にあれば、回路のモードは次のようになる：すなわち、
トランジスタＴＩＯからの一定電流がトランジスタＴ６
でなくトランジスタＴ５を流れ、これによシトランジス
タＴ２Ｂ、Ｔ３Ａによって構成された電流スイッチが有
効化されるとともに：トランジスタＴ３Ｂ、Ｔ４によっ
て構成された電流スイッチが無効化される。尚、ここで
Ｔ３ＢＳＴ２Ｂなどの記法について説明すると、例えば
Ｔ３ＢとはトランジスタＴ３の端子Ｂ側の部分を意味す
るものとする。トランジスタＴ１とトランジスタＴ２Ａ
によって構成された電流スイッチは常時導通状態にある
。この態様では、一体化されたトランジスタＴ２Ａ、Ｂ
が出力ＡＱ、ＢＯの双方を制御する。そして、もし入力
ＡがＶＲＢＦに対して低レベルであれば、トランジスタ
Ｔ１、Ｔ３Ａがオンになシ、トランジスタＴ２がオフに
なシ、ノード１．３がプルダウンされるのでこれにより
出力ＡＯ１ＢＯが低レベルになる。また、入力Ａが高レ
ベルであれば、トランジスタＴ２がオンになシ、これに
よシノード１．２（ノードに対応する符号は図中丸印で
囲んである）及び出力ＡＯ１ＢＯの信号が立ち上がる。
にあれば、回路のモードは次のようになる：すなわち、
トランジスタＴＩＯからの一定電流がトランジスタＴ６
でなくトランジスタＴ５を流れ、これによシトランジス
タＴ２Ｂ、Ｔ３Ａによって構成された電流スイッチが有
効化されるとともに：トランジスタＴ３Ｂ、Ｔ４によっ
て構成された電流スイッチが無効化される。尚、ここで
Ｔ３ＢＳＴ２Ｂなどの記法について説明すると、例えば
Ｔ３ＢとはトランジスタＴ３の端子Ｂ側の部分を意味す
るものとする。トランジスタＴ１とトランジスタＴ２Ａ
によって構成された電流スイッチは常時導通状態にある
。この態様では、一体化されたトランジスタＴ２Ａ、Ｂ
が出力ＡＱ、ＢＯの双方を制御する。そして、もし入力
ＡがＶＲＢＦに対して低レベルであれば、トランジスタ
Ｔ１、Ｔ３Ａがオンになシ、トランジスタＴ２がオフに
なシ、ノード１．３がプルダウンされるのでこれにより
出力ＡＯ１ＢＯが低レベルになる。また、入力Ａが高レ
ベルであれば、トランジスタＴ２がオンになシ、これに
よシノード１．２（ノードに対応する符号は図中丸印で
囲んである）及び出力ＡＯ１ＢＯの信号が立ち上がる。
尚、このモードでは入力Ｂがこの回路に対して何の影響
も及はさないことを注意されたい。
も及はさないことを注意されたい。
もう一方のモードでは、Ｍ２がＭｌよりも高レベルであ
り、これＫよりトラジスタＴ６がオンでトランジスタＴ
５がオフになる。仁のときは入力Ａでなく入力Ｂが出力
ＢＯを制御することになる。
り、これＫよりトラジスタＴ６がオンでトランジスタＴ
５がオフになる。仁のときは入力Ａでなく入力Ｂが出力
ＢＯを制御することになる。
というのは、トランジスタＴ３ＢとトランジスタＴ４と
からなる電流スイッチが導通しているからでおる。また
、入力Ａは、トランジスタＴ９が常にオンであることか
ら依然として出力ＡＯの制御を行う。
からなる電流スイッチが導通しているからでおる。また
、入力Ａは、トランジスタＴ９が常にオンであることか
ら依然として出力ＡＯの制御を行う。
以上の結果をまとめてみると、どちらのモードにおいて
も、ペース駆動電流以外に制御電流の浪費がないことが
見てとれよう。それはすなわちすべての電流が、要求さ
れたデータ信号レベルを与えるためにイ吏用されている
、ということである。
も、ペース駆動電流以外に制御電流の浪費がないことが
見てとれよう。それはすなわちすべての電流が、要求さ
れたデータ信号レベルを与えるためにイ吏用されている
、ということである。
それゆえにこの回路は電力消費量の見地において十分な
ものである。
ものである。
また、どちらのモードにおいても、信号遅延経路が単一
の電流スイッチエミッタフォロアからなリ、データ入力
からデータ出力へ至る経路であることが見てとれよう。
の電流スイッチエミッタフォロアからなリ、データ入力
からデータ出力へ至る経路であることが見てとれよう。
このうち、第２のモードにおいてはトランジスタＴ５、
Ｔ６を追加し、第２のエミッタをトランジスタＴ２、’
Ｔ３で一体化する必要がある。それゆえに、この回路は
全デバイス個数の見地において十分なものである。
Ｔ６を追加し、第２のエミッタをトランジスタＴ２、’
Ｔ３で一体化する必要がある。それゆえに、この回路は
全デバイス個数の見地において十分なものである。
特にトランジスタＴ３に関して（回路に単に接続しただ
けの別体のトランジスタを使用するかわりに）第２のエ
ミッタを一体化することの第２の利点は、（第２のエミ
ッタと一体化された）トランジスタＴ３の基板対コレク
タ容量及びベース対コレクタ容量に対して（トランジス
タＴ１と比較して）１個分の容量の増加しかもたらさな
いことによって、ノード２上の静電容量の増加が最小限
に抑えられるということである。もし、別体のトランジ
スタを用いたならば、増加する容量はその２倍となるだ
ろう。従って、ここに開示された回路はＡＯとＢＯの出
力データ経路において仮想的に同一の遅延時間を有する
。このことは、動作タイミンクのずれを最小限にとどめ
る意味で重要である。
けの別体のトランジスタを使用するかわりに）第２のエ
ミッタを一体化することの第２の利点は、（第２のエミ
ッタと一体化された）トランジスタＴ３の基板対コレク
タ容量及びベース対コレクタ容量に対して（トランジス
タＴ１と比較して）１個分の容量の増加しかもたらさな
いことによって、ノード２上の静電容量の増加が最小限
に抑えられるということである。もし、別体のトランジ
スタを用いたならば、増加する容量はその２倍となるだ
ろう。従って、ここに開示された回路はＡＯとＢＯの出
力データ経路において仮想的に同一の遅延時間を有する
。このことは、動作タイミンクのずれを最小限にとどめ
る意味で重要である。
もしトランジスタＴ５とトランジスタＴ６とにそれぞれ
゛単位”電流が流れるのであれば、抵抗Ｒ１と抵抗Ｒ２
にはＯまたは１の単位電流が流れることもあシ、また別
の幾何的態様（すなわち反転回路）においては抵抗Ｒ１
と抵抗Ｒ２には０．１または２の単位電流が流れること
に注意されたい。すなわち電流の飽和を防止し、この回
路の２進的性質を維持するために抵抗Ｒ１、Ｒ２上で電
流を調節する必要がある。
゛単位”電流が流れるのであれば、抵抗Ｒ１と抵抗Ｒ２
にはＯまたは１の単位電流が流れることもあシ、また別
の幾何的態様（すなわち反転回路）においては抵抗Ｒ１
と抵抗Ｒ２には０．１または２の単位電流が流れること
に注意されたい。すなわち電流の飽和を防止し、この回
路の２進的性質を維持するために抵抗Ｒ１、Ｒ２上で電
流を調節する必要がある。
さらに、もし出力ＡＯ１ＢＯでより高い電位レベルが必
要とされるならば、抵抗Ｒ３が零オームに低減されるこ
とに注意されたい。
要とされるならば、抵抗Ｒ３が零オームに低減されるこ
とに注意されたい。
第２図に示す回路はモード制御人力Ｍ１、Ｍ２を設けた
ものである。
ものである。
高性能集積回路においては、回路の電力と遅延時間の積
を最適化するために、電力供給幅（ｖｃｃ−ＶＥＲ）を
最小限にとどめることが必要である。
を最適化するために、電力供給幅（ｖｃｃ−ＶＥＲ）を
最小限にとどめることが必要である。
しかるに、電力供給幅が小さいほど、十分な論理の振シ
（すなわちノイズマージン）を得ることが難しくなる。
（すなわちノイズマージン）を得ることが難しくなる。
しかし、従来技術においては、電流スイッチエミッタフ
ォロア（Ｃ８ＥＦ）中でカスケード接続を行うことによ
シこの問題が一層悪化してしまっている。というのは、
低電圧のカスケード接続からなるデバイスは飽和条件の
近傍で動作しているからである。
ォロア（Ｃ８ＥＦ）中でカスケード接続を行うことによ
シこの問題が一層悪化してしまっている。というのは、
低電圧のカスケード接続からなるデバイスは飽和条件の
近傍で動作しているからである。
これに対し、第２図における駆動回路は低電圧のカスケ
ードデバイスを差動的に駆動するとともに、好適なノイ
ズマージンを保証し且つ温度や供給電力や処理時間の変
動などの予想される幅に対して飽和を防止するために十
分な追従（トラッキング）を行うようにしている。第２
図を参照すると、この回路の出力はノードＭ１、Ｍ２で
第１図の下方のカスケードデバイスＴ５、Ｔ６を駆動す
る。そ、こでノイズマージンを最適化するために、Ｍｌ
及びＭ２の高レベルは第１図のトランジスタＴ５、Ｔ６
及びＴＩＯの飽和を起こさない範囲で可能な限！”ＲＥ
Ｆに近くなるように作動される。
ードデバイスを差動的に駆動するとともに、好適なノイ
ズマージンを保証し且つ温度や供給電力や処理時間の変
動などの予想される幅に対して飽和を防止するために十
分な追従（トラッキング）を行うようにしている。第２
図を参照すると、この回路の出力はノードＭ１、Ｍ２で
第１図の下方のカスケードデバイスＴ５、Ｔ６を駆動す
る。そ、こでノイズマージンを最適化するために、Ｍｌ
及びＭ２の高レベルは第１図のトランジスタＴ５、Ｔ６
及びＴＩＯの飽和を起こさない範囲で可能な限！”ＲＥ
Ｆに近くなるように作動される。
トラッキングに必要なレベルは次のようにしてめられる
： Ｖ ＝ＧＮＤ＋ＶＢ、（ＴＧＮＤ）−ＶＢｏ（ＴＲＪＤ
Ｆ）−Ｖ８．（Ｔ３）・・・（１） ここでＶＥＥはベースエミッタ間の電圧、ＧＮＤはアー
ス電位、また例えばＶＢ８（ＴＧＮＤ）はトランジスタ
ＴＧＮＤ （第１図）のＶＥＥをあらゎす。さらにｖ５
は、第１図において入力Ａが低レベルにある場合のノー
ド５における電位である。
： Ｖ ＝ＧＮＤ＋ＶＢ、（ＴＧＮＤ）−ＶＢｏ（ＴＲＪＤ
Ｆ）−Ｖ８．（Ｔ３）・・・（１） ここでＶＥＥはベースエミッタ間の電圧、ＧＮＤはアー
ス電位、また例えばＶＢ８（ＴＧＮＤ）はトランジスタ
ＴＧＮＤ （第１図）のＶＥＥをあらゎす。さらにｖ５
は、第１図において入力Ａが低レベルにある場合のノー
ド５における電位である。
式（１）においては、アース電位のＶ 上への効果を強
調するためアース電位Ｇ Ｎ Ｄを明示的に示しである
。また、設計を簡単化するために、ｖｃｃやＶＥＥやＶ
Ｔなどの２次の効果は無視しである。
調するためアース電位Ｇ Ｎ Ｄを明示的に示しである
。また、設計を簡単化するために、ｖｃｃやＶＥＥやＶ
Ｔなどの２次の効果は無視しである。
そして、入力Ａが高レベルにある。とき、ノードＡハノ
ードＭ１よシも電位が高く、従ってトランジスタＴ５の
飽和が生じることはない。
ードＭ１よシも電位が高く、従ってトランジスタＴ５の
飽和が生じることはない。
第２図に戻ると、この向路はノードＭ１で高レベルを与
えるように要求される。そしてノードＭ１は式（１）と
同じトラッキング関係、すなわちＧＮＤに１つのベース
−エミッタ電圧を加え、それがら２つのベース−エミッ
タ電圧を引いたもの（このときもＶＣＣ１■ＥＥ１ＶＴ
トラッキングを無視した）である。
えるように要求される。そしてノードＭ１は式（１）と
同じトラッキング関係、すなわちＧＮＤに１つのベース
−エミッタ電圧を加え、それがら２つのベース−エミッ
タ電圧を引いたもの（このときもＶＣＣ１■ＥＥ１ＶＴ
トラッキングを無視した）である。
もし第２図におけるＶＩＮが低レベルであれば、トラン
ジスタＴ１７がオフ、且つトランジスタＴ１３がオンに
なシ、トランジスタＴｌｌのベースがクランプされ、こ
うして上記関係によってノードＭ１が高レベルにセット
される。
ジスタＴ１７がオフ、且つトランジスタＴ１３がオンに
なシ、トランジスタＴｌｌのベースがクランプされ、こ
うして上記関係によってノードＭ１が高レベルにセット
される。
式（２）は式（１）と同じトラッキング関係をあられす
ものである。このように、ｖＭｏが式（１）の■５とト
ラッキングすることにより、第１図のトランジスタＴ５
が飽和から免れる。抵抗Ｒ１１、Ｒ１２は、第２図の回
路によって得られるトラッキング″の利点を最大限に利
用するべく、ＶＭ□の高レベルを正確にセットするため
に使用されている。また、式（１）と式（２）の間のト
ラッキング条件を維持するために、Ｒ１１とＲ１２とが
トラック（追従）することが必要であシ、それはｖＢ８
（Ｔ１５）の大部分がノードＭ１を高レベルにセットす
るために使用される、と述べることと等しい。式（２）
は、チップ上の抵抗比がほぼ一定であるため抵抗のトラ
ッキングをもたらさない。
ものである。このように、ｖＭｏが式（１）の■５とト
ラッキングすることにより、第１図のトランジスタＴ５
が飽和から免れる。抵抗Ｒ１１、Ｒ１２は、第２図の回
路によって得られるトラッキング″の利点を最大限に利
用するべく、ＶＭ□の高レベルを正確にセットするため
に使用されている。また、式（１）と式（２）の間のト
ラッキング条件を維持するために、Ｒ１１とＲ１２とが
トラック（追従）することが必要であシ、それはｖＢ８
（Ｔ１５）の大部分がノードＭ１を高レベルにセットす
るために使用される、と述べることと等しい。式（２）
は、チップ上の抵抗比がほぼ一定であるため抵抗のトラ
ッキングをもたらさない。
上述の議論は第１図のノード６と、ノードＭ２との関係
にも同様にあてはまる。すなわち、第２図のｖＩＮが高
レベルにあるとして、トランジスタＴ１２、Ｔ１４、Ｔ
１６、Ｔ１８及び抵抗Ｒ１４、’ＦＬ１５をそれぞれ、
第２図のトランジスタＴ１１、Ｔ１３、Ｔ１５、Ｔ１７
及び抵抗ＦＬＩＩ、Ｒ１２で置き換え、トランジスタＴ
６とノード６とをそれぞれ第１図のトランジスタＴ５と
ノード５で置き換えればよい。
にも同様にあてはまる。すなわち、第２図のｖＩＮが高
レベルにあるとして、トランジスタＴ１２、Ｔ１４、Ｔ
１６、Ｔ１８及び抵抗Ｒ１４、’ＦＬ１５をそれぞれ、
第２図のトランジスタＴ１１、Ｔ１３、Ｔ１５、Ｔ１７
及び抵抗ＦＬＩＩ、Ｒ１２で置き換え、トランジスタＴ
６とノード６とをそれぞれ第１図のトランジスタＴ５と
ノード５で置き換えればよい。
第３図は、９個の簡単な書き込みデータ入力回路をもつ
構成のブロック図である。それらの書き込みデータ入力
回路は３６ビツトラインドライバに接続され、そのドラ
イバはメモリセルのアレイに３６ビツトカラム（すなわ
ちビットラインペア）を供給する。
構成のブロック図である。それらの書き込みデータ入力
回路は３６ビツトラインドライバに接続され、そのドラ
イバはメモリセルのアレイに３６ビツトカラム（すなわ
ちビットラインペア）を供給する。
第４図は、１８個の簡単な書き込みデータ入力回路をも
つ構成のブロック図である。それらの書き込みデータ入
力回路は３６ビツトラインドライバに接続され、そのド
ライバはメモリセルのアレイに３６ビツトカラム（すな
わちビットラインペア）を供給する。
つ構成のブロック図である。それらの書き込みデータ入
力回路は３６ビツトラインドライバに接続され、そのド
ライバはメモリセルのアレイに３６ビツトカラム（すな
わちビットラインペア）を供給する。
第５図は、本発明に基づく９個の双対モード書き込みデ
ータ入力回路とそれに連結した差動ドライバ回路とを３
６ビツトラインドライバに接続するために必要な結線配
置を示すブロック図である。
ータ入力回路とそれに連結した差動ドライバ回路とを３
６ビツトラインドライバに接続するために必要な結線配
置を示すブロック図である。
その３６ビツトラインドライバは、メモリセルのアレイ
に３６ビツトカラム（すなわちビットラインペア）を供
給するだめのものである。この第５図の回路は、■□、
の２進入力状態が論理゛０″であるときに第３図に示す
回路と等価な動作を行い、ＶＩＮの２進入力状態が論理
“ビに切シ換えられたとき第４図に示す回路と等価な動
作を行うように制御される。
に３６ビツトカラム（すなわちビットラインペア）を供
給するだめのものである。この第５図の回路は、■□、
の２進入力状態が論理゛０″であるときに第３図に示す
回路と等価な動作を行い、ＶＩＮの２進入力状態が論理
“ビに切シ換えられたとき第４図に示す回路と等価な動
作を行うように制御される。
〔発明の効果〕
以上のように、この発明によれば、少ない個数のトラン
ジスタを用いて、電力消費量が小さく、遅延の生じない
論理回路を提供することができるという効果がある。
ジスタを用いて、電力消費量が小さく、遅延の生じない
論理回路を提供することができるという効果がある。
第１図は、本発明に基づく双対モード書き込みデータ入
力回路の回路図、 第２図は、第１図の双対モード回路に対する差動ドライ
バ回路の回路図、 第３図は、標準書き込みデータ入力回路を用いた周知の
１バイト長書き込み回路のブロック図、第４図は、標準
書き込みデータ入力回路を用いた周知の２バイト長書き
込み回路のブロック図、第５図は、本発明に基づく双対
モード書き込み回路のブロック図である。 Ｔ２・・・第１の電流スイッチ回路、Ｔ４・・・第２の
電流スイッチ回路、Ｔ１、Ｔ３、Ｔ５、Ｔ６・・・第３
の電流スイッチ回路
力回路の回路図、 第２図は、第１図の双対モード回路に対する差動ドライ
バ回路の回路図、 第３図は、標準書き込みデータ入力回路を用いた周知の
１バイト長書き込み回路のブロック図、第４図は、標準
書き込みデータ入力回路を用いた周知の２バイト長書き
込み回路のブロック図、第５図は、本発明に基づく双対
モード書き込み回路のブロック図である。 Ｔ２・・・第１の電流スイッチ回路、Ｔ４・・・第２の
電流スイッチ回路、Ｔ１、Ｔ３、Ｔ５、Ｔ６・・・第３
の電流スイッチ回路
Claims (1)
- 【特許請求の範囲】 第１の２進入力信号Ａを入力するだめの第１の電流スイ
ッチ回路と、 第２の２進入力信号Ｂを入力するための第２の電流スイ
ッチ回路と、 一対の出力端子ＡＯ１ＢＯと、 上記第１及び第２の電流スイッチ回路に接続され、互い
に相補的な２進入力信号Ｍ１、Ｍ２を入力され、入力信
号Ｍ１が入力信号Ｍ２よシも高レベルのときは入力信号
Ａが両出力端子ＡＯ１ＢＯから出力され、入力信号Ｍ２
が入力信号Ｍ１よシも高レベルのときは入力信号Ａが出
力端子ＡＯから、また入力信号Ｂが出力端子Ｂ・０から
出力されるように電流経路の切換を行うための第３の電
流スイッチ回路、 とを具備する双対モード論理回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/611,564 US4608667A (en) | 1984-05-18 | 1984-05-18 | Dual mode logic circuit for a memory array |
| US611564 | 1984-05-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60254922A true JPS60254922A (ja) | 1985-12-16 |
| JPH0476250B2 JPH0476250B2 (ja) | 1992-12-03 |
Family
ID=24449531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60006048A Granted JPS60254922A (ja) | 1984-05-18 | 1985-01-18 | 双対モ−ド論理回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4608667A (ja) |
| EP (1) | EP0161514B1 (ja) |
| JP (1) | JPS60254922A (ja) |
| DE (1) | DE3580511D1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4893279A (en) * | 1986-03-04 | 1990-01-09 | Advanced Micro Devices Inc. | Storage arrangement having a pair of RAM memories selectively configurable for dual-access and two single-access RAMs |
| US4743781A (en) * | 1986-07-03 | 1988-05-10 | International Business Machines Corporation | Dotting circuit with inhibit function |
| US4785422A (en) * | 1986-09-15 | 1988-11-15 | Unisys Corporation | Simultaneous read/write RAM |
| US4999519A (en) * | 1987-12-04 | 1991-03-12 | Hitachi Vlsi Engineering Corporation | Semiconductor circuit with low power consumption having emitter-coupled logic or differential amplifier |
| US4967151A (en) * | 1988-08-17 | 1990-10-30 | International Business Machines Corporation | Method and apparatus for detecting faults in differential current switching logic circuits |
| EP0384673B1 (en) * | 1989-02-18 | 1995-05-24 | Sony Corporation | Memory devices |
Family Cites Families (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3333113A (en) * | 1964-09-03 | 1967-07-25 | Bunker Ramo | Switching circuit producing output at one of two outputs or both outputs |
| US3446989A (en) * | 1966-08-15 | 1969-05-27 | Motorola Inc | Multiple level logic circuitry |
| US3550087A (en) * | 1968-03-26 | 1970-12-22 | Central Dynamics | Video switching circuit |
| US3539824A (en) * | 1968-09-03 | 1970-11-10 | Gen Electric | Current-mode data selector |
| GB1316319A (en) * | 1970-02-06 | 1973-05-09 | Siemens Ag | Ecl gating circuits |
| US3906212A (en) * | 1971-08-18 | 1975-09-16 | Siemens Ag | Series-coupled emitter coupled logic (ECL) circuit having a plurality of independently controllable current paths in a lower plane |
| US3789243A (en) * | 1972-07-05 | 1974-01-29 | Ibm | Monolithic memory sense amplifier/bit driver having active bit/sense line pull-up |
| US3925691A (en) * | 1974-03-11 | 1975-12-09 | Hughes Aircraft Co | Cascode node idle current injection means |
| US3942033A (en) * | 1974-05-02 | 1976-03-02 | Motorola, Inc. | Current mode logic circuit |
| JPS582435B2 (ja) * | 1975-08-09 | 1983-01-17 | 株式会社日立製作所 | キオクカイロ |
| US4007384A (en) * | 1975-12-08 | 1977-02-08 | Bell Telephone Laboratories, Incorporated | Noninverting current-mode logic gate |
| US4110639A (en) * | 1976-12-09 | 1978-08-29 | Texas Instruments Incorporated | Address buffer circuit for high speed semiconductor memory |
| JPS6012717B2 (ja) * | 1976-09-10 | 1985-04-03 | 日本電気株式会社 | 絶縁ゲ−ト型電界効果トランジスタを用いた半導体回路 |
| US4125877A (en) * | 1976-11-26 | 1978-11-14 | Motorola, Inc. | Dual port random access memory storage cell |
| US4099070A (en) * | 1976-11-26 | 1978-07-04 | Motorola, Inc. | Sense-write circuit for random access memory |
| US4070657A (en) * | 1977-01-03 | 1978-01-24 | Honeywell Information Systems Inc. | Current mode simultaneous dual-read/single-write memory device |
| US4215418A (en) * | 1978-06-30 | 1980-07-29 | Trw Inc. | Integrated digital multiplier circuit using current mode logic |
| US4280070A (en) * | 1978-10-20 | 1981-07-21 | Texas Instruments Incorporated | Balanced input buffer circuit for semiconductor memory |
| US4274017A (en) * | 1978-12-26 | 1981-06-16 | International Business Machines Corporation | Cascode polarity hold latch having integrated set/reset capability |
| DE2856802C2 (de) * | 1978-12-29 | 1980-08-21 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Weiche für Digitalsignale |
| US4540900A (en) * | 1982-07-01 | 1985-09-10 | Burr-Brown Corporation | Reduced swing latch circuit utilizing gate current proportional to temperature |
-
1984
- 1984-05-18 US US06/611,564 patent/US4608667A/en not_active Expired - Lifetime
-
1985
- 1985-01-18 JP JP60006048A patent/JPS60254922A/ja active Granted
- 1985-04-17 DE DE8585104586T patent/DE3580511D1/de not_active Expired - Fee Related
- 1985-04-17 EP EP85104586A patent/EP0161514B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4608667A (en) | 1986-08-26 |
| EP0161514A3 (en) | 1986-03-05 |
| JPH0476250B2 (ja) | 1992-12-03 |
| EP0161514B1 (en) | 1990-11-14 |
| DE3580511D1 (de) | 1990-12-20 |
| EP0161514A2 (en) | 1985-11-21 |
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