JPH01157119A - 半導体回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野〕 本発明は、半導体回路に関し、特に低電力化および出力
電位の制御方法に工夫が施されたＥＣＬ（Ｅｍｉｔｔｅ
ｒ　　Ｃｏｕｐｌｅｄ　　Ｌｏｇｉｃ）回路に関するも
のである。

〔従来の技術〕

従来、エミッタフォロワ形式の高速バイポーラＥＣＬ回
路としては、例えばＬＳＩハンドブック（ｐｐ、１３７
〜１３８）に記載されているような回路構成のものが広
く用いられている。

第９図は、従来のエミッタフォロワ形式ＥＣＬ回路の基
本構成図である。

第９図において、ＩＮＩ、ＩＮ２は入力端子、■□は定
電流源の電流、ｖＥ）：は負電源の電圧、Ｒ工はコレク
タ抵抗、ＲＴは終端抵抗、ＶＴは終端用負電源の電圧、
ＯＵＴは出力端子、　Ｑ□ｌ　Ｑ２＋　Ｑ３はＮＰＮバ
イポーラトランジスタである。

第９図の回路において、トランジスタロ工が導通、Ｑ２
が非導通のときの出力端子ＯＵＴの出力電位をｖｏｌ、
とし、逆にトランジスタＱ２が導通。

Ｑｏが非導通のときの出力端子ＯＵＴの出力電位をＶＯ
ｔ、とじた場合、ＶＯＨＩ　ＶＯＬの値は次式（１）お
よび（２）で表わされる。

ｖｏＨ＝−よりＨＲ□−ｖＢ５　・・・・・・・　（１
）ＶＯＬ＝　　ＩＩＲＩ　　ＩＢＬＲｘ　　ｖＢＩＥ　
　＃　＋　＋　　（２）ここで、ＩＢＭはトランジスタ
Ｑ２の非導通時にＱ、のベースを流れる電流であり、Ｖ
ＢＥはトランジスタＱ、のベース・エミッタ間順方向電
圧であり、１１は定電流源電流であり、ＩＢＬはトラン
ジスタＱ２の導通時にＱ３のベースを流れる電流である
。

上式（１）は、アース電位から、ＩＢＨとＲ工の積（つ
まり、コレクタ抵抗Ｒ工での電圧降下分）とトランジス
タＱ、のベース・エミッタ間の電圧降下分とを差し引い
た値であり、これがＱ２非導通時の出力電圧である。ま
た、上式（２）は、アース電位から、Ｑ２を通過する電
流１１とＲ１との積と、Ｒ工を介してＱ、のベース・エ
ミッタを流れる電流とＲよとの積と、トランジスタＱ３
のベース・エミッタ間の電圧降下分を差し引いた値であ
り、これがＱ２の導通時の出力電圧である。

ところで、ＥＣＬ回路の出力振幅（ＶＯＲＶＯＬ）は、
概ねＩよとＲ□との積に等しく、通常Ｏ，ａＶ以上必要
である。すなわち、一般には、Ｖ　ｏ　Ｈは−（０，８
〜０．．９）Ｖであって、高出力のため論理′１″であ
り、約−ＶＢＨの値であるのに対して、　′ｖＯＬは−
（１，６〜１．７）Ｖ’ｔ’あッテ、低出力ツタめに論
理′Ｏ″である。出力の論理振幅は約０．８Ｖ　（＝　
ｌ　ＶＢＥ）　テｔｏ　ル。ｆｔ　ｔ−３，Ｖ　Ｔ　バ
ー　（１、８〜２　）■である。

次に、第８図は、従来のＥＣＬ回路を複数個並列接続し
た場合の図である。

第８図に示すように、ＥＣＬ回路をチップ間、または同
一チップ内で複数個結合し、論理処理を行う回路として
、ワイアドオア接続が広く用いられている。これは、複
数個のエミッタ出力を互いに接続し、終端抵抗ＲＴで終
端用電圧ｖＴに終端するものである。

このような従来の回路では、多数の非選択回路の出力を
低電位にして、１ケの選択回路の情報ｒ１ｒ、ｔＯ１が
出力端子ＯＵＴに得られるようにしていた。従って、多
数の非選択回路にも常に電流工、〜Ｉｎを流し、かつ入
力ＩＮ２□〜ｌＮ２ｎを高電位にする必要があった。な
ぜなら仮に非選択回路の電流をゼロにすると、非選択回
路のエミッタ出力は高電位になってしまうため、選択回
路からの情報１１１．、ｔ０９　が無視されてしまう。

従って、非選択になった場合には、Ｑ、、Ｑ、、Ｑ。

を必ず導通させて、電流Ｉ工〜Ｉｎを流す必要がある。

〔発明が解決しようとする問題点〕

第９図において、ＥＣＬ回路の消費電力を低減させるた
め、種々の方法が考えられている。いま、低電力化のた
めに、定電流源の電流工、の値を小さくすると、規定の
出力振幅を得るためにはＲ１の値を大きく設定する必要
がある。例えば、定電流が４ｍＡで、抵抗Ｒ□が２５０
Ωの場合に対し、電流を半分の２ｍＡにしたときには抵
抗Ｒ４を５００Ωにする必要があり、また電流を１ｍＡ
にしたときには抵抗ＲＴをＩＫΩにする必要がある。

一方、前人（１）より明らかなように、ＶｏＨはエミッ
タフォロワ・トランジスタＱ、のベース電流ＩＢＨと抵
抗Ｒ工の積に影響される。エミッタフォロワＱ３のＶＯ
Ｈに対する出力電流を工。９とすると。

出力終端条件がＲＴ＝５０Ω、ＶＴ＝−２Ｖの場合、出
力電流Ｉ。Ｈは約２４ｍＡとなる。なお、前人（１）中
のＩａｕＸＲ工は１次式で置き替えられる。

ｒＢＨｘＲ１＝　（ＩｏＨ／ｈＦｉ）ＸＲｔ’　・・・
　（３）なお、ｈＦＥは、バイポーラトランジスタの電
流増幅率である。この場合、バイポーラトランジスタＱ
３の高耐圧化のため、ｈＦＥが小さくなったり。

上述したような低電力化のためにＲ工を大きくした場合
には、上式（３）および前人（１）より、出力電圧Ｖｏ
Ｈが低下し、ＥＣＬの出力レベル仕様を満たせなくなる
という問題がある。

次に、第８図に示すように、従来の２０５回路で、ワイ
アドオア論理をとるために、選択時も非選択時にも常に
一定の電流工、〜工。を流す必要があるため、消費電力
が増加するという問題がある。

本発明の第１の目的は、複数個の２０５回路のエミッタ
フォロワ出力をワイアドオアで結合した回路において、
非選択回路の消費電流をゼロにすることができるととも
に、低電位出力が可能な半導体回路を提供することにあ
る。

また、本発明の第２の目的は、２０５回路とエミッタフ
ォロワを接続した回路において、上記２０５回路を低電
流にした時にも、出力の高電位が低下しないような半導
体回路を提供することにある。

〔問題点を解決するための手段〕

上記目的を達成するため、本発明の半導体回路は、カレ
ントスイッチとエミッタフォロワよりなる回路を複数個
並列にエミッタ結合して論理回路を構成した半導体回路
において、上記カレントスイッチのスイッチ電流をオン
・オフする第１のスイッチング手段と、該カレントスイ
ッチの負荷抵抗と上記エミッタフォロワのベースとの間
に挿入された第２のスイッチング手段とを有し、複数個
のうち非選択時のカレントスイッチでは、上記第１と第
２のスイッチング手段を共にオフすることにより、上記
エミッタフォロワの出力電位を低下させることに特徴が
ある６ 〔作　　用〕 本発明の第１の実施例においては、２０５回路とエミッ
タフォロワ回路の結合点、つまりエミッタフォロワ・ト
ランジスタのベースにＭＯＳトランジスタを挿入すると
ともに、２０５回路のカレントスイッチ電流が流れる点
、つまり定電流源の近辺に電流をオン・オフするための
ＭＯＳトランジスタを挿入する。これらのオン・オフ機
能を付加した構成を有する並列ＥＣＬ回路のうち非選択
回路では、カレントスイッチ電流をゼロにするとともに
、エミッタフォロワのベース入力に挿入されたＭＯＳト
ランジスタをオフにして、エミッタフォロワ・トランジ
スタを非導通にすることにより、エミッタ出力には、終
端抵抗を介して終端電圧に等しい値が低電位出力として
得られるようにする。一方、動作時、つまり選択時には
、正規のカレントスイッチ電流を流すとともに、ベース
入力部のＭＯＳトランジスタをオンにすることにより、
２０５回路の入力信号に応じた′１″、′Ｏ′の電位を
発生することができるようにした。

次に、本発明の第２の実施例においては、２０５回路の
カレントスイッチ負荷抵抗と並列にＭＯＳトランジスタ
を挿入して、このＭＯＳトランジスタのオン抵抗を入力
信号に応じて変化させる。

これにより、出力に高電位を与える場合には、ＭＯＳト
ランジスタのオン抵抗を下げることにより、負荷抵抗と
ＭＯＳトランジスタで構成された並列抵抗の値を小さく
する。この結果、実効的な負荷抵抗が下がるので、前人
（１）に従って、ＶｏＨを上昇させることができる。一
方、出力に低電位を与える場合には、ＭＯＳトランジス
タのオン抵抗を上げるか、オフとすることにより、実効
的な負荷抵抗をＲ□　と等しくする。この結果、従来の
回路と同じように、ＶＯ，を発生させることができる。

〔実施例〕

以下、本発明の実施例を、図面により詳細に説明する。

第１図は、本発明の第１の実施例回路の動作原理を示す
図である。

第１図では、複数個並列に接続されたＥＣＬ回路（カレ
ントスイッチとエミッタフォロワ）の１組のみが示され
ており、他は記載が省略されているが、並列に接続され
た複数個のＥＣＬ回路は全て第１図と同一構成である。

第８図に示す従来例の回路に比べて、スイッチＳ１と８
２を付加した点が、本実施例の新しい構成である。

第１図の回路において、この回路が非選択のときには、
スイッチＳ１．Ｓ２を共にオフにすることにより、カレ
ントスイッチ電流をオフにするとともに、エミッタフォ
ロワをオフにする。これによって、非選択の場合には、
入力ＩＮＩ、ＩＮ２の如何にかかわらず、電流がゼロと
なるため、その回路での消費電力はゼロとなり、また出
力ＯＵＴの電位は終端抵抗ＲＴを介して終端電圧ｖＴの
値となる。

一方、選択時には、スイッチＳ１．Ｓ２をオンすること
により、カレントスイッチ電流を流すとともに、エミッ
タフォロワをオンにする。この場合の出力は、入力ＩＮ
Ｉ、ＩＮ２に応じて′Ｉ′。

′０′の電位が得られる。これらの出力電位は。

１１′のとき−ＶａＨとな’Ｊ、’Ｏ’　のと＠−Ｉ、
ＸＲ１−Ｖ、、となる。すなわち、１１′のときには、
ＥＣＬ回路のトランジスタＱ８がオン、Ｑ２がオフとな
るため、カレントスイッチ負荷抵抗Ｒ工を流れる電流は
殆んどゼロであり、従って出力電位は。

エミッタフォロワＱ、のベース・エミッタ間順方向電性
降下分ｖ８Ｆ：たけアース電位より低い電位となる。ま
た、　′０′のときには、ＥＣＬ回路のトランジスタＱ
２がオン、Ｑ□がオフとなるため、抵抗Ｒ１にはカレン
トスイッチ電流工□が流れ、従って、出力電位は、抵抗
Ｒ工での電圧降下分Ｉ、ＸＲ１とエミッタフォロワＱ、
のベース・エミッタ間電圧降下分ｖＢ６だけアース電位
より低い電位となる。

ＥＣＬ回路を並列に複数個ワイアドオア接続したとき、
１つの組が選択されると、その組におけるｇｌｌ、ｌＱ
ｊ　が出力され、その他の組の出力は低電位となって出
力に無関係となる。

このような構成にすることによって、非選択時には消費
電流をゼロにしたまま、エミッタフォロワ出力に低電位
が得られるので、ワイアドオア結線も可能になる。

第２図は、本発明の第１図の具体例を示す回路図である
。

第２図においては、スイッチＳ１　とカレントスイッチ
電流源をｎＭＯｓトランジスタＭＮＩで構成し、スイッ
チＳ２　をＰＭＯＳトランジスタＭＰ１で構成する。そ
して、これらのＭＯＳトランジスタＭＮＩ、ＭＰＩを制
御電圧φ。７．Ｔ−で制御する。非選択時には、φ。、
を低電位に、１謬を高電位にすることにより、トランジ
スタＭＮＩ、ＭＰ１を共にオフにする。このようにして
、カレントスイッチの電流をゼロにしたまま、出力に終
端抵抗ｖＴの低電位出力を得る。なお、エミッタフォロ
ワのベース・エミッタ間に並列に設けられたｎＭＯＳト
ランジスタＭＮ２は、非選択時のベース電位をフローテ
ィング状態にしないためのものである。このＭＮ２は、
ベースと７６６間、あるいはベースとｖＴ間に挿入して
もよい。

一方、選択時には、φ。、を高電位に、Ｔ−を低電位に
することにより、ＭＮＩにカレントスイッチ電流を、ま
たＭＰＩにエミッタフォロワトランジスタＱ３のベース
電流を、それぞれ流し、入力ＩＮＩ、ＩＮ２に応じた出
力ＯＵＴの電位を得るのである。

第３図は、第２図の変形例を示す回路の構成図である。

第り図においては、カレントスイッチ電流として、バイ
ポーラトランジスタと抵抗を組合わせた定電流源を用い
ている。破線で囲まれた回路ブロック１は、定電流源用
バイポーラトランジスタのベース印加電圧ｖＣ８の発生
回路である。また、回路ブロック２は、出力ＯＵＴの否
定側エミッタフォロワ回路（Ｑ、、Ｑ、）と、負荷抵抗
（Ｒ□）に並列に挿入されたＰＭＯＳトランジスタＭＰ
２より構成され、後述するように、出力の高電位を上昇
させるためのものである。すなわち、回路ブロック２は
、第２の実施例（第４図〜第７図）を第１の実施例に組
込んだものである。従って、回路ブロック２については
、第２の実施例でさらに詳細に説明する。

簡単に動作を述べると、待機時には、第２図の場合と同
じように、制御電圧φ。、が低電位、口が高電位となり
、カレントスイッチとエミッタフォロワの電流源ベース
電圧はゼロとなるため、カレンＩ・スイッチ電流とエミ
ッタフォロワ電流はゼロとなる。また、出力ＯＵＴは、
終端電圧ｖＴと等しい値が得られる。

一方、動作時には、制御電圧φ。、が高電位になるとと
もに、φ０．が低電位となるため、トランジスタＭＮ３
とＭＰＩがオンとなり、カレントスイッチと付加された
エミッタフォロワＱ４には所定の電流１０．Ｉ２が流れ
る。従って、入力ＩＮＩ。

ＩＮ２に応じた出力ＯＵＴを得ることができる。

破線の回路ブロック２の役目は、動作時のＯＵＴの高電
位を上昇させることである。これは、入力電圧ＩＮＩが
ＩＮ２より高電位のとき、出力に高電位の′１′を出力
させるが、消＊’？ａ流を低減させるためにカレントス
イッチの電流値１１を小さくすると、一定の出力振幅を
出すための負荷抵抗Ｒ１が大きくなり、ベース電流によ
る電圧降下が大きくなって、その結果、ＯＵＴの高電位
が下がってしまう。そこで、ＩＮＩがＩＮ２よりも高電
位の時には、付加エミッタフォロワ・トランジスタＱ４
をオフにして、トランジスタＭＰ２のゲート電位を低く
することによりＭＰ２をオンさせ、負荷抵抗Ｒ１とトラ
ンジスタＭＰ２のオン抵抗で決ま把実効的な負荷抵抗を
下げて、出力トランジスタＱ、のベース電位降下ｖＢ６
を減少させ、それにより出力ＯＵＴの高電位を上昇させ
るのである。

次に、出力ＯＵＴが低電位の時には、トランジスタＱ□
にカレント電流工、が流れず、エミッタフォロワ・トラ
ンジスタＱ４の出力により、ＭＰ２のゲート電位を高く
するため、ＭＰ２は殆んどオフとなり、その結果、この
ＯＵＴ低電位に与える影響は殆んどない。

第４図は１本発明の第２の実施例を示すＥＣＬ回路とエ
ミッタフォロワの原理構成図である。

第４図の回路においては、ＥＣＬ回路の負荷抵抗Ｒ□と
並列にＰＭＯＳトランジスタＭＰＩを設けて、このＭＰ
ＩのゲートをＥＣＬ回路と別個に設けた増幅器ＡＭＰの
出力で制御する。これにより、カレントスイッチの電流
値工、を小さくしても、出力ＯＵＴの高電位を低下させ
ることなく、１１＋、（Ｑ＋　を出力することができる
。

入力ＩＮＩがＩＮ２より高電位の場合、トランジスタＱ
□がオン、Ｑ２がオフになる。また、入力ＩＮＩがＩＮ
２より高電位のため、ＡＭＰの出力は低電位になり、ト
ランジスタＭＰＩをオンにする。このようにして、抵抗
Ｒ工とトランジスタＭＰ１の並列接続により実効抵抗が
下がるので、トランジスタＱ、のベース電流による電位
降下も減少する。従って、負荷抵抗Ｒ□の抵抗値が大き
くなったり、あるいはトランジスタＱ３のベース電流１
．が多くなっても、出力電位Ｖ。Ｈの低下を防ぐことか
できる。

逆に、入力ＩＮＩがＩＮ２より低電位の場合には、トラ
ンジスタＱ１がオフ、Ｑ２がオンになる。

また、入力ＩＮＩがＩＮ２より低電位のため、ＡＭＰの
出力は高電位になり、トランジスタＭＰＩはオフないし
それに近い状態となる。その結果、カレントスイッチ電
流１１は殆んど抵抗Ｒ工だけに流れ、従来のＥＣＬ回路
と同じように、出力電位ｖｏＬは、 ＶＯＬ＝　　Ｉ　ｘ　ＲｌＩ　ＢＬＲｘ　　Ｖｎｐとな
る。この場合にも、エミッタフォロワトランジスタＱ３
のベース電流ＩＢＬによる電位降下は存在す゛るが、出
力がＶ。Ｌの時、前述の終端条件ではＩｏｌ、斗５ｍＡ
で、ベース電流（ｒＢＬ＝　Ｉ　ＯＬ／　ｈ　ＦＩＥ）
は少なくなる。また、仮にこの電位降下により出力Ｖ。

Ｌが下がることになっても、出力振幅（■。□−ＶｏＬ
）の増加、つまり回路動作マージンの増加につながるの
で、問題はない。

第４図の回路構成により、カレントスイッチ電流■、が
小さく、かつ負荷抵抗Ｒ１が大きな値であっても、トラ
ンジスタＭＰＩによる等価抵抗減少の効果によって、出
力高電位Ｖ。Ｈの低下を阻止することができる。また、
出力低電位Ｖ。Ｌに対しては、従来のＥＣＬｕ路と同じ
ように、トランジスタＵＰＩの効果を無視して設計する
ことができる。

第５図は、第４図の具体例を示す回路構成図である。

第５図においては、第４図のＡＭＰを、ｐＭ。

ＳトランジスタＭＰ４．ＭＰ５およびｎ　Ｍ　ＯＳトラ
ンジス５ＭＮ４．ＭＮ５から構成される回路、いわゆる
カレントミラー回路にした例が示される。

カレントミラーアンプの出力は、完全にＯＶ（Ｈｉｇｈ
時）あるいはＶＨｇ（Ｌｏｗ時）のレベルが得られるの
で、トランジスタＭＰＩを完全にオンおよびオフするこ
とが可能である。

第６図は、第５図の変形例を示す回路構成図であり、バ
イポーラ回路で第４図のＡＭＰを構成し。

たちので、第３図の回路ブロック２内の回路構成と同じ
である。

第３図でも述べたように、第６図では、ＥＣＬｕ路の出
力に対して、否定側より別個のエミッタフォロワ回路（
Ｑ、、Ｑ、）を設け、その出力でトランジスタＭＰＩの
ゲートを制御している。この場合、ゲート電圧はバイポ
ーラ回路の出力であるため、第５図の回路の場合はど大
きくとれないので、ＭＰＩを完全にオン・オフすること
はできないが。

ゲート電圧の応答速度が速いのが利点である。抵抗Ｒ２
の値をバイポーラトランジスタが飽和しない程度にＲ１
の値より大きくとれば、トランジスタＭＰＩのゲート電
圧の変化も大きくできるので、よりＭＰＩのオン抵抗を
下げることができる。

′　例えば、カレントスイッチ電流　１１＝２ｍＡ、Ｒ
，＝”５００Ω、Ｒ２＝７５００．バイポーラの電流増
幅率り、Ｆｌ＝５０、ＭＰＩのゲート幅とゲート長を２
００μｍ、および１．５μｍとした時、出力Ｖ。Ｈの発
生時のベース電流は約７０％がＭＰＩを流れ、３０％が
Ｒ２を流れる。ＭＰＩの寄与により、出力電位Ｖ。ｌ（
は、付加されないときに比べて約１５０ｍＶも上昇する
。また、ＭＰＩを付加しても、ＥＣＬｕ路としての遅延
時間は殆んど影響がない。

このようにして、他の特性を損うことなく、高電位出力
Ｖ。Ｈのみを改善することが可能である。

第７図は、第６図のさらに変形例を示す回路構成図であ
る。

すなわち、第７図では、第６図の回路をさらに拡張し、
ＥＣＬｕ路の肯定側と否定側の両方の負荷抵抗と並列に
ｐＭＯＳトランジスタを組込んで、　　いる。この例で
は、両側の出力を取り出す場合に好適であって、Ｒ□と
Ｒ２の各々に並列にトランジスタＭＰＩ、ＭＰ２を設け
、これらのＭＰＩ、ＭＰ２をそれぞれのエミッタフォロ
ワの出力により制御するのである。これにより、第６図
と同じ効果を相補出力に対して得ることができる。

〔発明の効果〕

以上説明したように、本発明によれば、複数のＥＣＬｕ
路のエミッタフォロワ出力をワイアドオア接続した回路
において、エミッタフォロワ・トランジスタのベースと
カレントスイッチ電流源にそれぞれスイッチを設けるこ
とにより、待機状態のＥＣＬｕ路の消費電流をゼロにし
たまま、出力に低電位が得られる。また、個々のＥＣＬ
ｕ路においても、消費電流の低減のため、カレントスイ
ッチ電流を小さくし、かつ負荷抵抗を大きくした場合、
負荷抵抗と並列にＭＯＳトランジスタを設けることによ
り、出力の高電位を上昇させることができるので、低消
費電流またはバイポーラトランジスタの電流増幅率が低
い場合でも、ＥＣＬｕ路として必要な高電位出力を得る
ことが可能である。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す回路原理図、′第
２図は第１図の具体例を示す回路構成図、第３図は第２
図の変形例を示す回路構成図、第４図は本発明の第２の
実施例を示す回路原理図、第５図は第４図の具体例を示
す回路構成図、第６図は第５図の変形例を示す回路構成
図、第７図は第６図のさらに拡張例を示す回路構成図、
第８図は従来のワイアドオアによる複数個のＥＣＬｕ路
の図、第９図は従来のＥＣＬｕ路とエミッタフォロワの
組合わせ回路図である。 ■Ｉｌ：Ｉ２：電源電圧、ＶＯｔ、：低電位出力、Ｖｏ
ＨＣ高電位出力、ｈＦＥ：バイポーラトランジスタの電
流増幅率、ＩＮＩ、ＩＮ２：入力端子、■、ｒ：終端電
圧、ＲＴ：終端抵抗、ＶＢＥ：：　トランジスタのベー
ス・エミッタ間順方向電位降下、Ｖｃｓ：定電流源駆動
電圧、ＯＵＴ　：出力端子、Ｒ□負荷抵抗、φ。、。 ［＝制御信号、Ｑ、〜Ｑ、：バイボーラトランジスタ。 第　　　１　　　図 第　　２　　　図 ｔ 第　　　３　　　図 ＶＢＥ 第　　４　　　図 ＶＢＥ 第　　　５　　　図 ＥＲ 第　　６　　　図 ＶＥＥ 第　　　７　　　図 第　　　８　　　図

Claims (1)

1. 【特許請求の範囲】 １、カレントスイッチとエミッタフォロワよりなる回路
   を複数個並列にエミッタ結合して論理和回路を構成した
   半導体回路において、上記カレントスイッチのスイッチ
   電流をオン・オフする第１のスイッチング手段と、該カ
   レントスイッチの負荷抵抗と上記エミッタフォロワのベ
   ースとの間に挿入された第２のスイッチング手段とを有
   し、複数個のうち非選択時のカレントスイッチでは、上
   記第１と第２のスイッチング手段を共にオフすることに
   より、上記エミッタフォロワの出力電位を低下させるこ
   とを特徴とする半導体回路。 ２、上記第１と第２のスイッチング手段は、いずれもＭ
   ＯＳトランジスタで構成され、該ＭＯＳトランジスタの
   ゲートに制御信号を加えることにより、各スイッチング
   手段をオン・オフすることを特徴とする特許請求の範囲
   第１項記載の半導体回路。 ３、上記カレントスイッチでは、該カレントスイッチの
   負荷抵抗と並列にＭＯＳトランジスタを接続し、該カレ
   ントスイッチの入力信号に応じて、上記ＭＯＳトランジ
   スタのオン抵抗を変化させ、出力が高電位のときには該
   オン抵抗を下げ、出力が低電位のときには該オン抵抗を
   上げるか、該ＭＯＳトランジスタをオフにするかのいず
   れかにすることを特徴とする特許請求の範囲第１項記載
   の半導体回路。 ４、上記カレントスイッチは、負荷抵抗に並列に接続さ
   れたＭＯＳトランジスタの制御回路として、ＭＯＳトラ
   ンジスタよりなるカレントミラー回路を用いたことを特
   徴とする特許請求の範囲第３項記載の半導体回路。 ５、上記カレントスイッチは、肯定側と否定側の一方ま
   たは両方の負荷抵抗と並列にＭＯＳトランジスタを接続
   し、該カレントスイッチの入力信号に応じて、いずれか
   一方のＭＯＳトランジスタのオン抵抗を、該カレントス
   イッチの出力により制御することを特徴とする特許請求
   の範囲第３項または第４項記載の半導体回路。