JP2953805B2 - データ保持ラッチ回路 - Google Patents
データ保持ラッチ回路Info
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Description
【０００１】
【産業上の利用分野】本発明はデータ保持ラッチ回路に
関する。
関する。
【０００２】
【従来の技術】従来のデータ保持ラッチ回路の一例の回
路図を図２に示す。この回路は、図２に示すように、差
動回路１，データ保持回路２，スイッチ回路３，バイア
ス回路４並びに第１の出力ドライブ回路５および第２の
出力ドライブ回路６からなる。
路図を図２に示す。この回路は、図２に示すように、差
動回路１，データ保持回路２，スイッチ回路３，バイア
ス回路４並びに第１の出力ドライブ回路５および第２の
出力ドライブ回路６からなる。
【０００３】差動回路１は、２つの抵抗Ｒ1 およびＲ2
並びに２つのＮＰＮ型バイポーラトランジスタ（以後ト
ランジスタと記す）Ｎ1 およびＮ2 からなる。ＮＰＮト
ランジスタＮ1 は、コレクタが抵抗Ｒ1 を介して高位電
源端子７に接続され、ベースに外部からデータ信号Ｄが
入力される。ＮＰＮトランジスタＮ2 は、コレクタが抵
抗Ｒ2 を介して高位電源端子７に接続されベースには基
準電位が入力されている。そしてこの２つのトランジス
タのエミッタは共通に接続されている。この差動回路１
は、外部からのデータ信号によって動作し、このデータ
信号に応じた信号Ｓ1 およびＳ2 を、第１の出力ドライ
ブ回路５および第２の出力ドライブ回路６に送出する。
並びに２つのＮＰＮ型バイポーラトランジスタ（以後ト
ランジスタと記す）Ｎ1 およびＮ2 からなる。ＮＰＮト
ランジスタＮ1 は、コレクタが抵抗Ｒ1 を介して高位電
源端子７に接続され、ベースに外部からデータ信号Ｄが
入力される。ＮＰＮトランジスタＮ2 は、コレクタが抵
抗Ｒ2 を介して高位電源端子７に接続されベースには基
準電位が入力されている。そしてこの２つのトランジス
タのエミッタは共通に接続されている。この差動回路１
は、外部からのデータ信号によって動作し、このデータ
信号に応じた信号Ｓ1 およびＳ2 を、第１の出力ドライ
ブ回路５および第２の出力ドライブ回路６に送出する。
【０００４】データ保持回路２は、２つのＮＰＮトラン
ジスタＮ3 およびＮ4 の対回路からなる。ＮＰＮトラン
ジスタＮ3 は、コレクタが差動回路１内のＮＰＮトラン
ジスタＮ1 のコレクタに接続され、ＮＰＮトランジスタ
Ｎ4 は、コレクタがＮＰＮトランジスタＮ2 のコレクタ
に接続されており、これら２つのＮＰＮトランジスタＮ
3 及びＮ4 のエミッタは共通に接続されている。このデ
ータ保持回路２では、ＮＰＮトランジスタＮ3 およびＮ
4 は、ベースバイアスが、差動回路１の出力信号（Ｓ1
およびＳ2 ）の電位状態に応じてバイアス回路４によっ
て設定される。そして、ＮＰＮトランジスタＮ3 および
Ｎ4 のいずれか一方が導通することによって、差動回路
１により定められた出力信号の電位状態が保持される。
ジスタＮ3 およびＮ4 の対回路からなる。ＮＰＮトラン
ジスタＮ3 は、コレクタが差動回路１内のＮＰＮトラン
ジスタＮ1 のコレクタに接続され、ＮＰＮトランジスタ
Ｎ4 は、コレクタがＮＰＮトランジスタＮ2 のコレクタ
に接続されており、これら２つのＮＰＮトランジスタＮ
3 及びＮ4 のエミッタは共通に接続されている。このデ
ータ保持回路２では、ＮＰＮトランジスタＮ3 およびＮ
4 は、ベースバイアスが、差動回路１の出力信号（Ｓ1
およびＳ2 ）の電位状態に応じてバイアス回路４によっ
て設定される。そして、ＮＰＮトランジスタＮ3 および
Ｎ4 のいずれか一方が導通することによって、差動回路
１により定められた出力信号の電位状態が保持される。
【０００５】スイッチ回路３は、２つのＮＰＮトランジ
スタＮ5 およびＮ6 と定電流源とからなる。ＮＰＮトラ
ンジスタＮ5 は、コレクタが差動回路１の２つのＮＰＮ
トランジスタＮ1 およびＮ2 の共通のエミッタに接続さ
れており、ベースに外部から制御信号Ｃが入力されてい
る。ＮＰＮトランジスタＮ6 は、コレクタがデータ保持
回路２の２つのＮＰＮトランジスタＮ3 およびＮ4 の共
通のエミッタに接続されており、ベースに外部から基準
電位が入力されている。２つのＮＰＮトランジスタＮ5
およびＮ6 のエミッタは共通に接続され、ＮＰＮトラン
ジスタと抵抗との直列回路からなる定電流源を介して低
位電源端子８に接続されている。このスイッチ回路３
は、外部からの制御信号Ｃの電位状態に応じてＮＰＮト
ランジスタＮ5 またはＮ6 のいずれか一方が導通状態と
なり、差動回路１またはデータ保持回路２のいずれか一
方に電流を流すことによって、出力信号をラッチするか
書き換えるかを決定する。
スタＮ5 およびＮ6 と定電流源とからなる。ＮＰＮトラ
ンジスタＮ5 は、コレクタが差動回路１の２つのＮＰＮ
トランジスタＮ1 およびＮ2 の共通のエミッタに接続さ
れており、ベースに外部から制御信号Ｃが入力されてい
る。ＮＰＮトランジスタＮ6 は、コレクタがデータ保持
回路２の２つのＮＰＮトランジスタＮ3 およびＮ4 の共
通のエミッタに接続されており、ベースに外部から基準
電位が入力されている。２つのＮＰＮトランジスタＮ5
およびＮ6 のエミッタは共通に接続され、ＮＰＮトラン
ジスタと抵抗との直列回路からなる定電流源を介して低
位電源端子８に接続されている。このスイッチ回路３
は、外部からの制御信号Ｃの電位状態に応じてＮＰＮト
ランジスタＮ5 またはＮ6 のいずれか一方が導通状態と
なり、差動回路１またはデータ保持回路２のいずれか一
方に電流を流すことによって、出力信号をラッチするか
書き換えるかを決定する。
【０００６】バイアス回路４は、高位電源端子７と低位
電源端子８との間に直列に接続されたＮＰＮトランジス
タＮ7 ，抵抗Ｒ3 および抵抗Ｒ4 と、同じくＮＰＮトラ
ンジスタＮ8 ，抵抗Ｒ5および抵抗Ｒ6 の直列回路とか
らなる。ＮＰＮトランジスタＮ7 は、ベースが差動回路
１の一方の出力端（ＮＰＮトランジスタＮ1 のコレク
タ）に接続され、この出力端の電位状態に応じて、デー
タ保持回路２内のＮＰＮトランジスタＮ4 のベース電位
を決める。ＮＰＮトランジスタＮ8 は、ベースが差動回
路１のもう一方の出力端（ＮＰＮトランジスタＮ2 のコ
レクタ）に接続され、この出力端の電位状態に応じて、
データ保持回路２内のＮＰＮトランジスタＮ3 のベース
電位を決める。
電源端子８との間に直列に接続されたＮＰＮトランジス
タＮ7 ，抵抗Ｒ3 および抵抗Ｒ4 と、同じくＮＰＮトラ
ンジスタＮ8 ，抵抗Ｒ5および抵抗Ｒ6 の直列回路とか
らなる。ＮＰＮトランジスタＮ7 は、ベースが差動回路
１の一方の出力端（ＮＰＮトランジスタＮ1 のコレク
タ）に接続され、この出力端の電位状態に応じて、デー
タ保持回路２内のＮＰＮトランジスタＮ4 のベース電位
を決める。ＮＰＮトランジスタＮ8 は、ベースが差動回
路１のもう一方の出力端（ＮＰＮトランジスタＮ2 のコ
レクタ）に接続され、この出力端の電位状態に応じて、
データ保持回路２内のＮＰＮトランジスタＮ3 のベース
電位を決める。
【０００７】上述の従来のデータ保持ラッチ回路は、以
下のように動作する。なお以下の説明は、説明の便利の
ために、データ信号入力端（差動回路１内のＮＰＮトラ
ンジスタＮ1 のベース）の電位がハイレベルであるもの
として説明するが、この電位がロウレベルであっても成
り立つものである。この場合には、各信号の位相を逆に
して考える。
下のように動作する。なお以下の説明は、説明の便利の
ために、データ信号入力端（差動回路１内のＮＰＮトラ
ンジスタＮ1 のベース）の電位がハイレベルであるもの
として説明するが、この電位がロウレベルであっても成
り立つものである。この場合には、各信号の位相を逆に
して考える。
【０００８】図２において、ＮＰＮトランジスタＮ1 の
ベースへ入力されるデータ信号Ｄがハイレベルであると
する。この時、スイッチ回路３内のＮＰＮトランジスタ
Ｎ5 のベースへ入力される制御信号Ｃの電位が基準電位
入力端９（スイッチ回路３内のＮＰＮトランジスタＮ6
のベース）の電位よりも高くなると、ＮＰＮトランジス
タＮ5 及びＮＰＮトランジスタＮ1 が導通状態となり、
差動回路１の一方の出力端（ＮＰＮトランジスタＮ1 の
コレクタ）の出力信号Ｓ1 はロウレベルになる。また、
ＮＰＮトランジスタＮ2 は遮断状態になって、差動回路
１の他方の出力端（ＮＰＮトランジスタＮ2 のコレク
タ）の出力信号Ｓ2 はハイレベルになる。そしてこの
後、バイアス回路４内のＮＰＮトランジスタＮ8 が導通
状態になりＮＰＮトランジスタＮ7が遮断状態になっ
て、データ保持回路２内のＮＰＮトランジスタＮ3 のベ
ース電位がハイレベルに、ＮＰＮトランジスタＮ4 のベ
ース電位がロウレベルに設定される。
ベースへ入力されるデータ信号Ｄがハイレベルであると
する。この時、スイッチ回路３内のＮＰＮトランジスタ
Ｎ5 のベースへ入力される制御信号Ｃの電位が基準電位
入力端９（スイッチ回路３内のＮＰＮトランジスタＮ6
のベース）の電位よりも高くなると、ＮＰＮトランジス
タＮ5 及びＮＰＮトランジスタＮ1 が導通状態となり、
差動回路１の一方の出力端（ＮＰＮトランジスタＮ1 の
コレクタ）の出力信号Ｓ1 はロウレベルになる。また、
ＮＰＮトランジスタＮ2 は遮断状態になって、差動回路
１の他方の出力端（ＮＰＮトランジスタＮ2 のコレク
タ）の出力信号Ｓ2 はハイレベルになる。そしてこの
後、バイアス回路４内のＮＰＮトランジスタＮ8 が導通
状態になりＮＰＮトランジスタＮ7が遮断状態になっ
て、データ保持回路２内のＮＰＮトランジスタＮ3 のベ
ース電位がハイレベルに、ＮＰＮトランジスタＮ4 のベ
ース電位がロウレベルに設定される。
【０００９】この状態において、制御信号Ｃの電位が基
準電位入力端９の電位よりも低くなると、スイッチ回路
３のＮＰＮトランジスタＮ5 が遮断状態になり、ＮＰＮ
トランジスタＮ6 が導通状態になる。従って、スイッチ
回路３と低位電源端子８との間に設けられた定電流源
は、データ保持回路２を通して電流を流すようになり、
電流経路が差動回路１からデータ保持回路２に切り替
る。この場合、データ保持回路２においては、前述のよ
うに、ＮＰＮトランジスタＮ3 のベース電位がハイレベ
ルであり、ＮＰＮトランジスタＮ4 のベース電位がロウ
レベルであるので、ＮＰＮトランジスタＮ3 が導通状態
であり、ＮＰＮトランジスタＮ4 が遮断状態にある。従
って、出力信号Ｓ1 およびＳ2 の電位状態には変化がな
く、電流経路切り換え以前の出力状態が保持される。
準電位入力端９の電位よりも低くなると、スイッチ回路
３のＮＰＮトランジスタＮ5 が遮断状態になり、ＮＰＮ
トランジスタＮ6 が導通状態になる。従って、スイッチ
回路３と低位電源端子８との間に設けられた定電流源
は、データ保持回路２を通して電流を流すようになり、
電流経路が差動回路１からデータ保持回路２に切り替
る。この場合、データ保持回路２においては、前述のよ
うに、ＮＰＮトランジスタＮ3 のベース電位がハイレベ
ルであり、ＮＰＮトランジスタＮ4 のベース電位がロウ
レベルであるので、ＮＰＮトランジスタＮ3 が導通状態
であり、ＮＰＮトランジスタＮ4 が遮断状態にある。従
って、出力信号Ｓ1 およびＳ2 の電位状態には変化がな
く、電流経路切り換え以前の出力状態が保持される。
【００１０】
【発明が解決しようとする課題】一般に、上述のような
構成のデータ保持ラッチ回路では、制御信号Ｃがハイレ
ベルからロウレベルに変化し電流経路が差動回路１から
データ保持回路２に切り替る時に、出力信号Ｓ2 のハイ
レベルの電位が一時的ではあるが、低下する現象が起
る。このような出力信号の変動は、そのレベル変動が、
このデータ保持ラッチ回路の次段に接続される論理回路
の論理しきい値を越えるほどに大きく、また正常レベル
への復帰に時間を要すると、次段の論理回路が誤動作を
起してしまうことになるので、望ましいものではない。
このような出力レベルの変動の影響を低減するために
は、正常レベルへ速やかに復帰するようにするようにす
ることが有効な対策である。ところが従来のデータ保持
ラッチ回路は、前述のように、差動回路１からデータ保
持回路２へ切り替る際に、出力電位が決ってからデータ
保持回路２内の２つのＮＰＮトランジスタのベース電位
が決る構成になっている。このため、従来のデータ保持
ラッチ回路には、回路内部での信号伝達に時間を要し、
出力信号のレベル変動の復帰が遅れるという欠点があっ
た。
構成のデータ保持ラッチ回路では、制御信号Ｃがハイレ
ベルからロウレベルに変化し電流経路が差動回路１から
データ保持回路２に切り替る時に、出力信号Ｓ2 のハイ
レベルの電位が一時的ではあるが、低下する現象が起
る。このような出力信号の変動は、そのレベル変動が、
このデータ保持ラッチ回路の次段に接続される論理回路
の論理しきい値を越えるほどに大きく、また正常レベル
への復帰に時間を要すると、次段の論理回路が誤動作を
起してしまうことになるので、望ましいものではない。
このような出力レベルの変動の影響を低減するために
は、正常レベルへ速やかに復帰するようにするようにす
ることが有効な対策である。ところが従来のデータ保持
ラッチ回路は、前述のように、差動回路１からデータ保
持回路２へ切り替る際に、出力電位が決ってからデータ
保持回路２内の２つのＮＰＮトランジスタのベース電位
が決る構成になっている。このため、従来のデータ保持
ラッチ回路には、回路内部での信号伝達に時間を要し、
出力信号のレベル変動の復帰が遅れるという欠点があっ
た。
【００１１】
【課題を解決するための手段】本発明のデータ保持ラッ
チ回路は、データ信号を入力とする第１のトランジスタ
と基準電位を入力とする第２のトランジスタとを備え、
データ信号に応じた第１の出力信号および第２の出力信
号を第１の出力節点および第２の出力節点にそれぞれ出
力する差動回路と、差動回路に電流を供給する電流源
と、第１の出力節点と電流源との間にコレクタおよびエ
ミッタが接続された第３のトランジスタと第２の出力節
点と電流源との間にコレクタおよびエミッタが接続され
た第４のトランジスタからなり、第１の出力節点および
第２の出力節点の電位状態を保持するデータ保持回路
と、第１の出力節点および第２の出力節点の電位状態に
応じて第３のトランジスタのベース電位および第４のト
ランジスタのベース電位を決めるバイアス回路と、外部
からの制御信号に応じて電流源を差動回路およびデータ
保持回路のいずれか一方に選択的に接続するスイッチ回
路とを有するデータ保持ラッチ回路において、バイアス
回路は、第１の出力節点を制御入力とし第３のトランジ
スタとサイリスタ構成をなす第５のトランジスタと、第
２の出力節点を制御入力とし第４のトランジスタとサイ
リスタ構成をなす第６のトランジスタとを備えているこ
とを特徴とする。
チ回路は、データ信号を入力とする第１のトランジスタ
と基準電位を入力とする第２のトランジスタとを備え、
データ信号に応じた第１の出力信号および第２の出力信
号を第１の出力節点および第２の出力節点にそれぞれ出
力する差動回路と、差動回路に電流を供給する電流源
と、第１の出力節点と電流源との間にコレクタおよびエ
ミッタが接続された第３のトランジスタと第２の出力節
点と電流源との間にコレクタおよびエミッタが接続され
た第４のトランジスタからなり、第１の出力節点および
第２の出力節点の電位状態を保持するデータ保持回路
と、第１の出力節点および第２の出力節点の電位状態に
応じて第３のトランジスタのベース電位および第４のト
ランジスタのベース電位を決めるバイアス回路と、外部
からの制御信号に応じて電流源を差動回路およびデータ
保持回路のいずれか一方に選択的に接続するスイッチ回
路とを有するデータ保持ラッチ回路において、バイアス
回路は、第１の出力節点を制御入力とし第３のトランジ
スタとサイリスタ構成をなす第５のトランジスタと、第
２の出力節点を制御入力とし第４のトランジスタとサイ
リスタ構成をなす第６のトランジスタとを備えているこ
とを特徴とする。
【００１２】
【実施例】次に、本発明の最適な実施例について、図面
を参照して説明する。図１は、本発明の一実施例の回路
図である。
を参照して説明する。図１は、本発明の一実施例の回路
図である。
【００１３】本実施例が図２に示す従来のデータ保持ラ
ッチ回路と異なるのは、バイアス回路４の部分である。
本実施例のバイアス回路４は、定電流源１０と、２つの
ＰＮＰトランジスタＰ1 およびＰ2 と、２つの抵抗Ｒ6
およびＲ4 とからなる。ＰＮＰトランジスタＰ1は、エ
ミッタが定電流源１０を介して高位電源端子７に接続さ
れ、ベースがデータ保持回路２のＮＰＮトランジスタＮ
3 のコレクタに接続され、コレクタがＮＰＮトランジス
タＮ3 のベースに接続されるとともに抵抗Ｒ6 を介して
低位電源端子８に接続されている。ＰＮＰトランジスタ
Ｐ2 も同様に、エミッタが定電流源１０を介して高位電
源端子７に接続され、ベースがデータ保持回路２のＮＰ
ＮトランジスタＮ4 のコレクタに接続され、コレクタが
ＮＰＮトランジスタＮ4 のベースに接続されるとともに
抵抗Ｒ4 を介して低位電源端子８に接続されている。
ッチ回路と異なるのは、バイアス回路４の部分である。
本実施例のバイアス回路４は、定電流源１０と、２つの
ＰＮＰトランジスタＰ1 およびＰ2 と、２つの抵抗Ｒ6
およびＲ4 とからなる。ＰＮＰトランジスタＰ1は、エ
ミッタが定電流源１０を介して高位電源端子７に接続さ
れ、ベースがデータ保持回路２のＮＰＮトランジスタＮ
3 のコレクタに接続され、コレクタがＮＰＮトランジス
タＮ3 のベースに接続されるとともに抵抗Ｒ6 を介して
低位電源端子８に接続されている。ＰＮＰトランジスタ
Ｐ2 も同様に、エミッタが定電流源１０を介して高位電
源端子７に接続され、ベースがデータ保持回路２のＮＰ
ＮトランジスタＮ4 のコレクタに接続され、コレクタが
ＮＰＮトランジスタＮ4 のベースに接続されるとともに
抵抗Ｒ4 を介して低位電源端子８に接続されている。
【００１４】上述のような回路構成において、ＮＰＮト
ランジスタＮ3 とＰＮＰトランジスタＰ1 およびＮＰＮ
トランジスタＮ4 とＰＮＰトランジスタＰ2 の接続関係
について見てみると、これらの互いに反対導電型のトラ
ンジスタ同志の組み合せは、それぞれのＰＮＰトランジ
スタのベースを制御入力端とするサイリスタを構成して
いることになる。
ランジスタＮ3 とＰＮＰトランジスタＰ1 およびＮＰＮ
トランジスタＮ4 とＰＮＰトランジスタＰ2 の接続関係
について見てみると、これらの互いに反対導電型のトラ
ンジスタ同志の組み合せは、それぞれのＰＮＰトランジ
スタのベースを制御入力端とするサイリスタを構成して
いることになる。
【００１５】図１において、スイッチ回路３内のＮＰＮ
トランジスタＮ5 のベースへの制御信号Ｃの電位が基準
電位入力端９の電位よりも低くなって、電流経路が差動
回路１からデータ保持回路２に切り換わる際には、差動
回路１の出力端（ＮＰＮトランジスタＮ1 のコレクタ及
びＮＰＮトランジスタＮ2 のコレクタ）の出力信号Ｓ1
およびＳ2 がそれぞれのサイリスタの制御入力端に入力
され、出力信号の電位状態に応じてそれぞれのサイリス
タの導通状態が決定されることによって、データ保持回
路２の２つのＮＰＮトランジスタのベース電位が決定さ
れる。
トランジスタＮ5 のベースへの制御信号Ｃの電位が基準
電位入力端９の電位よりも低くなって、電流経路が差動
回路１からデータ保持回路２に切り換わる際には、差動
回路１の出力端（ＮＰＮトランジスタＮ1 のコレクタ及
びＮＰＮトランジスタＮ2 のコレクタ）の出力信号Ｓ1
およびＳ2 がそれぞれのサイリスタの制御入力端に入力
され、出力信号の電位状態に応じてそれぞれのサイリス
タの導通状態が決定されることによって、データ保持回
路２の２つのＮＰＮトランジスタのベース電位が決定さ
れる。
【００１６】この場合、出力信号Ｓ1 およびＳ2 は、そ
れぞれの出力信号に関連するサイリスタ（出力信号Ｓ1
に対するＮＰＮトランジスタＮ3 とＰＮＰトランジスタ
Ｐ1 の組み合せ、或いは出力信号Ｓ2 に対するＮＰＮト
ランジスタＮ4 とＰＮＰトランジスタＰ2 の組み合せ）
の導通状態を直接制御する。しかもこれらのベース電位
設定動作はサイリスタ動作によって行なわれるので非常
に高速である。
れぞれの出力信号に関連するサイリスタ（出力信号Ｓ1
に対するＮＰＮトランジスタＮ3 とＰＮＰトランジスタ
Ｐ1 の組み合せ、或いは出力信号Ｓ2 に対するＮＰＮト
ランジスタＮ4 とＰＮＰトランジスタＰ2 の組み合せ）
の導通状態を直接制御する。しかもこれらのベース電位
設定動作はサイリスタ動作によって行なわれるので非常
に高速である。
【００１７】
【発明の効果】以上述べたように、本発明のデータ保持
ラッチ回路では、データ保持回路のトランジスタの導通
状態を、このトランジスタとこのトランジスタとは反対
導電型のトランジスタとをサイリスタ構成になるように
接続し、このサイリスタの制御入力端に出力信号を直接
入力することよって制御している。このため本発明のデ
ータ保持ラッチ回路では、差動回路からデータ保持回路
への切り替りが非常に高速で行なわれる。従って、たと
えこの切り替り時に出力信号のハイレベルが一時的に低
下したとしても、速やかに正常レベルへ復帰する。この
ことにより、本発明によれば、次段の論理回路を誤動作
させることなく高速で動作するデータ保持ラッチ回路を
提供することができる。
ラッチ回路では、データ保持回路のトランジスタの導通
状態を、このトランジスタとこのトランジスタとは反対
導電型のトランジスタとをサイリスタ構成になるように
接続し、このサイリスタの制御入力端に出力信号を直接
入力することよって制御している。このため本発明のデ
ータ保持ラッチ回路では、差動回路からデータ保持回路
への切り替りが非常に高速で行なわれる。従って、たと
えこの切り替り時に出力信号のハイレベルが一時的に低
下したとしても、速やかに正常レベルへ復帰する。この
ことにより、本発明によれば、次段の論理回路を誤動作
させることなく高速で動作するデータ保持ラッチ回路を
提供することができる。
【図１】本発明の一実施例のデータ保持ラッチ回路の回
路図である。
路図である。
【図２】従来のデータ保持ラッチ回路の回路図である。
１ 差動回路 ２ データ保持回路 ３ スイッチ回路 ４ バイアス回路 ５ 第１の出力ドライブ回路 ６ 第２の出力ドライブ回路 ７ 高位電源端子 ８ 低位電源端子 ９ 基準電位入力端 １０ 定電流源
Claims (3)
- 【請求項１】 データ信号を入力とする第１のトランジ
スタと基準電位を入力とする第２のトランジスタとを備
え、前記データ信号に応じた第１の出力信号および第２
の出力信号を第１の出力節点および第２の出力節点にそ
れぞれ出力する差動回路と、前記差動回路に電流を供給
する電流源と、前記第１の出力節点と前記電流源との間
にコレクタおよびエミッタが接続された第３のトランジ
スタと前記第２の出力節点と前記電流源との間にコレク
タおよびエミッタが接続された第４のトランジスタから
なり、前記第１の出力節点および前記第２の出力節点の
電位状態を保持するデータ保持回路と、前記第１の出力
節点および前記第２の出力節点の電位状態に応じて前記
第３のトランジスタのベース電位および前記第４のトラ
ンジスタのベース電位を決めるバイアス回路と、外部か
らの制御信号に応じて前記電流源を前記差動回路および
前記データ保持回路のいずれか一方に選択的に接続する
スイッチ回路とを有するデータ保持ラッチ回路におい
て、前記バイアス回路は、前記第１の出力節点を制御入力と
し前記第３のトランジスタとサイリスタ構成をなす第５
のトランジスタと、前記第２の出力節点を制御入力とし
前記第４のトランジスタとサイリスタ構成をなす第６の
トランジスタとを備えている ことを特徴とするデータ保
持ラッチ回路。 - 【請求項２】 前記第３のトランジスタおよび前記第４
のトランジスタはＮＰＮ型で構成され、前記第５のトラ
ンジスタはベースが前記第１の出力節点に接続されコレ
クタが前記第３のトランジスタのベースに接続されエミ
ッタが定電流源に接続されたＰＮＰ型のトランジスタで
構成され、前記第６のトランジスタはベースが前記第２
の出力節点に接続されコレクタが前記第４のトランジス
タのベースに接続されエミッタが前記定電流源に接続さ
れたＰＮＰ型のトランジスタで構成されることを特徴と
する請求項１記載のデータ保持ラッチ回路。 - 【請求項３】 前記第１の節点にベースが接続されたエ
ミッタフォロア構成の第７のトランジスタを備える第１
の出力ドライブ回路と、前記第２の節点にベースが接続
されたエミッタフォロア構成の第８のトランジスタを備
える第２の出力ドライブ回路とをさらに有することを特
徴とする請求項１または２記載のデータ保持ラッチ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3073528A JP2953805B2 (ja) | 1991-04-08 | 1991-04-08 | データ保持ラッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3073528A JP2953805B2 (ja) | 1991-04-08 | 1991-04-08 | データ保持ラッチ回路 |
Publications (2)
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| JPH04309009A JPH04309009A (ja) | 1992-10-30 |
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1991
- 1991-04-08 JP JP3073528A patent/JP2953805B2/ja not_active Expired - Fee Related
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| JPH04309009A (ja) | 1992-10-30 |
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