JPH02278595A - 高速センスアンプ - Google Patents

高速センスアンプ

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JPH02278595A
JPH02278595A JP2053868A JP5386890A JPH02278595A JP H02278595 A JPH02278595 A JP H02278595A JP 2053868 A JP2053868 A JP 2053868A JP 5386890 A JP5386890 A JP 5386890A JP H02278595 A JPH02278595 A JP H02278595A
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トーマス　エム．ルイッチ
Jeffry M Huard
ジェフリー　エム．ハード
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    • H03—ELECTRONIC CIRCUITRY
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    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/34—DC amplifiers in which all stages are DC-coupled
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/067—Single-ended amplifiers

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  • Power Engineering (AREA)
  • Amplifiers (AREA)
  • Static Random-Access Memory (AREA)
  • Logic Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は電子回路に関するものであって、更に詳細には
、低レベル信号をセンスし且つより高いレベルの出力信
号を供給するセンスアンプに関するものである。本発明
は、特に、書込み可能論理装置に使用するセンスアンプ
において有用なものである。
従来技術 第１図は、典型的な従来のセンスアンプを示した概略図
である。第１図の従来の回路］００の動作について、表
１を参照して説明する。
センスアンプ１００は、二つの入力端子と、センスされ
るべきデータを受取るデータ入力端子１２６と、センス
アンプ］−〇〇の出力がイネーブルされるべき場合であ
ることを画定する信号を受取るイネーブル入力端子１０
５とを有している。センスアンプ１００は、出力端子１
３５を有しており、それは出力端子１３５がイネーブル
されている場合にデータ入力端子１２６上で受取られる
データ信号に関係する出力信号を供給し、その出力信号
は出力端子１３５がディスエーブルされている場合には
高インピーダンス出力信号である。第１図に示した如く
、センスアンプ１００は、イネプル入力段１０１　ａ、
イネーブルセンスアンプ段１０２、データ入力段１０１
ｂ、データセンスアンプ段１０３、出力段１０４を有し
ている。トランジスタ１１９は、そのコレクタをそのベ
ースへ接続しており、従って抵抗１１７と、ダイオード
１１８とトランジスタ１１９を介して正電圧源から接地
へ基準電流ＩＲＥＦが流れる。このことは、トランジス
タ１２１が、トランジスタ１１９を介して流れるコレク
タ電流をミラーする傾向となるようにトランジスタ１２
１のベース」二にバイアス電圧を確立する。
論理０のデータ入力信号がデータ入力端子１２６へ印加
されると、トランジスタ１２４がターンオフされ、従っ
てダイオード１２３を介してトランジスタ］２］のコレ
クタへ電流は供給されない。
トランジスタ１２４はトランジスタ１２１のコレクタへ
電流を供給しないので、トランジスタ１２１はトランジ
スタ１２２からその電流を引出し、トランジスタ１２２
がターンオンして、出力段１０４内のノードＮ１を低状
態とさせる。ノードＮ１が低状態であると、分相器トラ
ンジスタ１２９がターンオフされ、従ってノードＮ２を
高状態とさせる。このことは、出カブルアツブトランジ
スタ１３］及び１３２をターンオンさせ、出力端子１３
５を正供給電圧へ接続させ、高出力信号を供給する。同
時に、分相器ｌ・ランジスタ１２９がターンオフしてい
るので、トランジスタ１２９のエミッタが抵抗１３０に
よって低状態へプルされ、出力プルダウントランジスタ
］３４をターンオフさせる。
論理１デ一タ入力信号がデータ入力端子１−２６へ印加
されると、トランジスタ１−２４がターンオンされ、且
つダイオード１２３を介してトランジスタ１２１のコレ
クタへ電流を供給する。トランジスタ１−２４がトラン
ジスタ］２１のコレクタへ電流を供給するので、トラン
ジスタ１２１はトランジスタ１２２から電流を引出すこ
とはなく、従ってトランジスタ１２２はターンオフし、
従って出力段１０４内のノードＮ１は高状態とされる。
ノードＮ１が高状態であるので、分相器トランジスタ１
２９がターンオンされ、ノードＮ２は低状態とさせる。
このことは、出カブルアツブトランジスタ１３１及び１
３２をターンオフさせる。同時に、分相器トランジスタ
１２９がターンオンされているので、出力プルダウント
ランジスタ１３４がターンオンされ、出力端子１３５を
低状態ヘプルする。
上述した説明は、イネーブルセンスアンプ回路１０２の
効果を考慮に入れていないが、該回路は以下の如く動作
する。トランジスタ１１６は、そのベースをそのコレク
タへ接続しており、正供給電圧から、抵抗１−１４と、
ダイオード１１５と、トランジスタ１１６とを介して接
地への基準電流経路を形成している。このことは、トラ
ンジスタコ１０ヘベースバイアスを供給し、トランジス
タ１１０をして、ｌ・ランジスタ］１６を介して流れる
コレクタ電流をミラー動作させる。論理１のイネーブル
信号がイネーブル入力端子１０５へ印加されると、トラ
ンジスタ１０７はターンオンし、ｌ・ランジスタ１１０
のコレクタへ電流を供給する。
このことは、トランジスタ１０９のエミッタ上へ高電圧
を供給し、トランジスタ１０９及び１］１をターンオフ
させる。トランジスタ１０９がターンオフすると、分相
器トランジスタ１２９によってプルダウンされない限り
、出力段１０４のノドＮ２は高状態である。同様に、ト
ランジスタ１１］がオフ状態であると、ノードＮ１がセ
ンスアンプ１０３のトランジスタ１２２によって低状態
ヘプルされない限り、出力段］０４のノードＮ］は抵抗
１２８によって高状態ヘプルされている。
この時に、出力段１０４は、イネーブルセンスアンプ１
０２によってイネーブルされ、即ち、それはイネーブル
されて出力信号１３５上に出力信号を供給することによ
って応答し、その信号はトランジスタ１２２の状態に依
存し、トランジスタ１２２の状態は入力端子１２６へ印
加されるデータ入力信号の状態に依存する。
逆に、論理０のイネーブル信号がイネーブル入力端子１
０５へ印加されると、トランジスタ１０７がターンオフ
される。トランジスタ１］０は、トランジスタ１０９及
び１１１のエミッタを低状態へプルし、トランジスタ１
０９及び１１］をターンオンさせる。トランジスタ１０
９がターンオンされると、分相器トランジスタ１２９の
状態に無関係に、出力段１０４のノードＮ２が低状態ヘ
プルされる。同様に、トランジスタ］］コ−がオンであ
ると、データセンスアンプ１０Ｂのトランジスタ１２２
の状態に無関係に、出力段１．０４のノードＮ１は低状
態ヘプルされる。この時に、出力段１０４は、イネーブ
ルセンスアンプ１０２によってディスエーブルされる。
第１図の従来回路は、データ入力端子１−２６へ印加さ
れるデータ入力信号の状態を正確にセンスすべく動作し
且つイネーブル端子１０５へ印加される高イネーブル信
号に応答して高インピーダンス信号を供給するものであ
るが、それは幾つかの欠点を有している。第一に、それ
は、トランジスタ１１６及び１１９を有する定電流紅路
のために比較的大きな量の電力を消費する。典型的な装
置においては、トランジスタ１１．６及び］］９の各々
は、常に、約３．５乃至４ｍＡの電流をシンクする。典
型的な装置においては、多数のこの様なセンスアンプ回
路が必要とされ、その際に電流消費はかなり増加する。
例えば、１６個のセンスアンプを有する装置の場合には
、最小で４８ｍＡの電流が定常的に消費される。
更に、回路のスイッチング速度にとって臨界的である２
個のノード、即ちノードＮ１及びＮ２が出力段１０４内
に存在する。ノードＮ１は、主にそれと関連する容量と
しては、トランジスタ１１１．１２２，１２９のコレク
ターベース容量と、トランジスタ］１１及び］２２のコ
レクタ対基板容量がある。なぜならば、ノードＮ１に接
続されるその他の成分の容量は無視可能であるからであ
る。同様に、ノードＮ２は、主にそれに関連するものと
しては、トランジスタ１０９及び１３１のベース−コレ
クタ容量と、トランジスタ１０９のコレクタ対基板容量
がある。従って、第１図の回路では、出力段１０４の２
個の臨界的なノードＮ１及びＮ２は、それらと関連して
、比較的大きな容量を有しており、従ってノードＮ１及
びＮ２かそれへ印加される電圧変化に対して比較的遅く
作用する傾向となっている。
第２図は、別の従来のセンスアンプ２００を概略示して
おり、その動作について表２を参照して説明する。セン
スアンプ２００は、イネーブル入力回路２０１ａ、デー
タ入力回路２０１ｂ、イネーブルセンスアンプ回路２０
２、データセンスアンプ回路２０３、出力回路２０４を
有している。
回路２００は、各回路２０２及び２０３において電流増
幅を使用することにより必要とされる電流の量を減少さ
せている。イネーブルセンスアンプ２０２を参照すると
、電流源２４０は、典型的に、約０．０４ｍＡを供給す
るのみである。この電流は、抵抗２４３によって供給さ
れる約０．４ｍＡの電流をシンクするためにトランジス
タ２４４によって増幅される。抵抗２４３によって供給
される電流がトランジスタ２４４によってシンクされな
い場合には、それはトランジスタ２４５へのベース駆動
として使用される。トランジスタ２４５は、出力段２０
４の制御ノードＮ２を制御するために約３．５−４ｍＡ
をシンクする。
論理０のイネーブル入力信号がイネーブル入力端子２０
５へ印加されると、トランジスタ２０７はオフされ、従
ってダイオード２４１のカソードへ電流を供給すること
はない。従って、電流源２４０は、抵抗２４２及びダイ
オ−Ｆ２４１を介して、その電流を得る。このことは、
トランジスタ２４４のベースを低状態ヘブルさせ、トラ
ンジスタ２４４をターンオフし、トランジスタ２４５を
ターンオンさせるために抵抗２４３がトランジスタ２４
５のベースをプルアップすることを可能とする。ｌ・ラ
ンジスタ２４５かターンオンされると、ノードＮ２が低
状態ヘプルされ、出力段２０４をディスエーブルさせる
。
逆に、論理１のイネーブル入力信号が端子２゜５へ印加
されると、トランジスタ２０７はターンオンされる。ト
ランジスタ２０７は、約０，０４ｍＡを電流源２４０へ
供給する。このことは、ダイオード２４１をして導通状
態を終了させ、その際に抵抗２４２をしてトランジスタ
２４４へベス駆動を供給する。このことは、トランジス
タ２４４をターンオンし、トランジスタ２４５のベスを
低状態ヘブルし、トランジスタ２４５をターンオフし、
出力段２０４のノードＮ２が分相器トランジスタ２２９
の状態によって制御することを可能とし、一方トランジ
スタ２２９の状態はデータ入力端子２２６へ印加される
データ入力信号の状態によって制御される。
データ入力段２０１ｂの動作は、イネーブル入力段２０
１ａの動作と同様であり、月っデータセンスアンプ２０
３の動作はイネーブルセンスアンプ２０２の動作と同様
である。出力段２０４の動作は、出力段１０４（第１図
）の動作と極めて類似しており、従ってその詳細の説明
は割愛する。
第２図のセンスアンプの重要な特徴は、イネーブルされ
ると、イネーブルセンスアンプ回路２゜２が比較的小さ
な量の電流をシンクするということであり、即ち０．０
４ｍＡが電流源２４０によってシンクされ、月っ約０．
０４ｍＡのベース電流が抵抗２４２によってトランジス
タ２４４へ供給され、且つトランジスタ２４４のコレク
タ電流として約０．４．ｍＡがシンクされ、即ち全部で
約０．４８ｍＡの電流がシンクされる。これは、第１図
の回路においては、イネーブルセンスアンプ１０２が常
にその電流源を介して少なくとも約４ｍＡの電流と付加
的な関連電流を流すことを必要としていたことと対比さ
れる。ディスエーブルされると、イネーブルセンスアン
プ２０２は、電流源２４０を介して抵抗２４２から０．
０４ｍＡを流し、約０．４ｍＡのベース電流が抵抗２４
３を介してトランジスタ２４５へ印加され、且つ約４ｍ
Ａの電流がトランジスタ２４５を介して流れ、即ち全体
で約４．４０４ｍＡの電流が流れる。このことは、第１
図の従来のセンスアンプのイネーブルセンスアンプ部分
によって常に消費される電流の程度と同じである。同一
の電流値が、第２図の回路のデータセンスアンプ部分２
０３に関しても適用される。
しかしながら、第１図の従来の回路と比較して第２図の
従来の回路におけるこの電流の節約は、速度を犠牲にし
て得られるものである。第１図の従来のイネーブルセン
スアンプ回路１０２は、出力段１０４のノードＮ１及び
Ｎ２を制御するためにそれへ印加される信号を反転する
ことは必要ではない（即ち、トランジスタ］１］−及び
１０９によってそれぞれ発生される反転）。しかしなが
ら、第２図の従来回路は、出力段２０４のノードＮ２を
制御するために二つのこの様な反転を必要とする。即ち
、トランジスタ２４４によって与えられる反転とトラン
ジスタ２４５によって与えられる反転である。同一のこ
とがデータセンスアンプ２０３に関しても言える。この
ことは、スイッチング速度が減少されることとなる。更
に、臨界的なノードＮ１は、それと関連して、トランジ
スタ２５５及び２２９のベース−コレクタ容量とトラン
ジスタ２５５のコレクタ対基板容量を有している。
臨界的なノードＮ２は、それと関連して、トランジスタ
２４５及び２３１のベース−コレクタ容量とトランジス
タ２４５のコレクタ対基板容量を有している。従って、
第２図の従来回路においては、比較的大きな量の容量が
臨界的ノードＮ１及びＮ２と関連しており、従ってその
ことはスイッチング速度を更に遅くさせている。従って
、電力消費が低く且つスイッチング速度が速いセンスア
ンプを提供することが望まれている。
目　　的 本発明は、以上の点に鑑みなされたものであつて、上述
した如き従来技術の欠点を解消し、電力消費が低く且つ
スイッチング速度が速いセンスアンプを提供することを
目的とする。
構成 本発明によれば、選択した状態の入力信号が存在する場
合にのみ選択した電流源から電流を導通させることによ
り電力消費を最小とした新規なセンスアンプが提供され
る。本発明によれば、従来技術と比較し、臨界的ノード
へ接続されるトランジスタの数を減少することにより臨
界ノード上の容量を最小とすることにより、回路の動作
速度を高速化させている。
実施例 以下、添付の図面を参考に、本発明の具体的実施の態様
について詳細に説明する。
第３図は、本発明の一実施例に基づいて構成されたセン
スアンプ３００を示した概略図であり、その構成及び動
作について表３を参照して説明する。センスアンプ３０
０は、入力データ信号を受取るデータ入力端子３２６を
具備するデータ入力回路３０１ｂを有している。回路３
００は、更に、イネーブル入力信号を受取るイネーブル
入力端子３０５を具備するイネーブル入力回路３０１ａ
を有している。出力段３０４は、イネーブル入力端子３
０５へ印加されるイネーブル信号によって出力回路３０
４がイネーブルされると、データ入力端子３２６へ印加
されるデータ入力信号に応答して出力信号を供給するた
めの出力端子３３５を有している。
論理０のイネーブル入力信号がイネーブル入力端子３０
５へ印加されると、トランジスタ３０７はターンオフさ
れ、従ってトランジスタ３６３のコレクタへ電流は供給
されず、従ってトランジスタ３６３はターンオフされる
。従って、トランジスタ３６５はターンオフされ、且つ
ダイオード３２３及び３６０のカソードはフローティン
グ状態となり、且つ分相器トランジスタ３２９のベース
は抵抗３２８によって高状態ヘプルされる。
同時に、！・ランジスタ３６６はトランジスタ３６３か
らベース駆動を受けることはないので、トランジスタ３
６６はオフされる。このことは、抵抗３６７によって供
給される電流はトランジスタ３６８へ印加され、トラン
ジスタ３６８のベースとコレクタは共通接続されている
ので、トランジスタ３６８はターンオンする。トランジ
スタ３６８を介してのコレクタ電流は、トランジスタ３
６９によってミラー動作され且つエミッタ３２９２へ印
加され、前述した如く、分相器トランジスタ３２９のベ
ースは抵抗３２８によって高状態へプルされるので、分
相器ｌ・ランジスタ３２９はターンオンする。分相器ト
ランジスタ３２９がターンオンすると、分相器トランジ
スタ３２９のコレクタは、ノードＮ２へ接続されている
トランジスタ３３１のペニスにおける如く、低状態へプ
ルされる。従って、トランジスタ３３１及び３３２がタ
ーンオフされ、出力端子３３５が正供給電圧へ接続され
ることを阻止する。エミッタ３２９−２が低状態へプル
されると、トランジスタ３２９のベース電圧は、Ｖｓａ
ｔ　（３６９）＋Ｖｂｅ　（３２９）と等しくなり、そ
の電圧はトランジスタ３２９及び３３４の直列接続され
たベース−エミッタ接合をターンオンさせるのには不十
分である。
従って、トランジスタ３３４はオフであり、出力端子３
３５が接地へ接続されることを阻止する。
従って、出力端子３３５は高インピーダンスを与え、且
つ入力端子３２６へ印加されるデータ入力信号の状態に
拘らず、センスアンプ３００はディスエーブルされる。
重要なことであるが、このディスエーブルされた状態の
間、電流源３６３はターンオフされ、従って電力消費を
減少させている。ディスエーブルされると、電流はトラ
ンジスタ３６８及び３６９によってのみ消費され、それ
は、それぞれ、約１ｍＡ及び３ｍＡ消費する。
逆に、論理１のイネーブル信号が端子３０５へ印加され
ると、トランジスタ３０７がターンオンされ、且つトラ
ンジスタ３６３のコレクタへ電流を供給し、トランジス
タ３６３をターンオンさせる。トランジスタ３６３はト
ランジスタ３６５及び３６６ヘベースバイアス電圧を供
給する。従っ１つ て、トランジスタ３６５はターンオンされ、且つノード
Ｎ１の状態は、端子３２６へ印加される入力データ信号
の状態に依存する。
同時に、トランジスタ３６６がオンである。このことは
、抵抗３６７によって供給される電流をトランジスタ３
６８から逸らさせ、従ってトランジスタ３６８及び３６
９は僅かに導通状態にあるだけに過ぎない。トランジス
タ３６つが僅かに導通状態にあるに過ぎないので、その
コレクタは、分相器トランジスタ３２９のエミッタ３２
９−２における如く、高状態である。従って、分相器ト
ランジスタ３２９はイネーブルされ、即ち、ノードＮ１
によってそのベースへ供給される信号によって制御され
、それは、端子３２６へ印加されるデータ入力信号によ
って制御される。本発明の一実施例においては、トラン
ジスタ３６８，３６９゜３２９は、それらのターンオン
時間を最小とするために完全にはターンオフせず、従っ
て装置の動作速度を向上させている。本発明の別の実施
例においては、回路動作は遅くなるが、これらのトラン
ジスタは完全にターンオフすることを許容される。
端子３０５上に論理１のイネーブル信号が存在すること
によってセンスアンプ３００がイネーブルされると、出
力端子３３５上に供給される出力信号は入力端子３２６
へ印加されるデータ入力信号の状態に依存する。論理０
のデータ入力信号が端子３２６へ印加されると、トラン
ジスタ３２４はオフであり、ノードＮ１は低状態のまま
であり、トランジスタ３２９のベースは低状態であり、
分相器トランジスタ３２９はターンオフされる。分相器
トランジスタ３２９がターンオフされると、出力プルダ
ウントランジスタ３３４ヘベース駆動は供給されず、従
ってトランジスタ３３４はターンオフされる。同様に、
分相器トランジスタ３２９がターンオフされると、ノー
ドＮ２は抵抗３２７によって高状態ヘプルされ、且つ出
カブルアツブトランジスタ３３］及び３３２はターンオ
ンし、その際に出力端子３３５上に論理１の出力信号を
供給する。逆に、論理１のデータ入力信号が端子３２６
へ印加されると、トランジスタ３２４がターンオンし、
ノードＮ］を高状態へプルする。分相器トランジスタ３
２９のベースが高状態へプルされ、旧つ分相器トランジ
スタ３２９がターンオンされる。分相器トランジスタ３
２９がターンオンされると、ベース駆動が供給されて出
力プルダウントランジスタ３３４かターンオンし、その
際に出力端子３３５上に論理０の出力信号を供給する。
同様に、トランジスタ３２９がターンオンすると、ノー
ドＮ２が低状態ヘブルされ、且つ出カブルアツブトラン
ジスタ３３１及び３３２がタンオフされる。
本発明の一実施例においては、トランジスタ３３４のベ
ースに関連するミラー容量を放電するためにミラーキラ
ー回路３７０を使用する。ミラキラー回路３７０は、ト
ランジスタ３７２を有しており、その第一エミッタ３７
２−１はトランジスタ３６９のコレクタへ接続しており
、且つその第二エミッタ３７２−２はトランジスタ３６
５のコレクタへ接続している。トランジスタ３７２のベ
ースが抵抗３７］を介して正供給電圧へ接続されている
ので、トランジスタ３７２のコレクタは、トランジスタ
３６５かターンオンすると（出力イネーブル）出力プル
ダウントランジスタ３３４のベースを迅速にプルダウン
し、且つトランジスタ３６５のコレクタは入力リード３
２６へ印加される論理１のデータ入力信号によって高状
態へプルされることはない。トランジスタ３６９がター
ンオンすると（出力端子ディスエーブル）、トランジス
タ３７２のコレクタも、出力プルダウントランジスタ３
３４のベースを迅速にプルダウンする。
重要なことであるが、臨界的ノードＮ１上の容量は、そ
れがトランジスタ３２９のベース−コレクタ容量である
に過ぎないので、比較的小さいものである。臨界的ノー
ドＮ２の容量も小さく、且つトランジスタ３２９及び３
３１のベース−コレクタ容量とトランジスタ３２９のコ
レクタ対基板容量から構成されている。従って、第３図
の回路の動作は比較的高速である。
第４図は、本発明の別の実施例を示しており、それは別
のデータ入力センスアンプ４０３及びイネーブル入力セ
ンスアンプ４０２を使用する。従って、表５に示した如
く、第３図に示したある構成要素は第４図の実施例にお
ける一対の構成要素によって置換されている。
第４図の実施例の動作は第３図及び表の４に関して説明
した動作と極めて類似している。第４図の実施例は、付
加的な構成要素を使用しているので、第３図の実施例に
おけるよりも多少多い電流を消費する。
表１ 表２ 表３ 表４ 表５ 第３図　　　第４図 ３２６．３Ｂ３　　　４９０，４９１；　４８０，４８
１３１３８　　　　４８Ｂ−１；４［１Ｇ−２３８７４
６７−１；４８７−２ ３８８　　　　４６８−１：４８８−２以上、本発明の
具体的実施の態様について詳細に説明したが、本発明は
、これら具体例にのみ限定されるべきものではなく、本
発明の技術的範囲を逸脱することなしに種々の変形が可
能であることは勿論である。
【図面の簡単な説明】
第１図は従来のセンスアンプを示した概略図、第２図は
従来の別のセンスアンプを示した概略図、第３図は本発
明の一実施例に基づいて構成したセンスアンプを示した
概略図、第４図は本発明の別の実施例に基づいて構成し
たセンスアンプを示した概略図、である。 ３００　： ３０］　ａ ０１ｂ ３０５　： （符号の説明） センスアンプ ：イネーブル入力回路 ：データ入力回路 出力回路 イネーブル入力端子

Claims (1)

  1. 【特許請求の範囲】 １、出力回路において、第一供給電圧を受取る第一供給
    端子、第二供給電圧を受取る第二供給端子、データ入力
    信号を受取るデータ入力端子、前記出力端子がイネーブ
    ルされている場合に前記データ入力信号に応答して出力
    信号を供給する出力端子、前記第一供給端子へ結合され
    ている第一電流取扱端子と前記出力端子へ結合されてい
    る第二電流取扱端子と制御端子とを具備するプルアップ
    手段、前記出力端子へ結合されている第一電流取扱端子
    と前記第二供給端子へ結合されている第二電流取扱端子
    と制御端子とを具備するプルダウン手段、前記出力端子
    がイネーブルされるべき場合に第一状態を持っており且
    つ前記出力端子がディスエーブルされるべき場合に第二
    状態を持っているイネーブル信号を受取るイネーブル入
    力ソード、前記イネーブル入力信号の前記第二状態に応
    答して電流を流すが前記イネーブル入力信号の前記第一
    状態に応答して電流を流すことのない第一電流源、前記
    プルアップ手段の前記制御端子へ第一制御信号を印加し
    且つ前記プルダウン手段の前記制御端子へ第二制御信号
    を印加する分相器トランジスタ、が設けられており、前
    記分相器トランジスタが、前記プルアップ手段の前記制
    御端子へ結合されているコレクタと前記データ入力端子
    へ結合されているベースと、前記プルダウン手段の前記
    制御端子へ結合されている第一エミッタと、前記第一電
    流源へ結合されている第二エミッタとを有しており、前
    記第二状態を持った前記イネーブル入力信号に応答して
    、前記第一電流源が前記分相器トランジスタの前記第二
    エミッタから電流を流し、前記分相器トランジスタをタ
    ーンオンさせて、その際に前記プルアップ手段及び前記
    プルダウンをターンオフさせることを特徴とする出力回
    路。 ２、特許請求の範囲第１項において、更に、前記第一状
    態のイネーブル入力信号に応答してのみ電流を流す第二
    電流源が設けられており、前記第二電流源が流す電流に
    応答してターンオンし且つ前記第一電流源をして電流を
    流させないようにする第一スイッチ手段が設けられてい
    ることを特徴とする出力回路。 ３、特許請求の範囲第２項において、更に、前記第二電
    流源が流す電流に応答してターンオンする第二スイッチ
    手段が設けられており、前記第二スイッチ手段は高入力
    信号がない場合に前記入力端子をプルダウンさせること
    を特徴とする出力回路。 ４、特許請求の範囲第１項において、更に、第一二進状
    態のデータ入力信号か又は前記第二状態のイネーブル入
    力信号の何れかに応答して前記プルダウン手段をターン
    オフさせる手段が設けられていることを特徴とする出力
    回路。 ５、特許請求の範囲第３項において、更に、第一二進状
    態のデータ入力信号か又は前記第二状態のイネーブル入
    力信号の何れかに応答して前記プルダウン手段をターン
    オフさせる手段が設けられていることを特徴とする出力
    回路。 ６、特許請求の範囲第５項において、前記プルダウン手
    段をターンオフさせる手段が、供給電圧へ結合されてい
    るベースと、前記プルダウン手段の前記制御端子へ結合
    されているコレクタと、第一電流源へ結合されている第
    一エミッタと、前記第二スイッチ手段へ結合されている
    第二エミッタとを有することを特徴とする出力回路。
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