JPS58220525A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPS58220525A JPS58220525A JP10434582A JP10434582A JPS58220525A JP S58220525 A JPS58220525 A JP S58220525A JP 10434582 A JP10434582 A JP 10434582A JP 10434582 A JP10434582 A JP 10434582A JP S58220525 A JPS58220525 A JP S58220525A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- base
- stage transistor
- circuit
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/001—Arrangements for reducing power consumption in bipolar transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は論理回路、特に消費電力を低減し、ノイズ発生
を防止したＴＴＬ型の論理回路に関する。
を防止したＴＴＬ型の論理回路に関する。
ＴＴＬ論理回路の出力段は、オフバッファ回路と出力段
トランジスタが直列に電源端子と接地端子の間に接続さ
れ、出力すべき論理レベルに応じていずれか一方が導通
するようになっているが、論理レベルの切換え時におい
て、これらのオフバッファ回路と出力段トランジスタが
瞬間的に同時に導通して、電源端子と接地端子間に大電
流を流す欠点があることが知られている。
トランジスタが直列に電源端子と接地端子の間に接続さ
れ、出力すべき論理レベルに応じていずれか一方が導通
するようになっているが、論理レベルの切換え時におい
て、これらのオフバッファ回路と出力段トランジスタが
瞬間的に同時に導通して、電源端子と接地端子間に大電
流を流す欠点があることが知られている。
したがって、従来のＴＴＬ型の論理回路は消費電力が大
きく、また短かいパルス状の電流が流れるだめ電源ライ
ンに大きいノイズを発生させるという問題点を有してい
る。
きく、また短かいパルス状の電流が流れるだめ電源ライ
ンに大きいノイズを発生させるという問題点を有してい
る。
第１図はかかる一従来例のＴＴＬ論理回路を示す回路図
である。１は入力端子、２は出力端子、３は電源端子、
４は接地端子であｊｌ’、（ｈはオフバッファ前段トラ
ンジスタ、Ｑ２はオフバッファ後段トランジスタであＨ
Ｑｘとダーリントン接続され、オフバッファ回路を形成
している。
である。１は入力端子、２は出力端子、３は電源端子、
４は接地端子であｊｌ’、（ｈはオフバッファ前段トラ
ンジスタ、Ｑ２はオフバッファ後段トランジスタであＨ
Ｑｘとダーリントン接続され、オフバッファ回路を形成
している。
Ｑａは出力段トランジスタ、Ｑ４は駆動段トランジスタ
（位相分割段トランジスタ）、Ｑ５はプルダウントラン
ジスタである。以上のトランジスタＱｌ、Ｑａ、 Ｑ４
およびＱ、はトランジスタの飽和を防ぐためにｆ！１ｉ
ＢＤ （シｌットキーバリアーダイオード）でクランプ
しである。Ｒ１、Ｒ２、Ｒ３、Ｒ４およびＲ６は抵抗で
ある。このようなＴＴＬ論理回路において、トランジス
タＱ４が遮断状態（以下オフという）のとき、トランジ
スタＱ３もオフで、トランジスタＱｌ、Ｑ２は導通状態
（以下オンという）となシ、論理レベル″′１″が出力
されるが、トランジスタＱ４がオフからオンに切換わる
とき、トランジスタＱ３がオンとなるが、トランジスタ
Ｑ １ｓＱ２が完全にオフとはならず、オンであるため
、端子３から抵抗Ｒ２を通シトランジスタＱ２、Ｑａを
通って端子４へと瞬間的に矢電流が流れる。またトラン
ジスタＱ４がオンのとき、トランジスタＱ３もオンでト
ランジスタＱｌ、Ｑ２はオフとなシ、論理レベル°′０
′′が出力されるが、トランジスタＱ４がオンからオフ
に切換わるとき、トランジスタＱｌ、Ｑ２がオンとなる
が、トランジスタＱ８が完全にオフとはならずオンであ
るため、前と同様に端子３から端子４へと瞬間的に大電
流が流れる。この結果前述のように回路の消費電力を増
大させ、電源ラインに大きなノイズを発生させることに
なる。
（位相分割段トランジスタ）、Ｑ５はプルダウントラン
ジスタである。以上のトランジスタＱｌ、Ｑａ、 Ｑ４
およびＱ、はトランジスタの飽和を防ぐためにｆ！１ｉ
ＢＤ （シｌットキーバリアーダイオード）でクランプ
しである。Ｒ１、Ｒ２、Ｒ３、Ｒ４およびＲ６は抵抗で
ある。このようなＴＴＬ論理回路において、トランジス
タＱ４が遮断状態（以下オフという）のとき、トランジ
スタＱ３もオフで、トランジスタＱｌ、Ｑ２は導通状態
（以下オンという）となシ、論理レベル″′１″が出力
されるが、トランジスタＱ４がオフからオンに切換わる
とき、トランジスタＱ３がオンとなるが、トランジスタ
Ｑ １ｓＱ２が完全にオフとはならず、オンであるため
、端子３から抵抗Ｒ２を通シトランジスタＱ２、Ｑａを
通って端子４へと瞬間的に矢電流が流れる。またトラン
ジスタＱ４がオンのとき、トランジスタＱ３もオンでト
ランジスタＱｌ、Ｑ２はオフとなシ、論理レベル°′０
′′が出力されるが、トランジスタＱ４がオンからオフ
に切換わるとき、トランジスタＱｌ、Ｑ２がオンとなる
が、トランジスタＱ８が完全にオフとはならずオンであ
るため、前と同様に端子３から端子４へと瞬間的に大電
流が流れる。この結果前述のように回路の消費電力を増
大させ、電源ラインに大きなノイズを発生させることに
なる。
本発明の目的は、前述のかかる問題点が除去され、消費
電力が低減されかつ電源ノイズの発生しないところの論
理回路を提供することにある。
電力が低減されかつ電源ノイズの発生しないところの論
理回路を提供することにある。
本発明の回路は、オフバッファ回路と出力段トランジス
タとが直列接続されて電源端子と接地端子間に挿入され
、論理レベルａｔ １ｎを出力する場合は前記オフバッ
ファ回路が導通し、論理レベル゛０”を出力する場合は
前記出力段トランジスタが導通する論理回路において、
前記オフバッファ回路の入力端を第一の駆動段トランジ
スタのコレクタに接続し、前記出力段トランジスタのベ
ースを第二の駆動段トランジスタのエミッタに接続し、
前記第一の駆動段トランジスタのベースと前記第二の駆
動段トランジスタのベースの間にレベルシフト素子を挿
入し、前記第一の駆動段トランジスタのベースを高電位
側に接続したことからなっている。
タとが直列接続されて電源端子と接地端子間に挿入され
、論理レベルａｔ １ｎを出力する場合は前記オフバッ
ファ回路が導通し、論理レベル゛０”を出力する場合は
前記出力段トランジスタが導通する論理回路において、
前記オフバッファ回路の入力端を第一の駆動段トランジ
スタのコレクタに接続し、前記出力段トランジスタのベ
ースを第二の駆動段トランジスタのエミッタに接続し、
前記第一の駆動段トランジスタのベースと前記第二の駆
動段トランジスタのベースの間にレベルシフト素子を挿
入し、前記第一の駆動段トランジスタのベースを高電位
側に接続したことからなっている。
以下本発明について図面を参照して詳細に説明する。
第２図は本発明の一実施例を示す回路図で、第１図に示
した従来例と同じものには同じ参照記号を付しである。
した従来例と同じものには同じ参照記号を付しである。
この実施例の回路が従来例の回路と異ガる点は、駆動段
トランジスタが従来トランジスタＱ４（第二の駆動段ト
ランジスタ）−個のみでありたものを更に一個、トラン
ジスタＱａ（第一の駆動段トランジスタ）を付加し、こ
れに伴いプルダウントランジスタＱ７を挿入したもので
おる。
トランジスタが従来トランジスタＱ４（第二の駆動段ト
ランジスタ）−個のみでありたものを更に一個、トラン
ジスタＱａ（第一の駆動段トランジスタ）を付加し、こ
れに伴いプルダウントランジスタＱ７を挿入したもので
おる。
カくシて、トランジスタＱｌのベース（オフバッファ回
路の入力端）をトランジスタＱ６のコレクタに、トラン
ジスタＱａ （出力段トランジスタ）のベースをトラン
ジスタＱ４のエミッタに接続し、トランジスタＱ６のベ
ースとトランジスタＱ４のベース間にレベルシフト素子
として抵抗Ｒ９を挿入し、トランジスタＱβのベースを
高電位側に接続しである。なおＲ６、几７、Ｒ８は抵抗
でおる。
路の入力端）をトランジスタＱ６のコレクタに、トラン
ジスタＱａ （出力段トランジスタ）のベースをトラン
ジスタＱ４のエミッタに接続し、トランジスタＱ６のベ
ースとトランジスタＱ４のベース間にレベルシフト素子
として抵抗Ｒ９を挿入し、トランジスタＱβのベースを
高電位側に接続しである。なおＲ６、几７、Ｒ８は抵抗
でおる。
次にこの回路の動作を説明する。いま入力端子１が論理
レベル″０″′から１′″に切換わるとき、トランジス
タＱ６のベース電位はレベルシフト抵抗Ｒ９によシ常に
トランジスタＱ４のベース電位よシも高く保持されてい
るので、トランジスタＱ６がトランジスタＱ４よシも必
ず先にオンとなることによって、トランジスタＱｌ、Ｑ
２かまずオフとなシ、次いでトランジスタＱ４がオンと
なることによりてトランジスタＱ３がオフとなるため、
従来回路で流れていた端子３から端子４への瞬間的な大
電流は流れなくなる。また入力端子１が論理レベル七′
″′１″から′０″に切換わるときは、前とは反対にト
ランジスタＱ４がトランジスタＱ６よシも先にオフとな
ることによってトランジスタＱ８がオフとなシ、次いで
トランジスタＱ６がオフとなることによってトランジス
タＱｌ、Ｑ２がオンとなるため、同様に従来回路で流れ
ていた端子３から端子４への瞬間的な大電流は流れなく
なる。
レベル″０″′から１′″に切換わるとき、トランジス
タＱ６のベース電位はレベルシフト抵抗Ｒ９によシ常に
トランジスタＱ４のベース電位よシも高く保持されてい
るので、トランジスタＱ６がトランジスタＱ４よシも必
ず先にオンとなることによって、トランジスタＱｌ、Ｑ
２かまずオフとなシ、次いでトランジスタＱ４がオンと
なることによりてトランジスタＱ３がオフとなるため、
従来回路で流れていた端子３から端子４への瞬間的な大
電流は流れなくなる。また入力端子１が論理レベル七′
″′１″から′０″に切換わるときは、前とは反対にト
ランジスタＱ４がトランジスタＱ６よシも先にオフとな
ることによってトランジスタＱ８がオフとなシ、次いで
トランジスタＱ６がオフとなることによってトランジス
タＱｌ、Ｑ２がオンとなるため、同様に従来回路で流れ
ていた端子３から端子４への瞬間的な大電流は流れなく
なる。
以上述べた如くこの実施例の回路によれば消費電力が少
なく、また電源ラインに大きいノイズを発生させない回
路が得られる。
なく、また電源ラインに大きいノイズを発生させない回
路が得られる。
以上の説明においては、トランジスタＱ１％Ｑ３〜Ｑ７
はＳＢＤでクランプされた場合を示したが、本発明はＳ
ＢＤのないものにも適用できることは言うまでもない、
又オフバッファ回路としてはトランジスタＱｌ、Ｑ２に
よるダーリントン回路を示したが、これは原理的には一
個のトランジスタでも良く、更に他の適切な回路が用い
られる。
はＳＢＤでクランプされた場合を示したが、本発明はＳ
ＢＤのないものにも適用できることは言うまでもない、
又オフバッファ回路としてはトランジスタＱｌ、Ｑ２に
よるダーリントン回路を示したが、これは原理的には一
個のトランジスタでも良く、更に他の適切な回路が用い
られる。
以上詳細に説明したように、本発明の回路によれば、出
力段トランジスタのオン、オフに伴う瞬間的に流れる大
電流が無くなるので、消費電力が低減されかつ電源ノイ
ズの発生しないところの論理回路が得られる。
力段トランジスタのオン、オフに伴う瞬間的に流れる大
電流が無くなるので、消費電力が低減されかつ電源ノイ
ズの発生しないところの論理回路が得られる。
第１図は一従来例の回路図、第２図は本発明の一実施例
を示す回路図である。 Ｒ１−Ｒ９・・・・・・抵抗、Ｑｌ−Ｑｒ・・・・・・
トランジスタ、１・・・・・・入力端子、２・・・・・
・出力端子、３・・曲電源端子、４・・・・・・接地端
子。
を示す回路図である。 Ｒ１−Ｒ９・・・・・・抵抗、Ｑｌ−Ｑｒ・・・・・・
トランジスタ、１・・・・・・入力端子、２・・・・・
・出力端子、３・・曲電源端子、４・・・・・・接地端
子。
Claims (1)
- オフバッファ回路と出力段トランジスタとが直列接続さ
れて電源端子と接地端子間に挿入され、論理レベル″１
′″を出力する場合は前記オフバッファ回路が導通し、
論理レベル″０”を出力する場合は前記出力段トランジ
スタが導通する論理回路において、前記オフバッファ回
路の入力端を第一の駆動段トランジスタのコレクタに接
続し、前記出力段トランジスタのベースを第二の駆動段
トランジスタのエミッタに接続し、前記第一の駆動段ト
ランジスタのベースと前記第二の駆動段トランジスタの
ベースの間にレベルシフト素子を挿入し、前記第一の駆
動段トランジスタのベースを高電位側に接続したことを
特徴とする論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10434582A JPS58220525A (ja) | 1982-06-17 | 1982-06-17 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10434582A JPS58220525A (ja) | 1982-06-17 | 1982-06-17 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58220525A true JPS58220525A (ja) | 1983-12-22 |
Family
ID=14378307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10434582A Pending JPS58220525A (ja) | 1982-06-17 | 1982-06-17 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58220525A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4973862A (en) * | 1989-03-07 | 1990-11-27 | National Semiconductor Corporation | High speed sense amplifier |
| US5039892A (en) * | 1990-06-07 | 1991-08-13 | National Semiconductor Corporation | High speed data/tri-state sense circuit |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5560339A (en) * | 1978-10-31 | 1980-05-07 | Fujitsu Ltd | Logic circuit |
| JPS56103539A (en) * | 1980-01-22 | 1981-08-18 | Matsushita Electric Ind Co Ltd | Output circuit |
-
1982
- 1982-06-17 JP JP10434582A patent/JPS58220525A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5560339A (en) * | 1978-10-31 | 1980-05-07 | Fujitsu Ltd | Logic circuit |
| JPS56103539A (en) * | 1980-01-22 | 1981-08-18 | Matsushita Electric Ind Co Ltd | Output circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4973862A (en) * | 1989-03-07 | 1990-11-27 | National Semiconductor Corporation | High speed sense amplifier |
| US5039892A (en) * | 1990-06-07 | 1991-08-13 | National Semiconductor Corporation | High speed data/tri-state sense circuit |
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