JPS63115419A - Ｔｔｌ回路 - Google Patents
Ｔｔｌ回路Info
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- JPS63115419A JPS63115419A JP61260942A JP26094286A JPS63115419A JP S63115419 A JPS63115419 A JP S63115419A JP 61260942 A JP61260942 A JP 61260942A JP 26094286 A JP26094286 A JP 26094286A JP S63115419 A JPS63115419 A JP S63115419A
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- 238000010586 diagram Methods 0.000 description 14
- 230000000694 effects Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 240000005369 Alstonia scholaris Species 0.000 description 1
- 206010041662 Splinter Diseases 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000000644 propagated effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/088—Transistor-transistor logic
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00353—Modifications for eliminating interference or parasitic voltages or currents in bipolar transistor circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は、１つの出力トランジスタにベース電流を供給
するためのフェーズスプリッタ回路を複数個有し、かつ
前記フェーススプリッタ回路の動作開始の時間に差を与
えるための遅延回路を有することを特徴としている。こ
れにより出力トランジスタに供給するベース電流の量を
時間的に制御して出力電流が急激に流れるのを防止する
ことができるので、出力信号のオーバーシュートやリン
ギングおよび電磁波の発生等を抑制できる。
するためのフェーズスプリッタ回路を複数個有し、かつ
前記フェーススプリッタ回路の動作開始の時間に差を与
えるための遅延回路を有することを特徴としている。こ
れにより出力トランジスタに供給するベース電流の量を
時間的に制御して出力電流が急激に流れるのを防止する
ことができるので、出力信号のオーバーシュートやリン
ギングおよび電磁波の発生等を抑制できる。
本発明はＴＴＬ回路に関するものであり、更に詳しく言
えば出力トランジスタの出力特性の改善を図るＴＴＬ回
路の構成に関するものである。
えば出力トランジスタの出力特性の改善を図るＴＴＬ回
路の構成に関するものである。
第６図は従来例のＴＴＬ回路のｕｉ成を示す図である。
１は入力回路であり、ｐｎｐ）ランジスタＱｌ、プルア
ップ抵抗Ｒ１，ダイオードＤＩにより構成されている。
ップ抵抗Ｒ１，ダイオードＤＩにより構成されている。
またＱ２はフェーズスプリッタトランジスタ、Ｑ３は出
力トランジスタであり、Ｒ２はプルアップ抵抗、Ｒ３は
プルダウン抵抗である。なお図において出力回路はオー
プンコレクタとなっているが、ダーリントン回路やオフ
バッファ回路を接続してもよい。
力トランジスタであり、Ｒ２はプルアップ抵抗、Ｒ３は
プルダウン抵抗である。なお図において出力回路はオー
プンコレクタとなっているが、ダーリントン回路やオフ
バッファ回路を接続してもよい。
次に従来例の回路の動作について説明する。入力がＨ，
Ｌに変化するとき、ＱｌがオンするのでＱ２がオフする
。これによりＱ３がオフするから、出力はＨレベルとな
る６次に入力がＬ−Ｈに変化するとき、Ｑｌがオフする
のでＱ２がオンする。これによりＱ３がオンするから、
出力はＬ→Ｈに変化する。ところで出力は外部回路と接
続されるので、十分なベース電流を供給して出力トラン
ジスタＱ３の駆動能力を大きくしている。
Ｌに変化するとき、ＱｌがオンするのでＱ２がオフする
。これによりＱ３がオフするから、出力はＨレベルとな
る６次に入力がＬ−Ｈに変化するとき、Ｑｌがオフする
のでＱ２がオンする。これによりＱ３がオンするから、
出力はＬ→Ｈに変化する。ところで出力は外部回路と接
続されるので、十分なベース電流を供給して出力トラン
ジスタＱ３の駆動能力を大きくしている。
しかし、ベース′Ｉｋ流を十分供給してＱ３の駆動能力
を単純に大きくする従来の方法によれば。
を単純に大きくする従来の方法によれば。
第７図に示すように出力波形がオーバーシュートしたり
、あるいはリンギングを発生して次段回路の誤動作を招
くことがある。
、あるいはリンギングを発生して次段回路の誤動作を招
くことがある。
また急激な電流変化により、電磁波が発生してノイズと
なる場合がある。
なる場合がある。
本発明はかかる問題点に鑑みて創作されたものであり、
高駆動濠力の出力を有するが、出力変化の際のオーバー
シュート等が抑制されたＴＴＬ回路の提供を目的とする
。
高駆動濠力の出力を有するが、出力変化の際のオーバー
シュート等が抑制されたＴＴＬ回路の提供を目的とする
。
第１図は未発ＩＪｌの原理構成を示す回路図である０図
において、２は遅延回路であり、入力信号の伝播遅延時
間に差を設けて信号を出力する。
において、２は遅延回路であり、入力信号の伝播遅延時
間に差を設けて信号を出力する。
Ｑ４．Ｑ５．Ｑ６はフェーズスプリッタトランジスタで
あり、遅延回路２の出力信号により動作を開始する。Ｑ
ｌは出力トランジスタであり、各フェーズスプリッタト
ランジスタＱ４〜Ｑ６から供給されるベース電流により
駆動される。なおＲ４−Ｒ６はプルアップ抵抗である。
あり、遅延回路２の出力信号により動作を開始する。Ｑ
ｌは出力トランジスタであり、各フェーズスプリッタト
ランジスタＱ４〜Ｑ６から供給されるベース電流により
駆動される。なおＲ４−Ｒ６はプルアップ抵抗である。
第１図の回路の動作を、第２図の波形図を参照しながら
説明する。遅延回路２に信号が入力すると、該信号は、
ｔｌ後にフェーズスプリッタトランジスタＱ４に伝播す
る。これによりＱ４がオンして出力トランジスタＱ７に
ベース電流を供給するので、Ｑｌはオンする。
説明する。遅延回路２に信号が入力すると、該信号は、
ｔｌ後にフェーズスプリッタトランジスタＱ４に伝播す
る。これによりＱ４がオンして出力トランジスタＱ７に
ベース電流を供給するので、Ｑｌはオンする。
このとき他のフェーズスプリッタトランジスタＱ５ 、
Ｑ６はまだオンしていないので、Ｑｌの駆動１駈力はそ
れほど大きくない。
Ｑ６はまだオンしていないので、Ｑｌの駆動１駈力はそ
れほど大きくない。
次いでｔ２後に出力信号がフェーズスプリンタトランジ
スタＱ５に伝播すると、該Ｑ５もオンする。従って出力
トランジスタＱ７のベースにＱ４とＱ５の双方から電流
が供給されるので、Ｑｌの駆動能力がより大きくなる。
スタＱ５に伝播すると、該Ｑ５もオンする。従って出力
トランジスタＱ７のベースにＱ４とＱ５の双方から電流
が供給されるので、Ｑｌの駆動能力がより大きくなる。
モしてｔ３後には、入力信号はフェーズスプリッタトラ
ンジスタＱ６にも伝播するので、すべてのフェーズスプ
リッタトランジスタがオンする。このため出力トランジ
スタＱ７に供給されるベース電流が最大となるので、所
定の大きな駆動能力を得ることができる。
ンジスタＱ６にも伝播するので、すべてのフェーズスプ
リッタトランジスタがオンする。このため出力トランジ
スタＱ７に供給されるベース電流が最大となるので、所
定の大きな駆動能力を得ることができる。
しかし第２図に示すように、出力電流が最大となる゛重
圧範囲は極めて小さいので、出力波形のオーバーシュー
トやリンギングはほとんど発生しない。
圧範囲は極めて小さいので、出力波形のオーバーシュー
トやリンギングはほとんど発生しない。
次に図を参照しながら本発明の実施例について説明する
。第３図は本発明の実施例に係るＴＴＬ回路の回路図あ
り、３は遅延回路である。
。第３図は本発明の実施例に係るＴＴＬ回路の回路図あ
り、３は遅延回路である。
この遅延回路３はマルチエミッタの入力用ｐｎｐ ）ト
ランジスタＱ８．抵抗Ｒ７，Ｒ８，容ｌｃ２．Ｃ３およ
びダイオードＤ２〜Ｄ５により構成されている。ここで
Ｒ７ＸＣ２およびＲ８ＸＣ２が入力信号の２種類の伝播
遅延時間を決定する。またＱ９ 、Ｑｌ Ｏはフェーズ
スプリッタトランジスタでありＱｌｌは出力トランジス
タである。なおＲ９，ＲＩＯはプルアップ抵抗。
ランジスタＱ８．抵抗Ｒ７，Ｒ８，容ｌｃ２．Ｃ３およ
びダイオードＤ２〜Ｄ５により構成されている。ここで
Ｒ７ＸＣ２およびＲ８ＸＣ２が入力信号の２種類の伝播
遅延時間を決定する。またＱ９ 、Ｑｌ Ｏはフェーズ
スプリッタトランジスタでありＱｌｌは出力トランジス
タである。なおＲ９，ＲＩＯはプルアップ抵抗。
Ｒ１１はプルダウン抵抗である。
次に本発明の実施例の動作について説明する。
まず入力がＬ−Ｈに変化する。Ｑ８はオフになり、それ
ぞれＲ７，Ｒ８を介してＣ２，Ｃ３がチャージアップさ
れる。いまＲ７ＸＣ２＜Ｒ８ＸＣ５のように設定してい
ると仮定すると、フェーズスプリッタトランジスタＱ９
が最初にオンする。これにより出力トランジスタＱｌｌ
のベースに電流が供給されるので、Ｑｌｌはオンする。
ぞれＲ７，Ｒ８を介してＣ２，Ｃ３がチャージアップさ
れる。いまＲ７ＸＣ２＜Ｒ８ＸＣ５のように設定してい
ると仮定すると、フェーズスプリッタトランジスタＱ９
が最初にオンする。これにより出力トランジスタＱｌｌ
のベースに電流が供給されるので、Ｑｌｌはオンする。
しかしＱＩＯはまだオフ状態なので、Ｑｌｌの駆動電流
はそれほど大きくない。
はそれほど大きくない。
次いで２エーズスプリフトトランジスタＱＩＯがオンす
る。これによりＱｌｌにはＱ９とＱＩＯの双方からベー
ス電流が供給されるので、Ｑｌｌは所定の高い駆動ずｔ
力をもつことになる。
る。これによりＱｌｌにはＱ９とＱＩＯの双方からベー
ス電流が供給されるので、Ｑｌｌは所定の高い駆動ずｔ
力をもつことになる。
このように本発明の実施例によれば徐々にＱｌｌの駆動
遣方を上げることにより、出力が急激に変化することを
防止している。このため従来のようなオーバーシュート
やリンギングおよび電磁波の発生を抑制することができ
るので。
遣方を上げることにより、出力が急激に変化することを
防止している。このため従来のようなオーバーシュート
やリンギングおよび電磁波の発生を抑制することができ
るので。
ＴＴＬ回路の誤動作を防止することができる。
第４図は本発明の別の実施例に係るマルチエミッタ入力
構成の遅延回路の回路図である。この回路の２つの出力
がそれぞれ第３図に示すＱ９とＱＩＯのベースに接続さ
れると、全体として２人力ナンド回路となる。この場合
の各出力に対する信号の伝播時間はそれぞれＲ１２ＸＣ
４とＲ１３ＸＣ５によって決定される。
構成の遅延回路の回路図である。この回路の２つの出力
がそれぞれ第３図に示すＱ９とＱＩＯのベースに接続さ
れると、全体として２人力ナンド回路となる。この場合
の各出力に対する信号の伝播時間はそれぞれＲ１２ＸＣ
４とＲ１３ＸＣ５によって決定される。
第５図は本発明の別の実施例に係るダイオード構成の遅
延回路の回路図であり、第４図と同様な回路機箋を有す
る。この場合の信号伝播遅延回路時間は、Ｒ１４ＸＣ６
とＲ１５ＸＣ７によッテ決定される。
延回路の回路図であり、第４図と同様な回路機箋を有す
る。この場合の信号伝播遅延回路時間は、Ｒ１４ＸＣ６
とＲ１５ＸＣ７によッテ決定される。
このようにフルチェミー２タトランジスタやダイオード
を用いて遅延回路を構成することにより、出力の急激な
変化が抑制された高駆動能力の出力トランジスタを有す
る種々の論理回路を形成することができる。
を用いて遅延回路を構成することにより、出力の急激な
変化が抑制された高駆動能力の出力トランジスタを有す
る種々の論理回路を形成することができる。
〔発１ｊの効果〕
以上説明したように、本発明によれば高駆動能力の出力
トランジスタの急激な出力変化を防止することができる
。これによりオーバーシュートやリンギングおよび電磁
波の発生等を抑えることができるので、ＴＴＬ回路の高
性箋化、高信頼化を図ることが可催となる。
トランジスタの急激な出力変化を防止することができる
。これによりオーバーシュートやリンギングおよび電磁
波の発生等を抑えることができるので、ＴＴＬ回路の高
性箋化、高信頼化を図ることが可催となる。
第１図は本発明の詳細な説明する回路図、第２図は第１
図の回路の動作を説明する波形図、 第：ｌｌは本発明の実施例を説Ｉｌｌする回路図、第４
図は未発ＩＪＩの別の実施例に係るマルチエミッタ入力
４Ｒ成の遅延回路の回路図、第５図は本発明の別の実施
例に係るダイオード構成の遅延回路の回路図、 第６は従来例の回路を説＋ｐする図、 ：ｔＳｖ図は第６図の回路の動作を説明する図である。 （符号の説明） ｌ・・・入力回路、 ２．３・・・に迂回路、 ＱＩＮＱ１３・・・トランジスタ、 ＲＩＮＲ１５・・・抵抗、 Ｃ２〜Ｃ７・・・容賃、 Ｄ１〜Ｄｌｌ・・・ダイオード。
図の回路の動作を説明する波形図、 第：ｌｌは本発明の実施例を説Ｉｌｌする回路図、第４
図は未発ＩＪＩの別の実施例に係るマルチエミッタ入力
４Ｒ成の遅延回路の回路図、第５図は本発明の別の実施
例に係るダイオード構成の遅延回路の回路図、 第６は従来例の回路を説＋ｐする図、 ：ｔＳｖ図は第６図の回路の動作を説明する図である。 （符号の説明） ｌ・・・入力回路、 ２．３・・・に迂回路、 ＱＩＮＱ１３・・・トランジスタ、 ＲＩＮＲ１５・・・抵抗、 Ｃ２〜Ｃ７・・・容賃、 Ｄ１〜Ｄｌｌ・・・ダイオード。
Claims (1)
- 【特許請求の範囲】 出力トランジスタと、 エミッタが前記出力トランジスタのベースに接続され、
コレクタが抵抗を介した電源に接続された複数のフェー
ズスプリッタトランジスタと、入力が共通に接続され、
出力が前記複数の フェーズスプリッタトランジスタの各ベースに別々に接
続され、それぞれ異なった伝播遅延時間の信号伝達を行
なう遅延回路とを有することを特徴とするＴＴＬ回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61260942A JPS63115419A (ja) | 1986-10-31 | 1986-10-31 | Ｔｔｌ回路 |
| DE8787309629T DE3783436T2 (de) | 1986-10-31 | 1987-10-30 | Transistor-transistor-logikschaltung mit internen verzoegerungsgliedern. |
| KR8712101A KR900008024B1 (en) | 1986-10-31 | 1987-10-30 | Transistor-transistor logic |
| EP87309629A EP0266218B1 (en) | 1986-10-31 | 1987-10-30 | Transistor-transistor logic circuit with internal delay elements |
| US07/115,870 US4803383A (en) | 1986-10-31 | 1987-11-02 | Transistor-transistor logic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61260942A JPS63115419A (ja) | 1986-10-31 | 1986-10-31 | Ｔｔｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63115419A true JPS63115419A (ja) | 1988-05-20 |
| JPH0515325B2 JPH0515325B2 (ja) | 1993-03-01 |
Family
ID=17354919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61260942A Granted JPS63115419A (ja) | 1986-10-31 | 1986-10-31 | Ｔｔｌ回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4803383A (ja) |
| EP (1) | EP0266218B1 (ja) |
| JP (1) | JPS63115419A (ja) |
| KR (1) | KR900008024B1 (ja) |
| DE (1) | DE3783436T2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01119773A (ja) * | 1987-11-02 | 1989-05-11 | Mitsubishi Electric Corp | インバータ回路 |
| JP2724872B2 (ja) * | 1989-04-12 | 1998-03-09 | 三菱電機株式会社 | 半導体集積回路用入力回路 |
| US5039881A (en) * | 1989-06-23 | 1991-08-13 | Motorola, Inc. | High speed, low power input buffer |
| US4987318A (en) * | 1989-09-18 | 1991-01-22 | International Business Machines Corporation | High level clamp driver for wire-or buses |
| JPH03222516A (ja) * | 1990-01-29 | 1991-10-01 | Fujitsu Ltd | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61150519A (ja) * | 1984-12-25 | 1986-07-09 | Nec Corp | 半導体集積論理回路 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4394588A (en) * | 1980-12-30 | 1983-07-19 | International Business Machines Corporation | Controllable di/dt push/pull driver |
| US4581550A (en) * | 1984-03-06 | 1986-04-08 | Fairchild Camera & Instrument Corporation | TTL tristate device with reduced output capacitance |
| US4661727A (en) * | 1984-07-19 | 1987-04-28 | Fairchild Semiconductor Corporation | Multiple phase-splitter TTL output circuit with improved drive characteristics |
| US4698525A (en) * | 1985-12-03 | 1987-10-06 | Monolithic Memories, Inc. | Buffered Miller current compensating circuit |
| US4697103A (en) * | 1986-03-10 | 1987-09-29 | Quadic Systems, Inc. | Low power high current sinking TTL circuit |
-
1986
- 1986-10-31 JP JP61260942A patent/JPS63115419A/ja active Granted
-
1987
- 1987-10-30 DE DE8787309629T patent/DE3783436T2/de not_active Expired - Fee Related
- 1987-10-30 EP EP87309629A patent/EP0266218B1/en not_active Expired - Lifetime
- 1987-10-30 KR KR8712101A patent/KR900008024B1/ko not_active IP Right Cessation
- 1987-11-02 US US07/115,870 patent/US4803383A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61150519A (ja) * | 1984-12-25 | 1986-07-09 | Nec Corp | 半導体集積論理回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR880005755A (ko) | 1988-06-30 |
| DE3783436T2 (de) | 1993-05-06 |
| EP0266218B1 (en) | 1993-01-07 |
| KR900008024B1 (en) | 1990-10-29 |
| US4803383A (en) | 1989-02-07 |
| EP0266218A3 (en) | 1989-08-23 |
| EP0266218A2 (en) | 1988-05-04 |
| DE3783436D1 (de) | 1993-02-18 |
| JPH0515325B2 (ja) | 1993-03-01 |
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