JPH0766699A - マルチプレクサ回路 - Google Patents

Abstract

(57)【要約】 【目的】 マルチプレクサ回路を少ないスイッチング素
子で構成する。 【構成】 ２本の制御信号511 ，512 の真値及び反転値
を反転論理生成回路ブロックで生成する。被選択入力デ
ータ信号611 〜613 を各ＣＭＯＳインバータ（111 ，21
1 ，113 ，213 ，116 ，216 ）へ夫々入力し、これ等イ
ンバータ出力を出力回路ブロックのインバータ313 を介
して導出する。これ等インバータの活性状態を各インバ
ータと電源ラインとの間に直列挿入されたＮＭＯＳトラ
ンジスタ112 ，114 ，115 ，117 ，118 及びＰＭＯＳト
ランジスタ212 ，214 ，215 ，217，218 により制御す
る。これ等ＮＭＯＳ及びＰＭＯＳトランジスタの各スイ
ッチングは反転論理生成回路ブロックによる真値及び反
転値で制御する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はマルチプレクサ回路に関
し、特に複数の制御信号の論理値の組合せに応じて複数
の論理入力信号を択一的に導出するマルチプレクサ回路
に関する。

【０００２】

【従来の技術】従来のマルチプレクサ回路の例を図４に
示す。本例では、２つの制御信号により３つの論理入力
データ信号を択一的に導出する回路例を示しており、特
に２本の制御信号が共にアクティブ状態（データ選択状
態）にあっても、３つのデータ信号のうち予め定められ
た優先順位の高いデータ信号のみを出力信号として導出
する３入力マルチプレクサの回路例である。

【０００３】図４に示す如く、この種のマルチプレクサ
回路は、制御信号が２本共にアクティブ状態にあって
も、データ信号の１本だけを選択する内部信号群を生成
する優先順位制御回路ブロックと、上述した内部信号群
により、３本の入力データの内１本を選択する選択回路
ブロックと、選択されたデータを出力する出力回路ブロ
ックとで構成されている。

【０００４】まず、選択回路ブロックの内部構成を説明
する。ＰＭＯＳトランジスタ２５１のゲートは内部信号
７５１で制御されており、ソースはデータ信号６５１に
接続されており、ドレインは内部信号７５６に接続され
ている。

【０００５】ＰＭＯＳトランジスタ２５２のゲートは内
部信号７５２で制御されており、ソースはデータ信号６
５２に接続されており、ドレインは内部信号７５６に接
続されている。

【０００６】ＰＭＯＳトランジスタ２５３のゲートは内
部信号７５４で制御されており、ソースはデータ信号６
５３に接続されており、ドレインは内部信号７５６に接
続されている。

【０００７】ＮＭＯＳトランジスタ１５１のゲートは制
御信号５５１で制御されており、ソースはデータ信号６
５１に接続されており、ドレインは内部信号７５６に接
続されている。

【０００８】ＮＭＯＳトランジスタ１５２のゲートは内
部信号７５３で制御されており、ソースはデータ信号６
５２に接続されており、ドレインは内部信号７５６に接
続されている。

【０００９】ＮＭＯＳトランジスタ１５３のゲートは内
部信号７５５で制御されており、ソースはデータ信号６
５３に接続されており、ドレインは内部信号７５６に接
続されている。

【００１０】制御信号５５１と内部信号７５１，７５
２，７５３，７５４，７５５によりデータ信号６５１，
６５２，６５３の内、１本のデータ信号を内部信号７５
６に伝播することができる。

【００１１】次に、優先順位制御回路ブロックの内部構
成を説明する。内部信号７５１は、制御信号５５１に基
づいてＰＭＯＳトランジスタ２５１の導通状態を制御す
る信号をインバータゲート３５１から出力する。制御信
号５５１の論理値が“１”の場合、ＰＭＯＳトランジス
タ２５１が導通する状態のゲート信号“０”をインバー
タゲート３５１から出力する。

【００１２】内部信号７５２は、内部信号７５１と制御
信号５５２に基づいてＰＭＯＳトランジスタ２５２の導
通状態を制御する信号をＮＡＮＤゲート４５１から出力
する。内部信号７５１の論理値が“１”でかつ制御信号
５５２の論理値が“１”場合、ＰＭＯＳトランジスタ２
５２が導通する状態のゲート信号“０”をＮＡＮＤゲー
ト４５１から出力する。制御信号７５１の論理値が
“０”場合、ＰＭＯＳトランジスタ２５２が常に遮断す
る状態のゲート信号“１”をＮＡＮＤゲート４５１から
出力する。

【００１３】内部信号７５３は、内部信号７５２に基づ
いてＮＭＯＳトランジスタ１５２の導通状態を制御する
信号をインバータゲート３５３から出力する。内部信号
７５２の論理値が“０”の場合、ＮＭＯＳトランジスタ
１５２が導通する状態のゲート信号“１”をインバータ
ゲート３５３から出力する。内部信号７５２の論理値が
“１”場合、ＮＭＯＳトランジスタ１５２が常に遮断す
る状態のゲート信号“０”をインバータゲート３５３か
ら出力する。

【００１４】内部信号７５４は、内部信号７５１と制御
信号５５２に基づいてＰＭＯＳトランジスタ２５３の導
通状態を制御する信号をＮＡＮＤゲート４５２から出力
する。制御信号５５２はインバータゲート３５２の入力
に接続されている。

【００１５】ＮＡＮＤゲート４５２の入力はインバータ
ゲート３５２の出力と内部信号７５１に接続されてい
る。内部信号７５１の論理値が“１”でかつ制御信号５
５２の論理値が“０”場合、ＰＭＯＳトランジスタ２５
３が導通する状態のゲート信号“０”をＮＡＮＤゲート
４５２から出力する。制御信号７５１の論理値が“０”
場合、ＰＭＯＳトランジスタ２５３が常に遮断する状態
のゲート信号“１”をＮＡＮＤゲート４５２から出力す
る。

【００１６】内部信号７５５は、内部信号７５４に基づ
いてＮＭＯＳトランジスタ１５３の導通状態を制御する
信号をインバータゲート３５４から出力する。内部信号
７５４の論理値が“０”の場合、ＮＭＯＳトランジスタ
１５３が導通する状態のゲート信号“１”をインバータ
ゲート３５４から出力する。内部信号７５４の論理値が
“１”の場合、ＮＭＯＳトランジスタ１５３が常に遮断
する状態のゲート信号“０”をインバータゲート３５４
から出力する。

【００１７】最後に、出力回路ブロックの内部構成を説
明する。インバータゲート３５５の入力は内部信号７５
６に接続されている。インバータゲート３５６の入力は
インバータゲート３５５の出力に接続されており、イン
バータゲート３５６の出力は出力信号８５１に接続され
ている。出力信号８５１は内部信号７５６を伝播する。

【００１８】図５は制御信号５５１，５５２及びデータ
信号６５１，６５２，６５３の論理値が変化した場合に
おける、内部信号７５１，７５２，７５３，７５４，７
５５，７５６及び出力信号８５１とを示すタイミング図
である。

【００１９】図５において、点線にて示される時間位置
は、制御信号５５１，５５２及びデータ信号６５１，６
５２，６５３の論理値が夫々変化する変化点を示してい
る。

【００２０】図８は制御信号５５１，５５２及びデータ
信号６５１，６５２，６５３の論理値における、内部信
号７５１，７５２，７５３，７５４，７５５，７５６及
び出力信号８５１との論理値を示す論理表である。図８
において、“ー”にて示される箇所は、論理値が“０”
または“１”どちらでも可能な状態を示している。

【００２１】本従来例の場合、通常は制御信号５５１の
論理値を“０”、制御信号５５２の論理値を“０”に設
定しておく。内部信号７５１，７５２，７５５の論理値
が“１”となり、かつ内部信号７５３，７５４の論理値
が“０”となる。ＰＭＯＳトランジスタ２５３とＮＭＯ
Ｓトランジスタ１５３は導通状態となる。ＰＭＯＳトラ
ンジスタ２５１，２５２とＮＭＯＳトランジスタ１５
１，１５２は、遮断状態となる。このとき制御信号５５
２の論理値に依存せず、優先的にデータ信号６５３のみ
出力信号８５１に伝播する。

【００２２】データ信号６５１の信号を出力信号８５１
に出力したい場合には、制御信号５５１の論理値を
“１”に設定すればよい。すると内部信号７５２，７５
４の論理値が“１”となり、かつ内部信号７５１，７５
３，７５５の論理値が“０”となる。ＰＭＯＳトランジ
スタ２５１とＮＭＯＳトランジスタ１５１は、導通状態
となる。ＰＭＯＳトランジスタ２５２，２５３とＮＭＯ
Ｓトランジスタ１５２，１５３は、遮断状態となる。こ
のときデータ信号６５１のみ出力信号８５１に伝播す
る。

【００２３】データ信号６５２の信号を出力信号８５１
に出力したい場合には、制御信号５５１の論理値を
“０”、制御信号５５２の論理値を“１”に設定すれば
よい。すると内部信号７５１，７５３，７５４の論理値
が“１”となり、かつ内部信号７５２，７５５の論理値
が“０”となる。ＰＭＯＳトランジスタ２５２とＮＭＯ
Ｓトランジスタ１５２は導通状態となる。ＰＭＯＳトラ
ンジスタ２５１，２５３とＮＭＯＳトランジスタ１５
１，１５３とは遮断状態となる。このときデータ信号６
５２のみ出力信号８５１に伝播する。

【００２４】以上の機能により、２本の制御信号によ
り、制御信号が２本ともアクティブ状態（データ選択状
態）でも、３本のデータ信号の内、優先順位の高い方の
データ信号１本を出力信号として出力することは可能と
なっている。

【００２５】この様な、３入力マルチプレクサ回路は、
制御信号が２本ともアクティブ状態でも、出力信号の１
本だけを選択する内部信号群を生成する優先順位制御回
路ブロックと、上述した内部信号により、３本の入力デ
ータの内１本を選択する選択回路ブロックと、選択され
た信号を出力する出力回路ブロックとに３分割して構成
されている。

【００２６】上述した優先順位制御回路は１６トランジ
スタで構成され、選択回路は６トランジスタで構成さ
れ、出力回路は４トランジスタで構成されている。従っ
て、従来の回路構成では、３入力マルチプレクサ回路で
さえ２６トランジスタ必要である。

【００２７】また、従来の４入力マルチプレクサ回路は
図６に示すような回路構成となっている。図６は、３本
の制御信号により、制御信号が３本ともアクティブ状態
（データ選択状態）でも、４本のデータ信号の内、優先
順位の高い方のデータ信号１を出力信号として出力する
４入力マルチプレクサ回路の具体的な例である。

【００２８】本従来例では、データ選択用制御信号が３
本ともアクティブ状態でも、データ信号の１本だけを選
択する内部信号群を生成する優先順位制御回路ブロック
と、上述した内部信号群により、４本の入力データの内
１本を選択する選択回路ブロックと、選択されたデータ
を出力する出力回路ブロックとで構成されている。

【００２９】上述した優先順位制御回路は２８トランジ
スタで構成され、選択回路は８トランジスタで構成さ
れ、出力回路は４トランジスタで構成されている。従っ
て、従来の回路構成では、４入力マルチプレクサ回路で
さえ４０トランジスタ必要である。

【００３０】

【発明が解決しようとする課題】上述した従来の２本の
制御信号により、制御信号が２本ともアクティブ状態
（データ選択状態）でも、３本のデータ信号の内、優先
順位の高い方のデータ信号１本を出力信号として出力す
ることを可能とする３入力マルチプレクサ回路は、制御
信号が２本ともアクティブ状態でも、データ信号の１本
だけを選択する内部信号群を生成する回路と、上述した
内部信号群により、３本のデータ信号の内１本を選択す
る回路と、選択された信号を出力する回路とに分割して
構成されている。

【００３１】制御信号が２本ともアクティブ状態でも、
データ信号の１本だけを選択する内部信号群を生成する
回路は１６トランジスタ必要であり、内部信号により、
３本のデータ信号の内１本を選択する回路は６トランジ
スタ必要であり、選択された信号を出力する回路は４ト
ランジスタ必要である。

【００３２】上述した従来のマルチプレクサ回路は３入
力マルチプレクサ回路でさえ、２６トランジスタ必要で
あり、マルチプレクサ回路を構成するトランジスタの数
が大きいという欠点がある。

【００３３】本発明の目的は極めて簡単な構成で従来と
同等機能を有するマルチプレクサ回路を提供することで
ある。

【００３４】

【課題を解決するための手段】本発明によれば、複数の
制御信号の論理値の組合せに応じて複数の論理入力信号
を択一的に導出するマルチプレクサ回路であって、前記
制御信号の各々の真値及び反転値を生成する手段と、前
記論理入力信号の各々に夫々対応して設けられ対応論理
入力信号を入力とする複数の反転手段と、前記反転手段
の各々の活性状態を前記真値及び反転値に応じて制御す
る制御手段と、前記反転手段の各々の出力を反転して選
択信号出力として導出する出力手段とを含むことを特徴
とするマルチプレクサ回路が得られる。

【００３５】

【実施例】次に本発明について図面を参照して説明す
る。

【００３６】図１は本発明の実施例１ブロック図であ
り、２本の制御信号により、制御信号が２本ともアクテ
ィブ状態（データ選択状態）でも、３本のデータ信号の
内、優先順位の高い方のデータ信号１本を出力信号とし
て出力可能な３入力マルチプレクサ回路で実現した場合
の具体的な例である。

【００３７】本実施例では、制御信号の論理の真値と反
転値とを生成する反転論理生成回路ブロックと、上述し
た制御信号に呼応して制御信号が２本ともアクティブ状
態でも、データ信号の１本だけを選択する優先順位付き
選択回路ブロックと、選択したデータを出力する出力回
路ブロックとで構成される。

【００３８】まず、優先順位付き選択回路ブロックの内
部構成を説明する。ＰＭＯＳトランジスタ２１１のゲー
トはデータ信号６１１で制御されており、ソースはＰＭ
ＯＳトランジスタ２１２のドレインに接続されており、
かつドレインは内部信号７１３に接続されている。

【００３９】ＰＭＯＳトランジスタ２１２のゲートは内
部信号７１１で制御されており、ソースは高電位電源に
接続されている。

【００４０】ＰＭＯＳトランジスタ２１３のゲートはデ
ータ信号６１２で制御されており、ソースはＰＭＯＳト
ランジスタ２１４のドレインに接続されており、かつド
レインは内部信号７１３に接続されている。

【００４１】ＰＭＯＳトランジスタ２１４のゲートは制
御信号５１１で制御されており、ソースはＰＭＯＳトラ
ンジスタ２１５のドレインに接続されている。

【００４２】ＰＭＯＳトランジスタ２１５のゲートは内
部信号７１２で制御されており、ソースは高電位電源に
接続されている。

【００４３】ＰＭＯＳトランジスタ２１６のゲートはデ
ータ信号６１３で制御されており、ソースはＰＭＯＳト
ランジスタ２１７のドレインに接続されており、かつド
レインは内部信号７１３に接続されている。

【００４４】ＰＭＯＳトランジスタ２１７のゲートは制
御信号５１１で制御されており、ソースはＰＭＯＳトラ
ンジスタ２１８のドレインに接続されている。

【００４５】ＰＭＯＳトランジスタ２１８のゲートは制
御信号５１２で制御されており、ソースは高電位電源に
接続されている。

【００４６】ＮＭＯＳトランジスタ１１１のゲートはデ
ータ信号６１１で制御されており、ソースはＮＭＯＳト
ランジスタ１１２のドレインに接続されており、かつド
レインは内部信号７１３に接続されている。

【００４７】ＮＭＯＳトランジスタ１１２のゲートは制
御信号５１１で制御されており、ソースは低電位電源で
あるＧＮＤに接続されている。

【００４８】ＮＭＯＳトランジスタ１１３のゲートはデ
ータ信号６１２で制御されており、ソースはＮＭＯＳト
ランジスタ１１４のドレインに接続されており、かつド
レインは内部信号７１３に接続されている。

【００４９】ＮＭＯＳトランジスタ１１４のゲートは内
部信号７１１で制御されており、ソースはＮＭＯＳトラ
ンジスタ１１５のドレインに接続されている。

【００５０】ＮＭＯＳトランジスタ１１５のゲートは制
御信号５１２で制御されており、ソースはＧＮＤに接続
されている。

【００５１】ＮＭＯＳトランジスタ１１６のゲートはデ
ータ信号６１３で制御されており、ソースはＮＭＯＳト
ランジスタ１１７のドレインに接続されており、かつド
レインは内部信号７１３に接続されている。

【００５２】ＮＭＯＳトランジスタ１１７のゲートは内
部信号７１１で制御されており、ソースはＮＭＯＳトラ
ンジスタ１１８のドレインに接続されている。

【００５３】ＮＭＯＳトランジスタ１１８のゲートは内
部信号７１２で制御されており、ソースはＧＮＤに接続
されている。

【００５４】ＰＭＯＳトランジスタ２１６とＮＭＯＳト
ランジスタ１１６とによりＣ−ＭＯＳインバータが構成
され、このインバータの入力にデータ信号６１３が印加
されている。また、ＰＭＯＳトランジスタ２１３とＮＭ
ＯＳトランジスタ１１３とによりＣ−ＭＯＳインバータ
が構成され、このインバータの入力にデータ信号６１２
が印加されている。更に、ＰＭＯＳ２トランジスタ１１
とＮＭＯＳトランジスタ１１１とによりＣ−ＭＯＳイン
バータが構成され、このインバータの入力にデータ信号
６１１が印加されている。これ等各インバータ出力が出
力回路ブロックの入力となっている。

【００５５】これ等インバータの電源印加端子と高電位
電源及びＧＮＤとの各間に、スイッチング素子であるＰ
ＭＯＳトランジスタ２１２，２１４，２１５，２１７，
２１８が、またＮＭＯＳトランジスタ１１２，１１４，
１１５，１１７，１１８が夫々直列挿入されており、こ
れ等スイッチング素子を反転論理生成回路ブロックから
の制御信号の真値及び反転値に応じてオンオフ制御し、
結果的に一つのＣ−ＭＯＳインバータのみを活性制御す
るようになっている。

【００５６】次に、反転論理生成回路ブロックの内部構
成を説明する。内部信号７１１は、制御信号５１１に基
づいてＰＭＯＳトランジスタ２１２とＮＭＯＳトランジ
スタ１１４，１１７の導通状態を制御する信号をインバ
ータゲート３１１から出力する。制御信号５１１の論理
値が“１”の場合、ＰＭＯＳトランジスタ２１２が導通
する状態でかつ、ＮＭＯＳトランジスタ１１４，１１７
が遮断する状態のゲート信号“０”をインバータゲート
３１１から出力する。

【００５７】内部信号７１２は、制御信号５１２に基づ
いてＰＭＯＳトランジスタ２１５とＮＭＯＳトランジス
タ１１８の導通状態を制御する信号をインバータゲート
３１２から出力する。制御信号５１２の論理値が“１”
の場合、ＰＭＯＳトランジスタ２１５が導通する状態で
かつ、ＮＭＯＳトランジスタ１１８が遮断する状態のゲ
ート信号“０”をインバータゲート３１２から出力す
る。

【００５８】最後に、出力回路ブロックの内部構成を説
明する。インバータゲート３１３の入力は内部信号７１
３に接続されており、出力は出力信号８１１に接続され
ている。出力信号８１１は内部信号７１３を伝播する。

【００５９】図２は、制御信号５１１，５１２及びデー
タ信号６１１，６１２，６１３の論理値が変化した場合
における、内部信号７１１，７１２，７１３及び出力信
号８１１とを示すタイミング図である。図において、点
線に示される時間位置は、制御信号５１１，５１２及び
データ信号６１１，６１２，６１３の論理値がそれぞれ
変化する変化点を示している。

【００６０】図７は、制御信号５１１，５１２及びデー
タ信号６１１，６１２，６１３の論理値における、内部
信号７１１，７１２，７１３及び出力信号８１１との論
理値を示す論理表である。図７において、“−”にて示
される箇所は、論理値が“０”または“１”のどちらで
も可能な状態を示している。

【００６１】本実施例の場合、通常は制御信号５１１の
論理値を“０”、かつ制御信号５１２の論理値を“０”
に設定しておく。内部信号７１１，７１２の論理値が
“１”となる。ＰＭＯＳトランジスタ２１８，２１７と
ＮＭＯＳトランジスタ１１７，１１８は導通状態とな
る。ＰＭＯＳトランジスタ２１２，２１５とＮＭＯＳト
ランジスタ１１２，１１５は遮断状態となる。

【００６２】このときＰＭＯＳトランジスタ２１６のソ
ースの論理値が“１”になり、ＮＭＯＳトランジスタ１
１６のソースの論理値“０”になり、ＰＭＯＳトランジ
スタ２１１，２１３のソースとＮＭＯＳトランジスタ１
１１，１１３のソースは電気的に遮断された状態であ
る。

【００６３】データ信号６１３の論理値が“０”場合、
ＰＭＯＳトランジスタ２１６が導通状態となり、内部信
号７１３が論理値“１”となる。このとき内部信号７１
３に接続されたインバータゲート３１３の出力信号８１
１は論理値“０”を出力する。 データ信号６１３の論
理値が“１”場合、ＮＭＯＳトランジスタ１１６が導通
状態となり、内部信号７１３が論理値“０”となる。こ
のとき内部信号７１３に接続されたインバータゲート３
１３の出力信号８１１は論理値“１”を出力する。この
とき制御信号５１２の論理値に依存せず、優先的にデー
タ信号６１３のみ出力信号８１１に伝播する。

【００６４】データ信号６１１の信号を出力信号８１１
に出力したい場合には、制御信号５１１の論理値を
“１”に設定すればよい。すると内部信号７１１の論理
値が“０”となる。ＰＭＯＳトランジスタ２１２とＮＭ
ＯＳトランジスタ１１２は導通状態となる。ＰＭＯＳト
ランジスタ２１４，２１７とＮＭＯＳトランジスタ１１
４，１１７は遮断状態となる。

【００６５】このときＰＭＯＳトランジスタ２１１のソ
ースの論理値が“１”になり、ＮＭＯＳトランジスタ１
１１のソースの論理値“０”になり、ＰＭＯＳトランジ
スタ２１３，２１６のソースとＮＭＯＳトランジスタ１
１３，１１６のソースは電気的に遮断された状態であ
る。

【００６６】データ信号６１１の論理値が“０”場合、
ＰＭＯＳトランジスタ２１１が導通状態となり、内部信
号７１３が論理値“１”となる。このとき内部信号７１
３に接続されたインバータゲート３１３の出力信号８１
１は論理値“０”を出力する。

【００６７】データ信号６１１の論理値が“１”場合、
ＮＭＯＳトランジスタ１１１が導通状態となり、内部信
号７１３が論理値“０”となる。このとき内部信号７１
３に接続されたインバータゲート３１３の出力信号８１
１は論理値“１”を出力する。このときデータ信号６１
１のみ出力信号８１１に伝播する。

【００６８】データ信号６１２の信号を出力信号８１１
に出力したい場合には、制御信号５１１の論理値を
“０”、制御信号５１２の論理値を“１”に設定すれば
よい。すると内部信号７１１の論理値が“１”、内部信
号７１２の論理値が“０”となる。ＰＭＯＳトランジス
タ２１４，２１５とＮＭＯＳトランジスタ１１４，１１
５は導通状態となる。ＰＭＯＳトランジスタ２１２，２
１８とＮＭＯＳトランジスタ１１２，１１８は遮断状態
となる。

【００６９】このときＰＭＯＳトランジスタ２１３のソ
ースの論理値が“１”になり、ＮＭＯＳトランジスタ１
１３のソースの論理値“０”になり、ＰＭＯＳトランジ
スタ２１１，２１６のソースとＮＭＯＳトランジスタ１
１１，１１６のソースは電気的に遮断された状態であ
る。

【００７０】データ信号６１２の論理値が“０”場合、
ＰＭＯＳトランジスタ２１３が導通状態となり、内部信
号７１３が論理値“１”となる。このとき内部信号７１
３に接続されたインバータゲート３１３の出力信号８１
１は論理値“０”を出力する。

【００７１】データ信号６１２の論理値が“１”場合、
ＮＭＯＳトランジスタ１１３が導通状態となり、内部信
号７１３が論理値“０”となる。このとき内部信号７１
３に接続されたインバータゲート３１３の出力信号８１
１は論理値“１”を出力する。このときデータ信号６１
２のみ出力信号８１１に伝播する。

【００７２】以上の機能により、２本の制御信号によ
り、制御信号が２本ともアクティブ状態（データ選択状
態）でも、３本のデータ信号の内、優先順位の高い方の
データ信号１本を出力信号として出力することが容易に
でき、３入力マルチプレクサ回路でさえ２２トランジス
タで構成することが可能である。

【００７３】図３は本発明の実施例２のブロック図であ
り、３本の制御信号により、制御信号が３本ともアクテ
ィブ状態（データ選択状態）でも、４本のデータ信号の
内、優先順位の高い方のデータ信号１本を出力信号とし
て出力可能な４入力マルチプレクサ回路に適応した場合
の具体的な例である。

【００７４】本実施例では、制御信号の論理の反転信号
を生成する反転論理生成回路ブロックと、上述した制御
信号に呼応して制御信号が３本ともアクティブ状態で
も、データ信号の１本だけを選択する優先順位付き選択
回路ブロックと、選択したデータを出力する出力回路ブ
ロックとで構成される。

【００７５】制御信号５２１，５２２，５２３の論理値
が“０”の場合、ＰＭＯＳトランジスタ２２２，２２
５，２２９及びＮＭＯＳトランジスタ１２２，１２５，
１２９が電気的に遮断状態になりかつ、ＰＭＯＳトラン
ジスタ２３１，２３２，２３３とＮＭＯＳトランジスタ
１３１，１３２，１３３が電気的に導通状態になるた
め、データ信号６２４が出力信号８２１に伝播する。

【００７６】制御信号５２１の論理値が“１”の場合、
ＰＭＯＳトランジスタ２２４，２２７，２３１及びＮＭ
ＯＳトランジスタ１２４，１２７，１３１が電気的に遮
断状態になりかつ、ＰＭＯＳトランジスタ２２２とＮＭ
ＯＳトランジスタ１２２が電気的に導通状態になるた
め、制御信号５２２，５２３の論理値に依存なく優先的
にデータ信号６２１が出力信号８２１に伝播する。

【００７７】制御信号５２１の論理値が“０”かつ制御
信号５２２の論理値が“１”の場合、ＰＭＯＳトランジ
スタ２２２，２２８，２３２及びＮＭＯＳトランジスタ
１２２，１２８，１３２が電気的に遮断状態になりか
つ、ＰＭＯＳトランジスタ２２４，２２５とＮＭＯＳト
ランジスタ１２４，１２５が電気的に導通状態になるた
め、制御信号５２３の論理値に依存なく優先的にデータ
信号６２２が出力信号８２１に伝播する。

【００７８】制御信号５２１，５２２の論理値が“０”
かつ制御信号５２３の論理値が“１”の場合、ＰＭＯＳ
トランジスタ２２２，２２５，２３３及びＮＭＯＳトラ
ンジスタ１２２，１２５，１３３が電気的に遮断状態に
なりかつ、ＰＭＯＳトランジスタ２２７，２２８，２２
９とＮＭＯＳトランジスタ１２７，１２８，１２９が電
気的に導通状態になるため、データ信号６２２が出力信
号８２１に伝播する。

【００７９】以上の機能により、３本の制御信号によ
り、制御信号が３本ともアクティブ状態（データ選択状
態）でも、４本のデータ信号のうち優先順位の高い方の
データ信号１本を出力信号として導出することができ、
４入力マルチプレクサ回路であっても３４トランジスタ
で実現できることになる。

【００８０】

【発明の効果】以上述べた様に、本発明によれば、トラ
ンジスタの個数が少なくても従来と同一の機能を有する
マルチプレクサが実現できるので、小型化、低価格化が
可能になるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例の回路図である。

【図２】図１の回路の動作例を示すタイムチャートであ
る。

【図３】本発明の他の実施例の回路図である。

【図４】従来の３入力マルチプレクサの回路図である。

【図５】図４の回路の動作例を示すタイムチャートであ
る。

【図６】従来の４入力マルチプレクサの回路図である。

【図７】本発明の一実施例の入出力真理値表である。

【図８】従来の３入力マルチプレクサの真理値表であ
る。

【符号の説明】

１１１〜１１８ ＮＭＯＳトランジスタ（スイッチング
素子） ２１１〜２１８ ＰＭＯＳトランジスタ（スイッチング
素子） ３１１〜３１３ インバータゲート

Claims (3)

【特許請求の範囲】
1. 【請求項１】 複数の制御信号の論理値の組合せに応じ
   て複数の論理入力信号を択一的に導出するマルチプレク
   サ回路であって、前記制御信号の各々の真値及び反転値
   を生成する手段と、前記論理入力信号の各々に夫々対応
   して設けられ対応論理入力信号を入力とする複数の反転
   手段と、前記反転手段の各々の活性状態を前記真値及び
   反転値に応じて制御する制御手段と、前記反転手段の各
   々の出力を反転して選択信号出力として導出する出力手
   段とを含むことを特徴とするマルチプレクサ回路。
2. 【請求項２】 前記反転手段の各々はインバータ構成で
   あり、前記制御手段は、前記インバータの電源端子と高
   電源電位及び低電源電位との間に夫々直列挿入され前記
   真値及び反転値に応じてオンオフ制御されるスイッチン
   グ素子を有することを特徴とする請求項１記載のマルチ
   プレクサ回路。
3. 【請求項３】 前記インバータはＣ−ＭＯＳ構成であ
   り、前記スイッチング素子のうち前記電源端子と前記高
   電源電位との間に挿入された素子は、ＰチャンネルＭＯ
   Ｓトランジスタであり、前記電源端子と前記低電源電位
   との間に挿入された素子は、ＮチャンネルＭＯＳトラン
   ジスタであることを特徴とする請求項２記載のマルチプ
   レクサ回路。