KR960002329B1 - 오픈 드레인 출력버퍼회로 - Google Patents

Abstract

내용 없음.

Description

오픈 드레인 출력버퍼회로

제1도는 종래의 액티브 로우일 경우 오픈 드레인 로직회로도.

제2도의 (a)와 (b)는 제1도의 출력파형도.

제3도는 종래의 액티브 하이일 경우 오픈 드레인 로직회로도.

제4도의 (a)와 (b)는 제3도의 출력파형도.

제5도는 본 발명의 오픈 드레인 출력버퍼회로도.

제6도의 (a) 내지 (h)는 제5도의 액티브 로우일 경우 동작파형도.

제7도의 (a) 내지 (h)는 제5도의 액티브 하이일 경우 동작파형도.

* 도면의 주요부분에 대한 부호의 설명

11 : 지연부 12 : 멀티플렉서

13,14 : 제1,2논리조합부 15,16 : 출력버퍼부

본 발명은 오픈 드레인 출력버퍼에 관한 것으로, 특히 에스씨에스아이(SCSI : Small Computer System Interfase) 버스에서 사용되는 입출력 버퍼들은 오픈 드레인 양방향성 입출력 버퍼가 사용되는데 점차적으로 에스씨에스아이 버스가 고속 전송시에 사용되는 경향임으로 긴 상승시간을 제거하여 고속의 신호전달이 필요한 곳에 사용하는데 적당하도록 한 오픈 드레인 출력버퍼회로에 관한 것이다.

종래의 오픈 드레인 로직회로는 첨부된 도면 제1도 및 제3도에 도시된 바와같이, 액티브 로우일 경우는 입력신호(DI1)는 인버터(I1)를 통해 소오스단이 접지된 엔모스 트랜지스터(NM1)의 게이트에 인가되고 그의 드레인단에는 풀업저항(R1)을 거쳐 전원전압(VDD)이 인가되어 출력(DO1)하는 제1출력버퍼부(1A)와, 입력신호(DI1N)가 인버터(I1N)를 통해 소오스단이 접지된 엔모스 트랜지스터(NM1N)의 게이트에 인가되고 그의 드레인단에는 상기 풀업저항(R1)을 거쳐 전원전압(VDD)이 인가되어 출력(DO1)하는 제1N출력버퍼부(1N)로 구성되고, 액티브 하이일 경우는 입력신호(DI2)가 인버터(I2)를 통해 소오스단에 전원전압(VDD)이 인가되는 피모스 트랜지스터(PM2)의 게이트에 인가되고 그의 드레인단은 접지된 저항(R2)을 거쳐 출력(DO2)하는 제2출력버퍼부(2A), 입력신호(DI2N)가 인버터(I2N)를 통해 소오스단에 전원전압(VDD)이 인가되는 피모스 트랜지스터(PM2N)의 게이트에 인가되고 그의 드레인단은 접지된 저항(R2)을 거쳐 출력(DO2)하는 제2N출력버퍼부(2N)로 구성된다.

이와같이 구성된 종래의 오픈 드레인 로직회로는 어떤 한 신호를 발생하는 소스가 다수인 경우에 일반적으로 와이어드 앤드 로직을 사용하게 되고 그 와이어드 앤드 로직을 실질적으로 구현할 때에 엔모스 또는 씨모스 로직인 경우에 제1도와 제3도와 같이 오픈 드레인 로직으로 구현된다.

먼저 제1도는 액티브 로우인 경우로써 제2도의 (a)에서와 같이 입력신호(DI1-DI1N)중 어느 하나가 하이에서 로우가 되면 인버터(I1-I1N)에 의한 엔모스 트랜지스터(NM1-NM1N)중 하나가 턴온되어 제2도의 (b)에서와 같이 출력(DO1)은 로우가 되고, 여러개의 신호(DI1-DI1N)가 동시에 로우가 되면 각각 대응되는 엔모스 트랜지스터(NM1-NM1N)가 턴온되어 출력(DO1)은 역시 로우가 된다.

그리고 상기 입력신호(DI1)가 로우에서 하이로 되면 인버터(I1)를 통한 엔모스 트랜지스터(NM1)가 턴오프되어 풀업저항(R1)에 의해 하이의 출력(DO1)을 하게된다.

이와같이 제2도에서 입력신호(DI1)가 하이에서 로우상태로 천이하게 되면 출력(DO1)은 엔모스 트랜지스터(NM1)의 턴온시 저항(R1)에 의해 (1)부분과 같이 급격하게 로우가 되고, 상기 입력신호(DI1)가 로우에서 하이상태로 천이하게 되면 상기 출력(DO1)은 상기 저항(R1)에 의해 (2)부분과 같이 하이상태로 서서히 상승하게 되고, 이때 상기 저항(R1)의 값에 따라 상승시간이 달라지는데 상기 저항(R1)값이 적은 것을 사용하게 되면 상승시간이 짧게 되나 상기 저항(R1)을 통해서 흐르는 전류의 값이 커지게 되어 누설전류가 크게 된다. 따라서 적은 저항값을 사용할 수 없으므로 상승시간이 길어지는 단점이 있다.

한편 제3도는 액티브 하이인 경우로써 제4도의 (a)에서와 같이 입력신호(DI2-DI2N)중 어느 하나가 로우에서 하이가 되면 인버터(I2-I2N)에 의한 피모스 트랜지스터(PM2-PM2N)중 하나가 턴오프되어 제4도의 (b)에서와 같이 출력(DO2)은 하이가 되고, 여러개의 신호(DI2-DI2N)가 동시에 하이가 되면 각각 대응되는 피모스 트랜지스터(PM2-PM2N)가 턴오프되어 출력(DO2)은 역시 하이가 된다.

그리고 상기 입력신호(DI2)가 하이에서 로우로 되면 인버터(I2)를 통한 피모스 트랜지스터(PM2)가 턴온되어 저항(R2)에 의해 로우의 출력(DO2)을 하게된다.

이와같이 제4도에서 입력신호(DI2)가 로우에서 하이상태로 천이하게 되면 출력(DO2)은 피모스 트랜지스터(PM2)의 턴오프시 저항(R2)에 의해 (3)부분과 같이 급격하게 하이가 되고, 상기 입력신호(DI2)가 하이에서 로우상태로 천이하게 되면 상기 출력(DO2)은 상기 저항(R2)에 의해 (4)부분과 같이 로우상태로 서서히 하강하게 된다.

그러나 이와같은 오픈 드레인 로직회로는 액티브 로우신호인 경우에 풀업저항값을 적게 하면 누설전류가 많아져서 파우어 소모가 많아지고, 저항값을 크게 하면 누설전류가 적어져서 파우어 소모가 적어지나 상승시간이 길어지는 문제점이 있었다.

본 발명은 이와같은 종래의 문제점을 감안하여 풀다운 트랜지스터에 대응하는 풀업 트랜지스터를 가지고 지연소자를 사용하여 천이시간 동안에 풀업 트랜지스터를 턴온상태로 하고, 지연소자를 여러개 두어 외부에서 선택신호를 가지고 선택하여 외부신호에 의해 액티브 로우 또는 액티브 하이상태로 변환 가능하므로, 에스씨에스아이 버스에서 사용되는 입출력 버퍼들은 오픈 드레인 양방향성 입출력 버퍼가 사용되는데 점차적으로 에스씨에스아이 버스가 고속 전송시에 사용되는 경향임으로 긴 상승시간을 제거하여 고속의 신호전달이 필요한 곳에 사용하도록 한 오픈 드레인 출력버퍼회로를 창안한 것으로, 이하 본 발명을 첨부한 도면에 의거하여 상세히 설명하면 다음과 같다.

제5도는 본 발명의 오픈 드레인 출력버퍼 회로도로서 이에 도시한 바와같이, 입력신호(DIN)를 반전시켜 출력하는 인버터(I11)와, 상기 인버터(I11)의 출력을 제1-제4 지연소자에 의해 순차적으로 지연시켜 출력(DU1-DU4)하는 지연부(11)와, 상기 지연부(11)에서 지연된 출력(DU1-DU4)을 입력(I1-I4)으로 하여 선택단자(S0,S1)의 지연시간 선택신호(D0,D1)에 의해 입력신호(I1-I4)중 한 신호를 선택하여 출력(Z,ZN)하는 멀티플렉서(12)와, 인버터(I12)를 통한 액티브 선택신호(SEL)와 상기 멀티플렉서(12)의 반전출력(ZN)을 낸드게이트(ND11)에서 부정 논리곱한 후 인버터(I13)를 통해 출력하는 제1논리조합부(13)와, 상기 액티브 선택신호(SEL)와 인버터(I14)를 통한 상기 멀티플렉서(12)의 반전출력(ZN)을 낸드게이트(ND12)에 의해 부정 논리곱하여 출력하는 제2논리조합부(14)와, 상기 인버터(I11)의 출력과 상기 제1논리조합부(13)의 출력을 노아게이트(NR11) 및 인버터(I15)를 통해 소오스단에 전원전압(VDD)이 인가되는 피모스 트랜지스터(PM)의 게이트에 인가하여 그의 드레인단을 통해 출력하는 제1출력버퍼부(15)와, 상기 인버터(I11)의 출력과 상기 제2논리조합부(14)의 출력을 낸드게이트(ND13) 및 인버터(I16)를 통해 소오스단이 접지된 앤모스 트랜지스터(NM)의 게이트에 인가하여 그의 드레인단을 통해 출력하는 제2출력버퍼부(16)로 구성한다.

이와같이 구성된 본 발명의 작용, 효과를 제5도 내지 제7도를 참조하여 상세히 설명하면 다음과 같다.

먼저 제6도의 파형도에서 액티브 로우일 경우 제6도의 (a)에서와 같이 액티브 선택신호(SEL)가 로우 상태가 되면 출력버퍼는 액티브 로우를 위한 버퍼로 선택된다.

즉 제6도의 (b)에서와 같이 입력신호(DIN)가 초기상태에 하이이면 인버터(I11)의 출력(A)은 제6도의 (c)에서와 같이 로우상태가 되고 지연부(11)에 의한 멀티플렉서(12)의 출력(ZN)은 제6도의 (d)에서와 같이 하이상태의 출력(B)이 된다. 또한 제1논리조합부(13)에서는 로우레벨의 선택신호(SEL)를 인버터(I12)를 통해 낸드게이트(ND11)의 일측 입력하고 상기 멀티플렉서(12)의 하이레벨의 출력(ZN)을 상기 낸드게이트(ND11)의 타측 입력하여 상기 낸드게이트(ND11)의 로우레벨의 출력을 인버터(I13)에 입력하므로 제6도의 (e)에서와 같이 하이상태의 출력(C)이 되고, 제2논리조합부(14)에서는 상기 멀티플렉서(12)의 하이레벨 출력(ZN)을 인버터(I14)를 통해 낸드게이트(ND12)의 일측 입력하고 상기 로우레벨의 선택신호(SEL)를 상기 낸드게이트(ND12)의 타측 입력하여 상기 낸드게이트(ND12)의 출력(D)이 제6도의 (f)에서와 같이 하이상태가 된다.

그리고 제1출력버퍼부(15)는 상기 제1논리조합부(13)의 하이레벨의 출력(C)과 상기 인버터(I11)의 로우레벨의 출력(A)을 노아게이트(NR11)에서 노아링한 후 인버터(I15)를 통해 제6도의 (g)에서와 같이 하이상태의 출력(E)이 되므로 피모스 트랜지스터(PM)는 오프상태가 되고, 제2출력버퍼부(16)는 상기 제2논리조합부(14)의 하이레벨의 출력(C)과 상기 인버터(I11)의 로우레벨의 출력(A)을 낸드게이트(ND13)에서 낸드화시킨 후 인버터(I16)를 통해 제6도의 (h)에서와 같이 로우상태의 출력(F)이 되므로 엔모스 트랜지스터(NM)는 오프상태가 되므로, 최종 출력단(DOUT)에는 내부에서 인가되는 전류가 없어서 외부의 풀업저항에 의해 하이상태가 결정된다.

한편 상기 입력신호(DIN)가 하이에서 로우상태로 변하게 되면 상기 인버터(I11)의 출력(A)은 하이상태가 되고 상기 멀티플렉서(12)의 출력(B)은 지연시간 선택신호(D0,D1)에 의해 상기 지연부(11)의 제1-제4지연소자중에서 선택된 지연신호 만큼 지연된 후 로우상태가 되며, 상기 제1논리조합부(13)의 출력(C)은 상기 멀티플렉서(12)의 출력신호(B)가 상기 낸드게이트(ND11) 및 인버터(I13)를 통해 소정시간 동안 지연된 후에 로우상태로 출력되므로, 출력(E)은 상기 인버터(I11)의 출력신호(A)에 의해 하이상태가 되어 상기 피모스 트랜지스터(PM)는 계속 턴오프 상태를 유지한다.

그리고 제2논리조합부(14)의 출력(D)은 입력되는 선택신호(SEL)에 의해 계속 하이상태를 유지하여 출력(F)은 상기 인버터(I11),(I16) 및 낸드게이트(ND13)의 지연시간 후에 하이상태가 되므로 상기 엔모스 트랜지스터(NM)는 턴온상태가 되어 상기 최종 출력단(DOUT)은 로우상태가 된다.

또한 입력신호(DIN)가 로우상태에서 하이상태로 변하게 되면 상기 인버터(I11)의 출력(A)은 로우상태가 되고 멀티플렉서(12)의 출력(B)은 지연시간 선택신호(D0,D1)에 의해 선택된 지연시간 후에 하이상태가 된다.

즉 상기 멀티플렉서(12)의 출력(B)에 지연시간은 입력신호(D0,D1)에 의해 선택되는데, D1=0, D0=0이면 I11+DU1+MUX 지연시간의 합이고, D1=0, D0=1이면 I11+DU1+DU2+MUX이고, D1=1, D0=0이면 I11+DU1+DU2++DU3+MUX이며, D1=1, D0=1이면 I11+DU1+DU2+DU3+DU4+MUX의 지연시간의 합이다.

그리고 제1논리조합부(13)의 출력(C)은 상기 멀티플렉서(12)의 출력(B)이 ND11+I13의 지연시간 후에 하이상태가 되고 출력(E)은 입력신호(DIN)가 하이상태가 되면 I11+NR11+I15의 지연시간 후에 로우상태가 되므로, 피모스 트랜지스터(PM)가 턴온되어 상기 피모스 트랜지스터(PM)를 통하여 전류가 흘러 출력단(DOUT)은 급격히 하이상태로 올리며, 상기 출력(E)은 입력신호(DIN)가 상기 멀티플렉서(12)의 출력(B) 지연시간+ND11+I13+NR11+I15 지연시간 후에 하이상태가 되어 상기 피모스 트랜지스터(PM)가 턴오프된다.

따라서 상기 트랜지스터(PM)의 턴온시간은 선택된 지연소자시간+MUX+ND11+I13의 지연시간 동안이다.

제2논리조합부(14)의 출력(D)은 계속적으로 하이상태가 되고 출력(F)은 입력신호(DIN)가 I11+ND13+I16의 지연시간 후에 로우상태가 되어 엔모스 트랜지스터(NM)는 턴오프된다.

결론적으로 입력신호(DIN)가 하이상태에서 로우상태로 변하였을때는 종래의 회로와 동일하나 로우상태에서 하이상태로 변하였을때는 상기 피모스 트랜지스터(PM)를 선택가능한 지연시간 동안 턴온시켜서 종래의 문제점을 해결한 것이다.

한편 제7도는 액티브 하이로 사용될 때의 출력파형도로서 제7도의 (a)에서와 같이 액티브 선택신호(SEL)가 하이상태가 되면 출력버퍼는 액티브 하이를 위한 버퍼로 선택된다.

즉 제7도의 (b)에서와 같이 입력신호(DIN)가 초기상태에 로우이면 인버터(I11)의 출력(A)은 제7도의 (c)에서와 같은 하이상태가 되고 멀티플렉서(12)의 출력(ZN)은 제7도의 (d)에서와 같이 로우상태의 출력(B)이 된다. 또한 제1논리조합부(13)에서는 하이레벨의 선택신호(SEL)를 인버터(I12)를 통해 낸드게이트(ND11)의 일측 입력하고, 상기 멀티플렉서(12)의 로우레벨의 출력(B)을 상기 낸드게이트(ND11)의 타측 입력하여 상기 낸드게이트(N11)의 하이레벨의 출력을 인버터(I13)에 입력하므로 제7도의 (e)에서와 같이 로우상태의 출력(C)이 되고, 제2논리조합부(14)에서는 상기 멀티플렉서(12)의 로우레벨 출력(B)을 인버터(I14)를 통해 낸드게이트(ND12)의 일측 입력하고 상기 하이레벨의 선택신호(SEL)를 상기 낸드게이트(ND12)의 타측 입력하여 상기 낸드게이트(ND12)의 출력(D)이 제7도의 (f)에서와 같이 로우상태가 된다.

그리고 제1출력버퍼부(15)는 상기 제1논리조합부(13)의 로우레벨의 출력(C)과 상기 인버터(I11)의 하이레벨의 출력(A)을 노아게이트(OR11)에서 노아링한 후 인버터(I15)를 통해 제7도의 (g)에서와 같이 하이상태의 출력(E)이 되므로 피모스 트랜지스터(PM)는 오프상태가 되고, 제2출력버퍼부(16)는 상기 제2논리조합부(14)의 로우레벨의출력(C)과 상기 인버터(I11)의 하이레벨의 출력(A) 낸드게이트(ND13)에서 낸드화시킨 후 인버터(I16)를 통해 제7도의 (h)에서와 같이 로우상태의 출력(F)이 되므로 엔모스 트랜지스터(NM)는 오프상태가 되므로, 최종 출력단(DOUT)에서는 내부에서 인가되는 전류가 없어서 외부의 풀업 저항에 의해 하이상태가 결정된다.

한편 상기 입력신호(DIN)가 로우에서 하이상태로 변하게 되면 상기 인버터(I11)의 출력(A)은 로우상태가 되고 상기 멀티플렉서(12)의 출력(B)은 지연시간 선택신호(D0,D1)에 의해 상기 지연부(11)의 제1-제4지연소자 중에서 선택된 지연신호 만큼 지연된 후 하이상태가 되며, 상기 제1논리조합부(13)의 출력(C)은 입력되는 선택신호(SEL)에 의해 계속 로우상태로 출력되므로, 출력(E)은 상기 인버터(I11),(I15) 및 낸드게이트(ND11)의 지연시간 후에 로우상태가 되므로 상기 피모스 트랜지스터(PM)는 턴온상태가 되어 상기 최종 출력단(DOUT)은 로우상태가 된다.

그리고 제2논리조합부(14)의 출력(D)은 상기 멀티플렉서(12)의 출력신호(B)가 상기 낸드게이트(ND12) 및 인버터(I14)를 통해 소정시간 동안 지연된 후에 하이상태를 유지하여 출력(F)은 상기 인버터(I11)의 출력신호(A)에 의해 계속 로우상태가 되어 상기 엔모스 트랜지스터(NM)는 턴오프 상태가 된다.

또한 입력신호(NID)가 하이상태에서 로우상태로 변하게 되면 상기 인버터(I11)의 출력(A)은 하이상태가 되고 멀티플렉서(12)의 출력(B)은 지연시간 선택신호(D0,D1)에 의해 선택된 지연시간 후에 하이상태가 된다.

그리고 제1논리조합부(13)의 출력(C)은 계속적으로 로우상태가 되며 출력(E)은 입력신호(DIN)가 로우상태가 되면 I11+NR11+I15의 지연시간 후에 하이상태가 되므로, 피모스 트랜지스터(PM)가 턴오프된다.

제2논리조합부(14)의 출력(D)은 상기 멀티플렉서(12)의 출력(B)이 ND12+I14의 지연시간 후에 로우상태가 되고 출력(F)은 입력신호(DIN)가 I11+ND13+I16의 지연시간 후에 하이상태가 되어 엔모스 트랜지스터(NM)는 턴온되므로, 상기 엔모스 트랜지스터(NM)를 통하여 전류가 흘러 출력단(DOUT)은 급격히 로우상태로 떨어지며, 이때의 상기 출력(F)은 입력신호(DIN)가 상기 멀티플렉서(12)의 출력(B)지연시간+ND12+I14+ND13+I16 지연시간 후에 로우상태가 되어 상기 엔모스 트랜지스터(NM)가 턴오프된다.

따라서 상기 트랜지스터(NM)의 턴온시간은 선택된 지연소자시간+NUX+ND12+I14의 지연시간 동안이다.

이상에서 상세히 설명한 바와같이 본 발명은 풀다운 트랜지스터에 대응하는 풀업 트랜지스터를 가지고 지연소자를 사용하여 천이시간 동안에 풀업 트랜지스터를 턴온상태로 하고, 지연소자를 여러개 두어 외부에서 선택신호를 가지고 선택하여 외부신호에 의해 액티브 로우 또는 액티브 하이상태로 변환 가능하므로, 에스씨에스아이 버스에서 사용되는 입출력 버퍼들은 오픈 드레인 양방향성 입출력 버퍼가 사용되는데 점차적으로 에스씨에스아이 버스가 고속전송시에 사용되는 경향임으로 긴 상승시간을 제거하여 고속의 신호전달이 필요한 곳에 사용가능한 효과가 있다.

Claims (1)

1. 입력신호(DIN)를 반전시켜 출력하는 인버터(I11)와, 상기 인버터(I11)의 출력을 제1-제4 지연소자에 의해 순차적으로 지연시켜 출력(DU1-DU4)하는 지연부(11)와, 상기 지연부(11)에서 지연된 출력(DU1-DU4)을 입력(I1-I4)으로 하여 선택단자(S0,S1)의 지연시간 선택신호(D0,D1)에 의해 입력신호(I1-I4)중 한 신호를 선택하여 출력(Z,ZN)하는 멀티플렉서(12)와, 인버터(I12)를 통한 액티브 선택신호(SEL)와 상기 멀티플렉서(12)의 반전출력(ZN)을 낸드게이트(ND11)및 인버터(I13)를 통해 출력하는 제1논리조합부(13)와, 상기 액티브 선택신호(SEL)와 인버터(I14)를 통한 상기 멀티플렉서(12)의 반전출력(ZN)을 낸드게이트(ND12)를 통해 출력하는 제2논리조합부(14)와, 상기 인버터(I11)의 출력과 상기 제1논리조합부(13)의 출력을 노아게이트(NR11) 및 인버터(I15)를 통해 소오스단에 전원전압(VDD)이 인가되는 피모스 트랜지스터(PM)의 게이트에 인가하여 그의 드레인단을 통해 출력하는 제1출력버퍼부(15)와, 상기 인버터(I11)의 출력과 상기 제2논리조합부(14)의 출력을 낸드게이트(ND13) 및 인버터(I16)를 통해 소오스단이 접지된 앤모스 트랜지스터(NM)의 게이트에 인가하여 그의 드레인단을 통해 출력하는 제2출력버퍼부(16)로 구성함을 특징으로 하는 오픈 드레인 출력버퍼회로.