KR930001208A - 저잡음 데이타 출력 버퍼 - Google Patents
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 종래의 데이타 출력 버퍼의 회로도.
제2도는 제1도의 동작 특성 및 전원에 흐르는 전류의 파형도.
제3도는 본 발명에 의한 데이타 출력 버퍼의 실시예.
제4도는 제3도의 동작 특성 및 전원에 흐르는 전류의 파형도.
Claims (15)
- 메모리셀로부터 독출된 데이타와 출력 이네이블 신호를 각각 2입력으로 하는 제1 및 제2논리회로와, 전원전압단 및 접지전압단 사이에 채널이 직렬 연결된 출력용 제1풀업 트랜지스터 및 제1풀다운 트랜지스터를 구비하고 그 공통단자에 출력라인이 연결된 데이타 출력 버퍼에 있어서, 상기 제1논리회로의 출력단자와 상기 출력용 제1풀업 트랜지스터의 게이트 사이에 연결되고 상기 출력용 제1풀업 트랜지스터가 "턴온"시에 제1 및 제2과정을 갖게 하고 상기 제2과정시에 완전히 "턴온"이 되도록 제어하는 제1제어회로(100)와, 상기 제2논리회로의 출력단자와 상기 출력용 제1풀다운 트랜지스터의 게이트 사이에 연결되고 상기 출력용 제1풀다운 트랜지스터가 "턴온"시에 제1 및 제2과정을 갖게 하고 상기 제2과정시에 완전히 "턴온"이 되도록 제어하는 제2제어회로(200)와, 상기 제1논리회로의 출력단자에 제어단자가 연결되고 상기 전원전압단 및 상기 출력라인 사이에 채널이 연결된 출력용 제2풀업 트랜지스터와, 상기 제2논리회로의 출력단자에 제어단자가 연결되고 상기 접지전압단 및 상기 출력라인 사이에 채널이 연결된 출력용 제2풀다운 트랜지스터를 더 구비함을 특징으로 하는 데이타 출력 버퍼.
- 제1항에 있어서, 상기 제1논리회로의 출력단자와 상기 제2풀업 트랜지스터의 게이트 사이에 2개의 인버터(16)(17)가 직렬로 접속됨을 특징으로 하는 데이타 출력 버퍼.
- 제1항에 있어서, 상기 제2논리회로의 출력단자와 상기 제2풀다운 트랜지스터의 게이트 사이에 3개의 인버터(31)(32)(33)가 직렬로 접속됨을 특징으로 하는 데이타 출력 버퍼.
- 제1항에 있어서, 상기 제1제어회로(100)가, 상기 제1논리회로의 출력단자에 입력단자가 연결된 인버터(18)와, 상기 인버터(18)의 출력이 제1제어 입력으로 연결되고 출력이 상기 접지전압단에 연결된 구동회로(100A)와, 상기 인버터(18)의 출력단자와 상기 출력용 제1풀업 트랜지스터(50)의 제어단 사이에 접속되고 상기 전원전압단 및 상기 제1구동회로(100A)의 입력단 사이에 채널이 연결된 씨모오스 인버터(19, 20)로 이루어짐을 특징으로 하는 데이타 출력 버퍼.
- 제4항에 있어서, 상기 구동회로(100A)가 상기 인버터(18)의 출력단자에 입력단자가 직렬로 접속된 제1 및 제2인버터(21)(22)의 상기 씨모오스 인버터의 엔모오스 트랜지스터(20)의 소오스 단자 및 상기 접지전압단 사이에 채널이 연결되고 상기 제2인버터(22)의 출력단자 및 상기 접지전압단에 각각 엔형 및 피형 제어단자가 접속된 제1전송게이트(23)로 이루어짐을 특징으로 하는 데이타 출력 버퍼.
- 제1항에 있어서, 상기 제2제어회로(200)가, 상기 제2논리회로의 출력이 제1제어 입력으로 연결되고 입력이 상기 전원전압단에 접속된 부하회로(200A)와, 상기 제2논리회로의 출력단자 및 상기 출력용 제1풀다운 트랜지스터(60)의 제어단 사이에 접속되고 상기 부하회로(200A)의 출력단 및 상기 접지전압단 사이에 채널이 연결된 씨모오스 인버터(30, 31)로 이루어짐을 특징으로 하는 데이타 출력 버퍼.
- 제6항에 있어서, 상기 부하회로(200A)가, 상기 제2논리회로의 출력단자에 입력단자가 직렬로 접속된 제1, 제2, 제3 및 제4인버터(24)(25)(26)(27)와, 상기 전원전압단과 상기 씨모오스 인버터의 피모오스 트랜지스터(30)의 소오스 사이에 채널이 연결되고 상기 제4인버터(27)의 출력단자에 게이트가 접속된 제1피모오스 트랜지스터(28)와, 상기 전원전압단과 상기 씨모오스 인버터의 피모오스 트랜지스터(30)의 소오스 사이에 채널이 연결되고 상기 씨모오스 인버터의 피모오스 트랜지스터(30)의 소완에 게이트가 접속된 제2피모오스 트랜지스터(29)로 이루어짐을 특징으로 하는 데이타 출력 버퍼.
- 제1항에 있어서, 상기 제2풀업용 트랜지스터가, 피모오스 트랜지스터임을 특징으로 하는 데이타 출력 버퍼.
- 제1항에 있어서, 상기 제2풀다운용 트랜지스터가, 엔모오스 트랜지스터임을 특징으로 하는 데이타 출력 버퍼.
- 전원전압단과 접지전압단 사이에 채널이 직렬로 연결되고 소정의 제어신호에 의하여 동작되는 출력용 제1풀업 트랜지스터 및 제1풀다운 트랜지스터와 그 공통단자에 연결된 출력라인을 구비하는 데이타 출력 버퍼에 있어서, 메모리 셀로부터 독출된 데이타의 반전 신호 및 반전된 출력 이네이블 신호를 입력하는 제1논리회로와, 상기 독출데이타 및 반전된 출력 이네이블 신호를 입력하는 제2논리회로와, 상기 제1논리회로의 출력단자와 상기 출력용 제1풀업 트랜지스터의 게이트 사이에 연결되어 제1동작시 제1출력을 하고 제2동작시 제1 및 제2출력을 하는 제1제어회로(100)와, 상기 제2논리회로의 출력단자와 상기 출력용 제1풀다운 트랜지스터의 게이트 사이에 연결되어 제1동작시 제1 및 제2출력을 하고 제2동작시 제1출력을 하는 제2제어회로(200)와, 상기 제1논리회로의 출력단자에 입력단자가 직렬로 연결되고 짝수개의 인버터로 구성된 지연회로와, 상기 제2논리회로의 출력단자에 입력단자가 직렬로 연결되고 홀수개의 인버터로 구성된 반전회로와, 상기 제1인버터 회로의 출력단자에 게이트가 연결되고 상기 전원전압단 및 상기 출력라인 사이에 채널이 연결된 하나 이상의 제2풀업 트랜지스터와, 상기 제2인버터 회로의 출력단자에 게이트가 연결되고 상기 접지전압단 및 상기 출력라인 사이에 채널이 연결된 하나 이상의 제2풀다운 트랜지스터를 구비함을 특징으로 하는 데이타 출력 버퍼.
- 제10항에 있어서, 제1논리회로가, 상기 메모리셀로부터 독출된 데이타의 반전신호 및 반전된 출력 이네이블 신호를 입력하는 노아게이트(12)와 상기 노아게이트(12)의 출력단자에 입력단자가 접속된 인버터(13)로 이루어진 오아회로임을 특징으로 하는 데이타 출력 버퍼.
- 제10항에 있어서, 제2논리회로가, 상기 독출데이타 및 반전된 출력 이네이블 신호를 입력하는 노아게이트(14)와 상기 노아게이트(14)의 출력단자에 입력단자가 접속된 인버터(15)로 이루어진 오아회로임을 특징으로 하는 데이타 출력 버퍼.
- 제10항에 있어서, 상기 제1동작이, 상기 독출데이타의 전위가 TTL레벨 0.8V 이하인 "로우"레벨 상태로 인가될시의 동작임을 특징으로 하는 데이타 출력 버퍼.
- 제10항에 있어서, 상기 제2동작이, 상기 독출데이타의 전위가 TTL레벨 2.4V 이상인 "하이"레벨 상태로 인가될시의 동작임을 특징으로 하는 데이타 출력 버퍼.
- 제10항에 있어서, 상기 제2풀업 트랜지스터 및 제2풀다운 트랜지스터가, 각각 피모오스 트랜지스터 및 엔모오스 트랜지스터로 이루어짐을 특징으로 하는 데이타 출력 버퍼.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910009992A KR940003399B1 (ko) | 1991-06-17 | 1991-06-17 | 저잡음 데이타 출력 버퍼 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910009992A KR940003399B1 (ko) | 1991-06-17 | 1991-06-17 | 저잡음 데이타 출력 버퍼 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR930001208A true KR930001208A (ko) | 1993-01-16 |
| KR940003399B1 KR940003399B1 (ko) | 1994-04-21 |
Family
ID=19315890
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019910009992A KR940003399B1 (ko) | 1991-06-17 | 1991-06-17 | 저잡음 데이타 출력 버퍼 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR940003399B1 (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100295065B1 (ko) * | 1997-12-31 | 2001-07-12 | 박종섭 | 반도체메모리장치의출력장치 |
| KR100401493B1 (ko) * | 2000-12-27 | 2003-10-11 | 주식회사 하이닉스반도체 | 피크전류 감쇠회로 |
| KR100422815B1 (ko) * | 1997-06-30 | 2004-05-24 | 주식회사 하이닉스반도체 | 출력 버퍼 장치 |
-
1991
- 1991-06-17 KR KR1019910009992A patent/KR940003399B1/ko not_active IP Right Cessation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100422815B1 (ko) * | 1997-06-30 | 2004-05-24 | 주식회사 하이닉스반도체 | 출력 버퍼 장치 |
| KR100295065B1 (ko) * | 1997-12-31 | 2001-07-12 | 박종섭 | 반도체메모리장치의출력장치 |
| KR100401493B1 (ko) * | 2000-12-27 | 2003-10-11 | 주식회사 하이닉스반도체 | 피크전류 감쇠회로 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR940003399B1 (ko) | 1994-04-21 |
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