KR100253648B1 - 반도체메모리장치의입출력구동회로 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 반도체 메모리 장치의 입출력 구동회로에 관한 것으로서, 출력신호의 출력을 위한 출력노드와; 제 1 입력신호의 위상을 반전시키기 위한 제 1 반전기와; 제 2 입력 신호의 위상을 반전시키기 위한 제 2 반전기와; 상기 제 1 및 제 2 반전기들로부터 각각 인가되는 상기 반전된 제 1 및 제 2 입력 신호들에 응답하여 상기 출력노드로 전원 전압과 접지 전압 중 어느 하나를 공급하기 위한 제 1 구동 회로와; 상기 제 1 입력 신호의 위상을 반전시키기 위한 제 3 반전기와; 상기 제 2 입력 신호의 위상을 반전시키기 위한 제 4 반전기 및; 상기 제 3 및 제 4 반전기들로부터 각각 인가되는 상기 반전된 제 1 및 제 2 입력 신호들에 응답하여 상기 출력노드로 전원 전압과 접지 전압 중 어느 하나를 공급하기 위한 제 2 구동 회로를 포함한다.

Description

반도체 메모리 장치의 입출력 구동회로.(I/O driving circuit of semiconductor memory device)
본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 반도체 메모리 장치의 입출력 구동회로에 관한 것이다.
도 1에는 종래 기술에 따른 반도체 메모리 장치의 입출력 구동회로를 보여주는 회로도가 도시되어 있다.
도 1을 참조하면, 입출력 구동회로는 제 1 반전부(100), 제 2 반전부(110), 제 1 구동부(120), 제 1 지연부(130), 제 2 지연부(140), 그리고 제 2 구동부(150)로 구성되어 있다. 상기 제 1 반전부(100)와 상기 제 2 반전부(110)는 각각 인버터(10, 11)로 이루어졌다. 상기 제 1 구동부(120)는 상기 제 1 반전부(100)와 상기 제 2 반전부(110)의 출력단에 각각 게이트 단자가 연결되고, 전원전압(Vcc)이 인가되는 전원단자(1)와 접지전압(Vss)이 인가되는 접지단자(2) 사이에 직렬 연결된 증가형 p채널 MOS 트랜지스터(12)와 증가형 n채널 MOS 트랜지스터(13)로 이루어졌다. 상기 제 2 구동부(150)는 상기 제 1 지연부(130)와 상기 제 2 지연부(140)의 출력단에 각각 게이트 단자가 연결되고, 상기 전원단자(1)와 상기 접지단자(2) 사이에 직렬 연결된 증가형 p채널 MOS 트랜지스터(18)와 증가형 n채널 MOS 트랜지스터(19)로 이루어졌다.
그리고, 상기 제 2 구동부(150)의 출력단과 상기 제 1 구동부(120)의 출력단은 출력신호(DOUT)가 출력되는 출력단자(3)에 공통 연결되어 있다. 상기 제 1 지연부(130)는 상기 제 1 반전부(100)로부터 출력되는 풀업 신호(PU1)를 소정 신호 지연시킨 후 이에 응답하여 상기 제 2 구동부(150)의 상기 증가형 p채널 MOS 트랜지스터(18)를 제어한다. 상기 제 1 지연부(130)는 직렬 연결된 복수개의 인버터들(14, 15)로 이루어졌다. 상기 제 2 지연부(140)는 상기 제 2 반전부(110)로부터 출력되는 풀다운 신호(PD1)를 소정 시간 지연시킨 후 이에 응답하여 상기 제 2 구동부(150)의 증가형 n채널 MOS 트랜지스터(19)를 제어한다. 그리고, 상기 제 2 지연부(140)는 직렬 연결된 복수개의 인버터들(16, 17)로 이루어졌다.
이와 같이, 구동 능력이 큰 구동회로가 요구될 경우 입출력 구동회로를 상기 제 1 및 제 2 구동부들(120, 150)로 나눠 상기 제 1 구동부(120)에 비해 소정 지연시간을 두고 제 2 구동부(150)를 제어하는 함으로써 파워 노이즈[예를들면, 전원 바운싱(bouncing)]를 방지할 수 있다.
도 2에는 종래 기술에 따른 입출력 구동회로의 출력 파형을 보여주는 도면이 도시되어 있다. 도 1 내지 도 2를 참조하면서, 종래 기술에 따른 동작을 설명하면 다음과 같다.
메모리 셀로부터 논리 '하이' 상태의 데이터를 읽어낼 때 상기 제 1 및 제 2 반전부들(100, 110)로 인가되는 입력 신호들(DOU, DOD)은 모두 논리 '하이' 상태가 된다. 즉, 상기 제 1 반전부(100)를 통해 논리 '로우' 상태의 풀업 신호(PD1)가 출력되며, 이에 따라 제 1 구동부(120)의 증가형 p채널 MOS 트랜지스터(12)가 턴-온된다. 그리고, 상기 풀업 신호(PD1)를 입력받은 상기 제 1 지연부(130)는 소정 지연시간 후 논리 '로우' 상태의 풀업 신호(PU2)를 출력한다. 상기 풀업 신호(PU2)를 입력받은 제 2 구동부(150)의 증가형 p채널 MOS 트랜지스터(18)는 턴-온된다.
반면, 제 2 반전부(110)를 통해 논리 '로우' 상태의 풀다운 신호(PD1)가 출력된다. 상기 풀다운 신호(PD1)에 제어되는 상기 제 1 구동부(120)의 증가형 n채널 MOS 트랜지스터(13)는 턴-오프된다. 그리고, 상기 풀다운 신호(PD1)를 입력받은 상기 제 2 지연부(140)는 소정 지연시간 후 논리 '로우' 상태의 풀다운 신호(PD2)를 출력하며, 이에 따라 상기 제 2 구동부(150)의 증가형 n채널 MOS 트랜지스터(19)가 턴-오프된다. 결국, 출력 신호(DOUT)는 논리 '하이' 상태로 출력된다.
이와 반대로, 메모리 셀로부터 논리 '로우' 상태의 데이터를 읽어낼 때 상기 제 1 및 제 2 반전부들(100, 110)로 인가되는 상기 입력 신호들(DOU, DOD)은 모두 논리 '로우' 상태가 된다. 따라서, 상기 제 1 반전부(100)를 통해 논리 '하이' 상태의 상기 풀업 신호(PU1)가 출력된다. 상기 풀업 신호(PU1)에 제어되는 상기 제 1 구동부(120)의 증가형 p채널 MOS 트랜지스터(12)는 턴-오프된다. 그리고, 상기 풀업 신호(PU1)를 입력받은 상기 제 1 지연부(130)는 소정 지연 시간 후 논리 '하이' 상태의 상기 풀업 신호(PU2)를 출력하며, 이에 따라 상기 제 2 구동부(150)의 증가형 p채널 MOS 트랜지스터(18)가 턴-오프된다.
반면, 상기 제 2 반전부(110)를 통해 논리 '하이' 상태의 풀다운 신호(PD1)가 출력되며, 이에 따라 상기 제 1 구동부(110)의 증가형 n채널 MOS 트랜지스터(13)가 턴-온된다. 그리고, 상기 풀다운 신호(PD1)를 입력받은 상기 제 2 지연부(140)는 소정 지연시간 후 논리 '하이' 상태의 풀다운 신호(PD2)를 출력한다. 상기 풀다운 신호(PD2)에 제어되는 상기 제 2 구동부(150)의 증가형 n채널 MOS 트랜지스터(19)는 턴-온된다. 결국, 출력 신호(DOUT)는 논리 '로우' 상태로 출력된다.
그러나, 상술한 바와 같은 입출력 구동회로에 의하면, 메모리 셀로부터 논리 '하이' 상태의 데이터들을 읽어낼 때 구동회로의 출력신호(DOUT)는 논리 '하이' 상태가 된다. 이때, 제 1 및 제 2 구동부들(120, 150)의 증가형 p채널 MOS 트랜지스터들(12, 18)에 의해, 도 2에 도시된 바와 같이, 전원전압(Vcc)에 바운싱(bouncing)이 발생하게 된다. 또한, 메모리 셀로부터 논리 '로우' 상태의 데이터들을 읽어낼 때 상기 구동회로의 출력신호(DOUT)는 논리 '로우' 상태가 된다. 이 경우, 상기 제 1 및 제 2 구동부들(120, 150)의 증가형 n채널 MOS 트랜지스터들(13, 19)에 의해, 도 2에 도시된 바와 같이, 접지전압(Vss)에 바운싱이 발생하게 된다. 이로 인해, TTL 레벨로 입력되는 신호들의 하이 레벨(VIH) 또는 로우 레벨(VIL)이 전원전압(Vcc) 및 접지전압(Vss)의 바운싱에 직접적인 영향을 받게 된다. 따라서, 파워 바운싱에 의해 TTL 레벨로 입력되는 입력신호들에 대한 정확한 논리 레벨이 이를 입력하는 소정 회로에서 인식할 수 없게 되는 문제점이 생겼다.
따라서 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 구동 능력을 조절함으로써 파워 바운싱을 방지할 수 있는 반도체 메모리 장치의 입출력 구동회로를 제공하는데 있다.
도 1은 종래 기술에 따른 반도체 메모리 장치의 입출력 구동회로를 보여주는 회로도;
도 2는 종래 기술에 따른 출력 파형을 보여주는 도면;
도 3은 본 발명에 따른 반도체 메모리 장치의 입출력 구동회로를 보여주는 회로도,
*도면의 주요 부분에 대한 부호 설명
100, 200 : 제 1 반전부 110, 210 : 제 2 반전부
120, 220 : 제 1 구동부 230 : 제 3 반전부
240 : 제 4 반전부 150, 250 : 제 2 구동부
상술한 바와 같은 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 출력신호의 출력을 위한 출력노드와; 제 1 입력신호의 위상을 반전시키기 위한 제 1 반전 수단과; 제 2 입력 신호의 위상을 반전시키기 위한 제 2 반전 수단과; 상기 제 1 및 제 2 반전 수단들로부터 각각 인가되는 상기 반전된 제 1 및 제 2 입력 신호들에 응답하여 상기 출력노드로 전원 전압과 접지 전압 중 어느 하나를 공급하기 위한 제 1 구동 수단과; 상기 제 1 입력 신호의 위상을 반전시키기 위한 제 3 반전 수단과; 상기 제 2 입력 신호의 위상을 반전시키기 위한 제 4 반전 수단 및; 상기 제 3 및 제 4 반전 수단들로부터 각각 인가되는 상기 반전된 제 1 및 제 2 입력 신호들에 응답하여 상기 출력노드로 전원 전압과 접지 전압 중 어느 하나를 공급하기 위한 제 2 구동수단을 포함한다.
상기 제 3 반전 수단은, 전류 통로 및 상기 제 1 입력 신호에 의해 제어되는 게이트를 가지는 제 1 PMOS 트랜지스터와; 전류 통로 및 상기 제 1 입력 신호에 의해 제어되는 게이트를 가지는 제 1 NMOS 트랜지스터; 그리고 제 1 퓨즈를 포함한다. 상기 제 1 PMOS 및 제 1 NMOS 트랜지스터들 그리고 상기 제 1 퓨즈의 전류 통로들은 전원 전압과 접지 전압 사이에 직렬로 순차적으로 형성된다.
상기 제 4 반전 수단은, 제 2 퓨즈와; 전류 통로 및 상기 제 2 입력 신호에 의해 제어되는 게이트를 가지는 제 2 PMOS 트랜지스터; 그리고 전류 통로 및 상기 제 2 입력 신호에 의해 제어되는 게이트를 가지는 제 2 NMOS 트랜지스터를 포함하고, 상기 제 2 퓨즈, 상기 제제 2 PMOS 및 제 2 NMOS 트랜지스터들의 전류 통로들은 전원 전압과 접지 전압 사이에 직렬로 순차적으로 형성된다.
이와 같은 회로에 의해서, 퓨즈를 이용하여 입출력 구동회로의 구동 능력을 조절함으로써 데이터들이 출력될 때 발생되는 파워 바운싱을 방지할 수 있다.
이하 본 발명의 실시예에 따른 참조도면 도 3에 의거하여 상세히 설명한다.
도 3에 있어서, 도 1 내지 도 2에 도시된 구성요소와 동일한 기능을 갖는 구성요소에 대해서 동일한 참조번호를 병기한다.
도 3에는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 입출력 구동회로를 보여주는 회로도가 도시되어 있다.
도 3을 참조하면, 본 발명에 따른 반도체 메모리 장치의 입출력 구동회로는 제 1 반전부(200), 제 2 반전부(210), 제 1 구동부(220), 제 3 반전부(230), 제 4 반전부(240), 그리고 제 2 구동부(250)로 구성되어 있다. 상기 제 1 반전부(200)와 상기 제 1 반전부(210)는 각각 인버터(20, 21)로 이루어졌다. 상기 제 1 구동부(220)는 직렬 연결된 증가형 p채널 MOS 트랜지스터(22)와 증가형 n채널 MOS 트랜지스터(23)로 이루어지며, 상기 트랜지스터들(22, 23)의 각 게이트 단자는 상기 제 1 반전부(200)와 상기 제 1 반전부(210)의 각 출력단에 연결되어 있다.
상기 제 2 구동부(250)는 직렬 연결된 증가형 p채널 MOS 트랜지스터(30)와 증가형 n채널 MOS 트랜지스터(31)로 이루어지며, 상기 트랜지스터들(30, 31)의 각 게이트 단자는 상기 제 3 반전부(230)와 상기 제 4 반전부(240)의 각 출력단에 연결되어 있다. 상기 제 3 반전부(230)는 직렬 연결된 증가형 p채널 MOS 트랜지스터(24)와 증가형 n채널 MOS 트랜지스터(25), 그리고 상기 증가형 n채널 MOS 트랜지스터(25)의 소오스 단자와 접지전압(Vss)이 인가되는 접지단자(2) 사이에 연결된 제 1 퓨즈(26)로 이루어졌다. 상기 제 4 반전부(240)는 직렬 연결된 증가형 p채널 MOS 트랜지스터(28)와 증가형 n채널 MOS 트랜지스터(29) 그리고 상기 증가형 p채널 MOS 트랜지스터(28)의 소오스 단자와 전원전압(Vcc)이 인가되는 전원단자(1) 사이에 연결된 제 2 퓨즈(27)로 이루어졌다.
이하 도 3을 참조하면서, 본 발명에 따른 동작을 설명하면 다음과 같다.
메모리 셀로부터 논리 '하이' 상태의 데이터를 읽어낼 때 상기 제 1 및 제 2 반전부들(200, 210)로 인가되는 입력 신호들(DOU, DOD)은 모두 논리 '하이' 상태가 된다. 따라서, 상기 제 1 반전부(200)를 통해 논리 '로우' 상태의 풀업 신호(PU1)가 출력되며, 이에 따라 제 1 구동부(220)의 증가형 p채널 MOS 트랜지스터(22)가 턴-온된다. 그리고, 상기 입력 신호(DOU)를 입력받은 상기 제 3 반전부(230)는 소정 지연시간 후 논리 '로우' 상태의 풀업 신호(PU2)를 출력한다. 상기 제 2 구동부(250)의 증가형 p채널 MOS 트랜지스터(30)는 상기 풀업 신호(PU2)에 의해 턴-온된다.
반면, 상기 제 2 반전부(210)를 통해 논리 '로우' 상태의 풀다운 신호(PD1)가 출력되며, 이에 따라 상기 제 1 구동부(220)의 증가형 n채널 MOS 트랜지스터(23)가 턴-오프된다. 그리고, 상기 입력 신호(DOD)를 입력받은 상기 제 4 반전부(240)는 소정 지연 시간 후 논리 '로우' 상태의 풀다운 신호(PD2)를 출력하며, 이에 따라 상기 제 2 구동부(250)의 증가형 n채널 MOS 트랜지스터(31)는 상기 풀다운 신호(PD2)에 의해 턴-오프된다. 결국, 출력 신호(DOUT)는 논리 '하이' 상태로 출력된다.
만약, 상기 제 1 및 제 2 구동부들(220, 250)을 통해 논리 '하이' 상태의 출력 데이터(DOUT)를 구동함에 따라 전원전압(Vcc)에 바운싱이 발생할 경우, 상기 제 3 반전부(230)의 제 1 퓨즈(26)를 커팅하여 준다. 이와 같이, 상기 제 1 퓨즈(26)를 커팅하게 되면 상기 제 1 구동부(220)의 증가형 p채널 MOS 트랜지스터(22)는 턴-온되고 상기 제 2 구동부(250)의 증가형 p채널 MOS 트랜지스터(30)의 게이트 단자는 플로팅 상태가 된다. 결국, 상기 증가형 p채널 MOS 트랜지스터(30)가 턴-오프되어 상기 제 2 구동부(250)는 비활성화(disable)된다. 따라서, 상기 제 1 퓨즈(26)를 통해 입출력 구동회로의 풀업 구동 사이즈(drive size)를 조절함으로써 전원전압(Vcc)에 바운싱이 생기는 것을 방지하게 된다.
이와 반대로, 메모리 셀에서 논리 '로우' 상태의 데이터를 읽어낼 때 상기 제 1 및 제 2 반전부들(200, 210)로 인가되는 상기 입력 신호들(DOU, DOD)은 모두 논리 '로우' 상태가 된다. 따라서, 상기 제 1 반전부(200)를 통해 논리 '하이' 상태의 풀업 신호(PU1)가 출력되며, 이에따라 상기 제 1 구동부(220)의 증가형 p채널 MOS 트랜지스터(22)가 턴-오프된다. 그리고, 상기 입력 신호(DOU)를 입력받은 상기 제 3 반전부(230)는 소정 지연 시간 후 논리 '하이' 상태의 상기 풀업 신호(PU2)를 출력하며, 이에 따라 상기 제 2 구동부(250)의 증가형 p채널 MOS 트랜지스터(30)가 턴-오프된다.
반면, 상기 제 2 반전부(210)를 통해 논리 '하이' 상태의 풀다운 신호(PD1)가 출력되며, 이에따라 상기 제 1 구동부(220)의 증가형 n채널 MOS 트랜지스터(23)가 턴-온된다. 그리고, 상기 입력 신호(DOU)를 입력받은 상기 제 4 반전부(240)는 소정 지연 시간 후 논리 '하이' 상태의 상기 풀다운 신호(PD2)를 출력한다. 상기 제 2 구동부(250)의 증가형 n채널 MOS 트랜지스터(31)는 상기 풀다운 신호(PD2)에 의해 턴-온된다. 결국, 출력신호(DOUT)는 논리 '로우' 상태로 출력된다.
이때, 상기 제 1 및 제 2 구동부들(220, 250)을 통해 논리 '로우' 상태의 출력 데이터(DOUT)를 구동함에 따라 접지전압(Vss)에 바운싱이 발생할 경우, 외부적인 신호를 이용하여 상기 제 4 반전부(240)의 제 2 퓨즈(27)를 커팅한다. 이와 같이, 상기 제 2 퓨즈(27)를 커팅하게 되면 상기 제 1 구동부(220)의 증가형 n채널 MOS 트랜지스터(23)는 턴-온되고 상기 제 2 구동부(250)의 증가형 n채널 MOS 트랜지스터(31)의 게이트 단자는 플로팅 상태가 된다. 이로 인해, 증가형 n채널 MOS 트랜지스터(31)가 턴-오프되어 상기 제 2 구동부(250)는 비활성화된다. 따라서, 상기 제 2 퓨즈(27)를 통해 입출력 구동회로의 풀다운 구동 사이즈를 조절함으로써 접지전압(Vss)에 바운싱이 생기는 것을 방지하게 된다.
상기한 바와같이, 구동회로의 풀업 및 풀다운 사이즈를 조절하기 위해 제 2 구동부를 제어하는 제 3 및 제 4 반전기들에 각각 퓨즈를 구현함으로써 파워 바운싱이 발생할 경우 이를 커팅하게 된다. 이에따라, 제 2 구동부를 비활성화시킴으로써 전체적인 구동회로의 풀업 및 풀다운 사이즈를 조절하게 되어 파워 바운싱(power bouncing)을 방지할 수 있다.

Claims (1)

  1. 출력신호의 출력을 위한 출력노드와; 제 1 입력 신호의 위상을 반전시키기 위한 제 1 반전 수단과; 제 2 입력 신호의 위상을 반전시키기 위한 제 2 반전 수단과; 상기 제 1 및 제 2 반전 수단들로부터 각각 인가되는 상기 반전된 제 1 및 제 2 입력 신호들에 응답하여 상기 출력노드로 전원 전압과 접지 전압 중 어느 하나를 공급하기 위한 제 1 구동 수단과; 상기 제 1 입력 신호의 위상을 반전시키기 위한 제 3 반전 수단과; 상기 제 2 입력 신호의 위상을 반전시키기 위한 제 4 반전 수단 및; 상기 제 3 및 제 4 반전 수단들로부터 각각 인가되는 상기 반전된 제 1 및 제 2 입력 신호들에 응답하여 상기 출력노드로 전원 전압과 접지 전압 중 어느 하나를 공급하기 위한 제 2 구동수단을 포함하되; 상기 제 3 반전 수단은, 전류 통로 및 상기 제 1 입력 신호에 의해 제어되는 게이트를 가지는 제 1 PMOS 트랜지스터와; 전류 통로 및 상기 제 1 입력 신호에 의해 제어되는 게이트를 가지는 제 1 NMOS 트랜지스터; 그리고 제 1 퓨즈를 포함하고, 상기 제 1 PMOS 및 제 1 NMOS 트랜지스터들 그리고 상기 제 1 퓨즈의 전류 통로들은 전원 전압과 접지 전압 사이에 직렬로 순차적으로 형성되고; 상기 제 4 반전 수단은, 제 2 퓨즈와; 전류 통로 및 상기 제 2 입력 신호에 의해 제어되는 게이트를 가지는 제 2 PMOS 트랜지스터; 그리고 전류 통로 및 상기 제 2 입력 신호에 의해 제어되는 게이트를 가지는 제 2 NMOS 트랜지스터를 포함하고, 상기 제 2 퓨즈, 상기 제 2 PMOS 및 제 2 NMOS 트랜지스터들의 전류 통로들은 전원 전압과 접지 전압 사이에 직렬로 순차적으로 형성되는 반도체 메모리 장치의 입출력 구동회로.
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KR100915814B1 (ko) 2007-09-07 2009-09-07 주식회사 하이닉스반도체 반도체 메모리 장치의 데이터 출력 드라이버 제어회로

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