KR100915814B1 - 반도체 메모리 장치의 데이터 출력 드라이버 제어회로 - Google Patents

반도체 메모리 장치의 데이터 출력 드라이버 제어회로 Download PDF

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Abstract

개시된 본 발명은 반도체 메모리 장치의 데이터 출력 드라이버 제어회로로서, 테스트 신호를 각각 입력받고, 퓨즈 커팅 여부에 따라 드라이버 유닛 제어 신호를 각각 출력하는 복수의 제어신호 생성부를 포함하는 드라이버 유닛 제어신호 생성부; 제 1 데이터 신호를 공통으로 입력받고, 상기 드라이버 유닛 제어 신호에 응답하여 각각의 활성화 여부가 제어되어, 상기 제 1 데이터 신호를 드라이빙하여 공통 노드로 출력하는 복수의 드라이버 유닛을 구비하는 제 1 드라이버; 상기 드라이버 유닛 제어신호와 인에이블 신호를 각각 입력받아 제 1 드라이버 제어신호를 출력하는 신호 조합부; 및 제 2 데이터 신호를 공통으로 입력받고, 상기 제 1 드라이버 제어 신호에 응답하여 각각의 활성화 여부가 제어되어, 상기 제 2 데이터 신호를 드라이빙하여 상기 공통 노드로 출력하는 상기 복수의 제 1 드라이버를 구비하는 제 2 드라이버를 포함한다.
출력 드라이버, 4 PAM

Description

반도체 메모리 장치의 데이터 출력 드라이버 제어회로{Circuit for Controlling Data Output Driver of Semiconductor Memory Apparatus}
본 발명은 반도체 메모리 장치로서, 보다 구체적으로는 데이터 출력 드라이버 제어회로에 관한 것이다.
반도체 메모리 장치는 고속 신호의 주파수가 증가되는 추세이다. 이에 따라 시스템을 동작시키는 내부 칩(Chip) 뿐만 아니라 칩과 칩을 연결하는 PCB 상에서의 인터커넥션(Interconnection)에서도 고속 신호가 전송되고 있다. 그러나, 반도체 메모리 장치가 고속화 될수록 주파수 특성이 나빠지게 되어 이를 보상하기 위한 것이 이슈로 대두되고 있다. 이러한 고속 신호 전송에서 발생하는 주파수 손실을 보상하기 위하여 프리 엠파시스 회로를 통한 균등화(Equalization)를 수행한다. 여기서, 균등화(Equalization)라 함은, 고주파와 저주파를 조정해 주는 역할을 하는 것을 의미한다.
도 1은 종래의 데이터 출력 드라이버 제어회로의 회로도를 나타낸 것이다.
종래의 데이터 출력 드라이버 제어회로는 입력에 따라 출력 전압 레벨을 다르게 생성할 수 있는 구조이다.
도 1을 참조하면, 종래의 데이터 출력 드라이버는 제 1 출력 드라이버(100)와 제 2 출력 드라이버(200)를 포함한다. 제 1 출력 드라이버(100)는 상기 제 1 출력 드라이버(100)를 활성화 시키기 위한 제 1 NMOS 트랜지스터(N1), 차동 신호(Data0,Data0_B)를 입력받는 제 2 및 제 3 NMOS 트랜지스터(N2,N3), 및 제 1 및 제 2 저항(R1,R2)을 포함한다. 상기 제 1 NMOS 트랜지스터(N1)는 바이어스 전압(Vbias)을 입력받는 게이트, 접지전압(VSS)단과 연결된 소오스, 및 제 1 노드(S1)와 연결된 드레인을 포함한다. 제 2 NMOS 트랜지스터(N2)는 제 1 데이터 신호(Data0)를 입력받는 게이트, 상기 제 1 노드(S1)와 연결된 소오스, 및 제 2 노드(S2)와 연결된 드레인을 포함한다. 제 3 NMOS 트랜지스터(N3)는 반전된 제 1 데이터 신호(Data0_B)를 입력받는 게이트, 상기 제 1 노드(S1)와 연결된 소오스, 및 제 3 노드(S3)와 연결된 드레인을 포함한다. 상기 제 1 저항(R1)은 전원전압(VDD)단과 제 2 노드(S2) 사이에 연결되고, 상기 제 2 저항(R2)은 전원전압(VDD)단과 제 3 노드(S3) 사이에 연결된다.
제 2 출력 드라이버(200)는 상기 제 2 출력 드라이버(200)를 활성화 시키기 위한 제 4 NMOS 트랜지스터(N4), 차동 신호(Data1,Data1_B)를 입력받는 제 5 및 제 6 NMOS 트랜지스터(N5,N6)를 포함한다. 상기 제 4 NMOS 트랜지스터(N4)는 바이어스 전압(Vbias)을 입력받는 게이트, 접지전압(VSS)단과 연결된 소오스, 및 제 4 노드(S4)와 연결된 드레인을 포함한다. 제 5 NMOS 트랜지스터(N5)는 제 2 데이터 신호(Data1)를 입력받는 게이트, 상기 제 4 노드(S4)와 연결된 소오스, 및 제 2 노드(S2)와 연결된 드레인을 포함한다. 상기 제 6 NMOS 트랜지스터(N6)는 반전된 제 2 데이터 신호(Data1_B)를 입력받는 게이트, 상기 제 4 노드(S4)와 연결된 소오스, 및 제 3 노드(S3)와 연결된 드레인을 포함한다. 상기 제 2 노드(S2)에는 반전된 출력 신호(OUTB)가 출력되고, 상기 제 3 노드(S3)에는 출력 신호(OUT)가 출력된다.
여기서, 바이어스 전압(Vbias)이라 함은 트랜지스터를 사용하는 정전압 회로에서 정상 동작을 하게끔 인가되는 전압을 말한다.
종래의 데이터 출력 드라이버 제어회로는 크기가 서로 다른 전류를 생성하고, 스위칭 하기 위해서 상기 제 1 출력 드라이버(100)의 제 1 내지 제 3 NMOS 트랜지스터(N1~N3)의 사이즈를 상기 제 2 출력 드라이버(200)의 제 4 내지 제 6 NMOS 트랜지스터(N4~N6)의 사이즈와 달리하여 구현하였다.
종래의 데이터 출력 드라이버 제어회로는 상기 제 1 출력 드라이버(100)에 흐르는 전류를 'I'라 하고, 상기 제 2 출력 드라이버(200)에 흐르는 전류를 'nI'라 가정한다.
상기 종래의 데이터 출력 드라이버 제어회로는 상기 제 1 데이터 신호(Data0)와 상기 제 2 데이터 신호(Data1)가 '로우'레벨인 경우, 제 3 NMOS 트랜지스터(N3)와 상기 제 6 NMOS 트랜지스터(N6)를 턴온시킨다. 상기 제 3 노드(S3)의 전류는 상기 제 1 출력 드라이버(100)에 상기 제 3 NMOS 트랜지스터(N3)를 통해 'I'가 배출되고, 상기 제 2 출력 드라이버(200)에 상기 제 6 NMOS 트랜지스터(N6)를 통해 'nI'가 동시에 배출된다.
상기 제 1 데이터 신호(Data0)가 '하이'레벨이고, 상기 제 2 데이터 신호(Data1)가 '로우'레벨인 경우, 상기 제 2 NMOS 트랜지스터(N2)와 상기 제 6 NMOS 트랜지스터(N6)는 턴온된다. 상기 제 2 노드(S2)의 전류는 상기 제 1 출력 드라이버(100)에 상기 제 2 NMOS 트랜지스터(N2)를 통해 'I'가 배출되고, 상기 제 3 노드(S3)의 전류는 상기 제 2 출력 드라이버(200)에 상기 제 6 NMOS 트랜지스터(N6)를 통해 'nI'가 배출된다.
상기 제 1 데이터 신호(Data0)가 '로우'레벨이고, 상기 제 2 데이터 신호(Data1)가 '하이'레벨인 경우, 상기 제 3 NMOS 트랜지스터(N3)와 상기 제 5 NMOS 트랜지스터(N5)는 턴온된다. 상기 제 2 노드(S2)의 전류는 상기 제 2 출력 드라이버(200)에 상기 제 5 NMOS 트랜지스터(N5)를 통해 'nI'가 배출되고, 상기 제 3 노드(S3)의 전류는 상기 제 1 출력 드라이버(100)에 상기 제 3 NMOS 트랜지스터(N3)를 통해 'I'가 배출된다.
상기 제 1 데이터 신호(Data0)가 '하이'레벨이고, 상기 제 2 데이터 신호(Data1)가 '하이'레벨인 경우, 상기 제 2 NMOS 트랜지스터(N2)와 상기 제 5 NMOS 트랜지스터(N5)는 턴온된다. 상기 제 2 노드(S2)의 전류는 상기 제 1 출력 드라이버(100)에 상기 제 2 NMOS 트랜지스터(N2)를 통해 'I'가 배출되고, 상기 제 2 출력 드라이버(200)에 상기 제 5 NMOS 트랜지스터(N5)를 통해 'nI'가 배출된다.
상기 네 가지의 경우에 있어 출력 신호(OUT,OUTB)의 차(예를 들어, OUTB-OUT)를 이용한다면 네 가지의 논리 로직을 표현할 수 있으며, 이러한 논리 표현 방식을 4 PAM(Phase Amplifier Modulation)이라 한다.
상기 반도체 메모리 장치의 데이터 출력 드라이버 제어회로는 상기 제 1 내지 제 3 NMOS 트랜지스터(N1~N3)의 사이즈와 상기 제 4 내지 6 NMOS 트랜지스 터(N4~N6)의 사이즈가 동일하지 않기 때문에 상기 제 2 NMOS 트랜지스터(N2)[또는 제 3 NMOS 트랜지스터(N3)]를 스위칭 할 때와 상기 5 NMOS 트랜지스터(N5)[또는 제 6 NMOS 트랜지스터(N6)]를 스위칭 할 때의 주파수 특성이 변하는 문제점이 있다. 또한, 상기 출력 신호(OUT,OUTB)의 전위 레벨을 가변 시키기 위해서는 제 1 및 제 4 NMOS 트랜지스터(N1,N4)의 게이트 전압을 바꾸어 전류를 제어하게 된다. 그러나, 전류를 바꾸어도, 상기 제 1 출력 드라이버(100)의 제 2 및 제 3 NMOS 트랜지스터(N2,N3), 상기 제 2 출력 드라이버(200)의 제 5 및 제 6 NMOS 트랜지스터(N5,N6)의 사이즈는 고정되어 있으므로 비선형적으로 주파수 특성이 변하는 문제점이 있다.
본 발명은 반도체 메모리 장치의 데이터 출력 드라이버 제어회로로서, 출력 전압의 가변 범위를 확장하여, 주파수 특성 변화를 방지하는데 그 목적이 있다.
본 발명은 반도체 메모리 장치의 데이터 출력 드라이버 제어회로로서, 테스트 신호를 각각 입력받고, 퓨즈 커팅 여부에 따라 드라이버 유닛 제어 신호를 각각 출력하는 복수의 제어신호 생성부를 포함하는 드라이버 유닛 제어신호 생성부; 제 1 데이터 신호를 공통으로 입력받고, 상기 드라이버 유닛 제어 신호에 응답하여 각각의 활성화 여부가 제어되어, 상기 제 1 데이터 신호를 드라이빙하여 공통 노드로 출력하는 복수의 드라이버 유닛을 구비하는 제 1 드라이버; 상기 드라이버 유닛 제어신호와 인에이블 신호를 각각 입력받아 제 1 드라이버 제어신호를 출력하는 신호 조합부; 및 제 2 데이터 신호를 공통으로 입력받고, 상기 제 1 드라이버 제어 신호에 응답하여 각각의 활성화 여부가 제어되어, 상기 제 2 데이터 신호를 드라이빙하여 상기 공통 노드로 출력하는 상기 복수의 제 1 드라이버를 구비하는 제 2 드라이버를 포함한다.
본 발명에 따른 반도체 메모리 장치의 출력 드라이버 제어회로는 출력 전압을 선형적으로 조절하여 주파수 특성 변화를 방지할 수 있는 효과가 있다.
도 2는 본 발명에 따른 데이터 출력 드라이버 제어회로의 블록도를 나타낸 것이다.
도 2를 참조하면, 데이터 출력 드라이버 제어회로는 테스트 신호(TM<0:k>)를 각각 입력받고, 퓨즈 커팅 여부에 따라 드라이버 유닛 제어신호(CTRL<0:k>)를 각각 출력하는 복수의 제어신호 생성부(310_1:310_k)를 구비하는 드라이버 유닛 제어신호 생성부(300), 차동 신호인 제 1 데이터 신호(Data0,Data0_B)를 공통으로 입력받고, 상기 드라이버 유닛 제어 신호(CTRL<0:k>)에 응답하여 각각의 활성화 여부가 제어되어 상기 제 1 데이터 신호(Data0,Data0_B)를 드라이빙하여 상기 공통 노드(Node1,Node2)로 출력하는 복수의 드라이버 유닛(410_1:410_k)을 구비하는 제 1 드라이버(400), 인에이블 신호(EN)와 상기 드라이버 유닛 제어신호(CTRL<0:k>)를 논리 조합하여 제 1 드라이버 제어신호(DRV1_CTRL<0:k>)를 각각 출력하는 신호 조합부(500), 및 차동 신호인 제 2 데이터 신호(Data1,Data1_B)를 입력받고, 상기 제 1 드라이버 제어 신호(DRV1_CTRL<0:k>)에 응답하여 각각의 활성화 여부가 제어되어 상기 제 2 데이터 신호(Data0,Data0_B)를 드라이빙하여 상기 공통 노드(Node1,Node2)로 출력하는 상기 복수 개의 제 1 드라이버(400_1:400_n)를 구비하는 제 2 드라이버(600)를 포함한다. 상기 제 2 드라이버(600)는 상기 제 1 드라이버(400)를 'n'개 구비한 형태이다.
도 3은 도 2에 도시한 제어신호 생성부의 회로도를 나타낸 것이다.
드라이버 유닛 제어신호 생성부(300)는 테스트 신호(TM<0:k>)를 각각 입력받고, 퓨즈 커팅 여부에 따라 드라이버 유닛 제어 신호(CTRL<0:k>)를 각각 출력하는 복수의 제어 신호 생성부(310_1:310:k)를 구비하지만, 예를 들어, 제 1 테스트 신호(TM<0>)를 입력받아 제 1 드라이버 유닛 제어 신호(CTRL<0>)를 생성하는 상기 제 1 제어 신호 생성부(310_1)를 설명하기로 한다.
도 3을 참조하면, 상기 제 1 제어 신호 생성부(310_1)는 제 1 PMOS 트랜지스터(P1), 및 제 1 퓨즈(F1)를 구비한다. 제 1 PMOS 트랜지스터(P1)는 제 1 테스트 신호(TM<0>)를 입력받는 게이트, 전원전압(VDD)단과 연결된 드레인, 및 제 1 퓨즈(F1)와 연결된 소오스를 포함한다. 상기 제 1 퓨즈(F1)는 상기 제 1 PMOS 트랜지스터(P1)와 상기 접지전압(VSS)단 사이에 연결된다.
테스트 동작 시, 제 1 테스트 신호(TM<0>)가 '하이'레벨이면, 상기 제 1 PMOS 트랜지스터(P1)는 턴오프된다. 따라서, 상기 제 1 드라이버 유닛 제어 신호(CTRL<0>)는 '하이'레벨이 된다. 상기 제 1 테스트 신호(TM<0>)가 '로우'레벨이면, 상기 제 1 PMOS 트랜지스터(P1)는 턴온된다. 따라서, 상기 제 1 드라이버 유닛 제어 신호(CTRL<0>)는 '로우'레벨이 된다.
노멀 동작 시, 상기 제 1 테스트 신호(TM<0>)는 접지전압(VSS)단과 연결된다. 상기 제 1 드라이버 유닛 제어 신호(CTRL<0>)는 디폴트 값이 '로우'레벨이 된다. 이때, 상기 제 1 드라이버 유닛 제어 신호(CTRL<0>)를 '하이'레벨로 변환하려면, 상기 제 1 퓨즈(F1)를 커팅하여, 전류가 접지전압(VSS)단으로 배출되는 것을 차단한다. 따라서, 상기 제 1 제어 신호 생성부(310_1)는 상기 제 1 드라이버 유닛 제어 신호(CTRL<0>)의 디폴트 값이 '로우'레벨이 되며, 상기 제 1 퓨즈(F1)를 커팅함으로써 '하이'레벨의 상기 제 1 드라이버 유닛 제어 신호(CTRL<0>)를 출력한다.
도 4는 도 2에 도시한 드라이버 유닛의 회로도를 나타낸 것이다.
상기 제 1 드라이버(400)는 복수의 드라이버 유닛(410_1:410_k)을 구비하지만, 본 발명에서는 예를 들어, 상기 제 1 데이터 신호(Data0,Data0_B)와 제 1 드라이버 유닛 제어 신호(CTRL<0>)를 입력받아 출력 신호(OUT,OUTB)를 출력하는 제 1 드라이버 유닛(410_1)에 대해 설명하기로 한다.
도 4를 참조하면, 상기 제 1 드라이버 유닛(410_1)은 상기 제 1 드라이버 유닛(410_1)을 활성화 하기 위한 제 6 및 제 7 NMOS 트랜지스터(N6,N7), 차동 신호(Data0,Data)_B)를 입력받는 제 8 및 제 9 NMOS 트랜지스터(N8,N9), 및 제 3 저항(R3) 및 제 4 저항(R4)을 포함한다.
상기 제 6 NMOS 트랜지스터(N6)는 바이어스 전압(Vbias)을 입력받는 게이트, 접지전압(VSS)단과 연결된 소오스, 및 드레인을 포함한다. 제 7 NMOS 트랜지스터(N7)는 제 1 드라이버 유닛 제어 신호(CTRL<0>)를 입력받는 게이트, 상기 제 6 NMOS 트랜지스터(N6)의 드레인과 연결된 소오스, 및 제 5 노드(S5)와 연결된 드레인을 포함한다. 제 8 NMOS 트랜지스터(N8)는 제 1 데이터 신호(Data0)를 게이트가 입력받고, 상기 제 5 노드(S5)와 연결된 소오스, 및 제 6 노드(S6)와 연결된 드레인을 포함한다. 제 9 NMOS 트랜지스터(N9)는 반전된 제 1 데이터 신호(Data0_B)를 입력받는 게이트, 상기 제 5 노드(S5)와 연결된 소오스, 및 제 7 노드(S7)와 연결된 드레인을 포함한다. 제 3 저항(R3)은 전원전압(VDD)단과 상기 제 6 노드(S6) 사이에 연결되고, 상기 제 4 저항(R4)은 전원전압(VDD)단과 상기 제 7 노드(S7) 사이에 연결된다. 상기 제 6 노드(S6)에서 반전된 출력 신호(OUTB)를 출력하고, 상기 제 7 노드(S7)에서 출력 신호(OUT)를 출력한다.
여기서, 바이어스 전압(Vbias)이라 함은 트랜지스터를 사용하는 정전압 회로에서 정상 동작을 하게끔 인가되는 전압을 말한다.
상기 바이어스 전압(Vbias)은 상기 제 6 NNMOS 트랜지스터(N6)를 턴온시키고, 상기 제 1 드라이버 유닛 제어 신호(CTRL<0>)는 상기 제 1 드라이버 유닛(410_1)의 활성화 여부를 제어한다. 상기 제 1 드라이버 유닛 제어 신호(CTRL<0>)가 '로우'레벨인 경우, 상기 제 7 NMOS 트랜지스터(N7)는 턴 오프 된다. 따라서, 상기 제 1 드라이버 유닛(410_1)은 비활성화 된다. 상기 제 1 드라이버 유닛 제어 신호(CTRL<0>)가 '하이'레벨인 경우, 상기 제 7 NMOS 트랜지스터(N7)는 턴 온 된다. 따라서, 상기 제 1 드라이버 유닛(410_1)은 활성화 되어 상기 제 1 데이터 신호(Data0,Data0_B)를 드라이빙하여 출력 신호(OUT,OUTB)를 공통 노드(Node1,Node2)로 출력한다. 이와 같이, 주파수 특성에 맞는 전압을 선형적으로 조절하기 위하여 복수의 드라이버 유닛(410_1:410_k)의 활성화 여부를 각각의 드라이버 유닛 제어 신호(CTRL<0:k>)로서 제어할 수 있다.
상기 제 1 드라이버 유닛(410_1)이 활성화 된 상태에서, 상기 제 1 데이터 신호(Data0, Data0_B)의 레벨에 따라 접지전압(VSS)단으로 배출되는 전류를 'I'라 가정한다. 상기 제 1 데이터 신호(Data0)의 전위 레벨이 상기 반전된 제 1 데이터 신호(Data0_B)보다 높을 경우, 상기 제 8 NMOS 트랜지스터(N8)는 턴온되고, 상기 제 9 NMOS 트랜지스터(N9)는 턴오프된다. 상기 제 6 노드(S6)의 전류는 상기 제 8 NMOS 트랜지스터(N8)를 통해 'I'가 배출된다.
상기 제 1 데이터 신호(Data0)의 전위 레벨이 상기 반전된 제 1 데이터 신호(Data0_B)보다 낮은 경우, 상기 제 8 NMOS 트랜지스터(N8)는 턴오프되고, 상기 제 9 NMOS 트랜지스터(N9)는 턴온된다. 상기 제 6 노드(S6)의 전류는 상기 제 8 NMOS 트랜지스터(N8)에 의해 전류의 배출이 차단된다.
상기 제 1 드라이버(400)는 제 1 데이터 신호(Data0,Data0_B)를 공통으로 입력받고, 각각 드라이버 유닛 제어 신호(CTRL<0:k>)를 입력받는 복수의 드라이버 유닛(410_1:410_k)을 구비한다. 여기서, 상기 복수의 드라이버 유닛 제어 신호(CTRL<0:k>)에 각각 응답하여 활성화 되는 상기 복수의 드라이버(410_1:410_k)는 상기 출력 신호(OUT,OUTB)의 전위 레벨을 결정하는 수단으로 사용된다. 즉, 데이터 출력 드라이버 제어회로는 상기 드라이버 유닛(410_1:410_k)의 활성화 여부에 따라 흐르는 전류량의 가변 범위를 결정할 수 있다. 즉, 상기 드라이버 유닛(410_1:410_k)의 활성화 여부에 따라 상기 전류량의 가변 범위가 'I ~ kI' 가 된다. 상기 복수의 드라이버(410_1:410_k)의 활성화 여부에 따라 전류량의 가변 범위가 확장되어, 상기 출력 신호(OUT,OUTB)의 전위 레벨을 선형적으로 제어할 수 있다.
또한, 상기 제 2 드라이버(600)는 제 2 데이터 신호(Data1,Data1_B)를 공통으로 입력받고, 각각 제 1 드라이버 제어신호(DRV1_CTRL<0:n>)를 입력받는 복수의 상기 제 1 드라이버(400)를 구비한다.
상기 제 1 드라이버(400)의 전류량의 가변 범위가'I ~ kI'이다. 상기 제 2 드라이버(600)는 상기와 같은 전류 량의 가변 범위를 가지는 상기 제 1 드라이 버(400)를 'n'개만큼 보유하므로, 상기 제 2 드라이버(600)의 전류량의 가변 범위는 'kI ~ nkI'가 된다.
도 5는 도 2에 도시한 신호 조합부의 회로도를 나타낸 것이다.
도 5를 참조하면, 신호 조합부(500)는 상기 인에이블 신호(EN)를 공통으로 입력받고, 드라이버 유닛 제어 신호(CTRL<0:k>)를 각각 입력받아 제 1 드라이버 제어신호(DRV1_CTRL<0:k>)를 각각 출력한다.
상기 신호 조합부(500)는 상기 제 2 드라이버(600)를 인에이블 시키기 위한 인에이블 신호(EN)를 각각 공통으로 입력받고. 드라이버 유닛 제어신호(CTRL<0:k>)를 각각 입력받는 복수의 낸드 게이트(ND0~NDk), 및 상기 복수의 낸드 게이트(ND0~NDk)의 출력 신호를 반전시켜 제 1 드라이버 제어 신호(DRV1_CTRL<0:k>)를 출력하는 복수의 인버터(IV0~IVk)를 포함한다.
상기 신호 조합부(500)는 낸드 게이트(ND0~NDk)와 인버터(IV0~IVk)로 각각 구성된 복수의 조합부(500_1:500:k)를 구비한다. 예를 들어, 상기 제 1 조합부(500_1)를 설명하면, 상기 제 1 조합부(500_1)는 상기 인에이블 신호(EN)와 제 1 드라이버 유닛 제어 신호(CTRL<0>)를 입력받는 제 1 낸드 게이트(ND0), 및 상기 제 1 낸드 게이트(ND0)의 출력을 입력받아 제 1 드라이버 제어 신호(DRV1_CTRL<0>)를 출력하는 제 1 인버터(IV1)를 포함한다.
상기 인에이블 신호(EN)가 인에이블 되고, 상기 제 1 드라이버 유닛 제어 신호(CTRL<0>)가 인에이블 되면, 상기 제 1 드라이버 제어 신호(DRV1_CTRL<0>)는 인에이블 된다. 반면, 상기 제 1 드라이버 유닛 제어 신호(CTRL<0>)가 디스에이블 되 면, 상기 제 1 드라이버 제어 유닛(DRV1_CTRL<0>) 또한 디스에이블 된다.
상기 신호 조합부(500)는 인에이블 신호(EN)가 '로우'레벨인 경우, 상기 드라이버 유닛 제어 신호(CTRL<0:k>)의 값에 상관없이 상기 제 1 드라이버 제어신호(DRV1_CTRL<0:k>)는 디스에이블 된다. 따라서, 상기 제 2 드라이버(600)는 비활성화 된다. 상기 인에이블 신호(EN)가 '하이'레벨로 인에이블 된 경우, 상기 드라이버 유닛 제어 신호(CTRL<0:k>)의 인에이블 여부에 따라 상기 제 1 드라이버 제어신호(DRV1_CTRL<0:k>)의 인에이블 여부가 결정된다.
종래의 데이터 출력 드라이버 제어회로는 제 1 출력 드라이버(100)와 제 2 출력 드라이버(200)를 구비하고, 출력 전압(이하, 전위 레벨)을 조절하기 위하여 상기 제 2 출력 드라이버(200)를 활성화 시키기 위한 4 MOS 트랜지스터(N4)의 게이트 전압을 조절하였다. 그러나, 이러한 구조에서는 전류의 가변 범위가 작고, 상기 제 2 출력 드라이버(200)에 흐르는 전류량을 선형적으로 조절할 수 없는 문제점이 발생하였다. 그러나, 본 발명에서는 출력 전압을 선형적으로 조절할 수 있는 드라이버 유닛(410_1:410_k)을 복수 개 구비하고, 드라이버 유닛 제어 신호(CTRL<0:k>)를 사용하여 출력 신호(OUT,OUTB)를 제어하였다. 또한, 상기와 같은 복수의 드라이버 유닛(410_1:410_k)을 복수 개 구비하여 출력 전압의 가변 범위를 확장할 수 있고, 원하는 출력 전압을 선형적으로 조절할 수 있다. 예를 들면, 상기 복수의 드라이버 유닛(410_1:410_k) 중 3개의 드라이버 유닛[예를 들어, 410_1,410_2,410_3)]이 활성화 되었다고 가정하면, 상기 제 1 드라이버(400)에 흐르는 전류 량은 '3I'가 된다. 또한, 제 2 드라이버(600)의 상기 제 1 드라이버(400_1:400_n)가 5개가 활성화 되었다고 가정하면, 상기 제 2 드라이버(600)에 흐르는 전류 량은 '15I'가 된다. 즉, 상기 제 1 드라이버(400)에 흐르는 전류 량이 'I'라면 상기 제 2 드라이버(600)에 흐르는 전류 량은 'nI'가 되고, 상기 제 1 드라이버(400)에 흐르는 전류 량이 'kI'라면, 상기 제 2 드라이버(600)에 흐르는 전류 량은 'nkI'가 된다. 상기와 같이 제 1 드라이버(400) 및 제 2 드라이버(600)에 흐르는 전류 량을 선형적으로 제어할 수 있으며, 그 가변 범위 또한 확장할 수 있다.
또한, 반도체 메모리 장치의 데이터 출력 드라이버 제어회로는 동일한 전류와 동일한 크기의 MOS 트랜지스터를 이용함으로써, 출력 전압에 따른 주파수 특성이 변하지 않아 주파수 특성이 변하는 문제를 방지 할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시할 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 종래의 기술에 따른 반도체 메모리 장치의 데이터 출력 드라이버 제어회로의 회로도,
도 2는 본 발명에 따른 반도체 메모리 장치의 데이터 출력 드라이버 제어회로의 블록도,
도 3은 도 2에 도시한 제어 신호 생성부의 회로도,
도 4는 도 2에 도시한 드라이버 유닛의 회로도, 및
도 5는 도 2에 도시한 신호 조합부의 회로도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 제 1 출력 드라이버 200 : 제 2 출력 드라이버
300 : 드라이버 유닛 제어신호 생성부 310_1 : 제어 신호 생성부
400 : 제 1 드라이버 410_1 : 드라이버 유닛
500 : 신호 조합부 600 : 제 2 드라이버

Claims (4)

  1. 테스트 신호를 각각 입력받고, 퓨즈 커팅 여부에 따라 드라이버 유닛 제어 신호를 각각 출력하는 복수의 제어신호 생성부를 포함하는 드라이버 유닛 제어신호 생성부;
    제 1 데이터 신호를 공통으로 입력받고, 상기 드라이버 유닛 제어 신호에 응답하여 각각의 활성화 여부가 제어되어, 상기 제 1 데이터 신호를 드라이빙하여 공통 노드로 출력하는 복수의 드라이버 유닛을 구비하는 제 1 드라이버;
    상기 드라이버 유닛 제어신호와 인에이블 신호를 각각 입력받아 제 1 드라이버 제어신호를 출력하는 신호 조합부; 및
    제 2 데이터 신호를 공통으로 입력받고, 상기 제 1 드라이버 제어 신호에 응답하여 각각의 활성화 여부가 제어되어, 상기 제 2 데이터 신호를 드라이빙하여 상기 공통 노드로 출력하는 상기 복수의 제 1 드라이버를 구비하는 제 2 드라이버를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 드라이버 제어회로.
  2. 제 1 항에 있어서,
    상기 제 1 데이터 신호는 서로 위상이 반대인 한 쌍의 차동신호인 제 1 입력 신호와 제 2 입력 신호이고,
    상기 복수의 드라이버 유닛 각각은,
    게이트가 상기 제 1 입력 신호를 입력받고, 드레인이 전원단과 연결되며, 소오스가 제 1 노드와 연결된 제 1 NMOS 트랜지스터,
    게이트가 상기 제 2 입력 신호를 입력받고, 드레인이 전원단과 연결되며, 소오스가 상기 제 1 노드와 연결된 제 2 NMOS 트랜지스터,
    게이트가 바이어스 전압을 입력받고, 소오스가 접지단과 연결된 제 3 NMOS 트랜지스터,
    게이트가 상기 제어 신호를 입력받고, 드레인이 상기 제 1 노드와 연결되며, 소오스가 상기 제 3 NMOS 트랜지스터의 드레인과 연결된 제 4 NMOS 트랜지스터,
    전원단과 상기 제 1 NMOS 트랜지스터의 드레인 사이에 연결된 제 1 저항, 및
    전원단과 상기 제 2 NMOS 트랜지스터의 드레인 사이에 연결된 제 2 저항을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 드라이버 제어회로.
  3. 제 1 항에 있어서,
    상기 제 2 드라이버는,
    상기 제 2 데이터 신호는 서로 위상이 반대인 한 쌍의 제 1 입력신호 및 제 2 입력신호이고,
    상기 제 2 데이터 출력 드라이버의 복수의 드라이버 각각은,
    게이트가 상기 제 1 입력 신호를 입력받고, 드레인이 전원단과 연결되며, 소오스가 제 1 노드와 연결된 제 1 NMOS 트랜지스터,
    게이트가 상기 제 2 입력 신호를 입력받고, 드레인이 전원단과 연결되며, 소오스가 상기 제 1 노드와 연결된 제 2 NMOS 트랜지스터,
    게이트가 바이어스 전압을 입력받고, 소오스가 접지단과 연결된 제 3 NMOS 트랜지스터,
    게이트가 상기 드라이버 제어 신호를 입력받고, 드레인이 상기 제 1 노드와 연결되고, 소오스가 상기 제 3 NMOS 트랜지스터의 드레인과 연결된 제 4 NMOS 트랜지스터,
    전원단과 상기 제 1 NMOS 트랜지스터의 드레인 사이에 연결된 제 1 저항, 및
    전원단과 상기 제 2 NMOS 트랜지스터의 드레인 사이에 연결된 제 2 저항을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 드라이버 제어회로.
  4. 제 1 항에 있어서,
    상기 복수의 제어 신호 생성부 각각은,
    게이트가 상기 테스트 신호를 입력받고, 소오스가 전원단과 연결되며, 드레인이 접지단과 연결된 제 1 PMOS 트랜지스터, 및
    상기 제 1 PMOS 트랜지스터의 드레인과 접지단 사이에 연결된 퓨즈를 포함하는 것을 특징으로 하는 데이터 출력 드라이버 제어회로.
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