KR100780769B1 - 듀얼 패스 레벨 시프터회로 - Google Patents

듀얼 패스 레벨 시프터회로 Download PDF

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Abstract

본 발명은 제1 입력신호를 소정의 전원레벨로 레벨 시프팅시켜 주는 레벨 시프팅부와; 제 1 제어신호에 응답하여 상기 제1 입력신호를 출력노드로 전달하는 제 1 스위칭부와; 상기 레벨 시프팅부의 출력신호 및 제 2 제어신호에 응답하여 상기 출력노드를 풀-업 구동하는 제2 스위칭부를 포함하는 듀얼 패스 레벨 시프터회로를 제공한다.
듀얼 패스 레벨 시프터회로, 전달 지연

Description

듀얼 패스 레벨 시프터회로{Dual path level shifter}
도 1은 종래의 레벨 시프터회로의 회로도이다.
도 2는 본 발명의 실시예에 따른 듀얼 패스 레벨 시프터회로의 블록도이다.
도 3은 본 발명의 실시예에 따른 듀얼 패스 레벨 시프터회로의 회로도이다.
도 4는 본 발명의 듀얼 패스 레벨 시프터회로의 동작 파형도이다.
도 5는 본 발명과 종래의 레벨 시프터회로에서 입력신호가 상승할 때의 동작 파형도이다.
도 6은 본 발명과 종래의 레벨 시프터회로에서 입력신호가 하강할 때의 동작 파형도이다.
*도면의 주요 부분에 대한 부호의 설명*
10 : 레벨 시프팅부 20 : 제 1 스위칭부
30 : 제 2 스위칭부 TG : 전달 게이트
본 발명은 반도체 소자의 레벨 시프터회로에 관한 것으로서, 보다 구체적으로는 전달 지연(propagation delay)을 감소시킬 수 있는 듀얼 패스 레벨 시프터회로에 관한 것이다.
반도체 소자에서 레벨 시프터회로는 소스 파워의 도메인이 달라지는 바운더리 영역에서 전압레벨을 시프트시켜 준다. 반도체 메모리소자에서 로우(row)계에서는 비트라인 감지증폭기 구동신호를 발생하는 패스에서 전원전압(VDD)을 코어전압(VCORE)레벨로 강압시켜 주거나, 전원전압(VDD)을 고전압(VPP)레벨로 승압시켜 주기 위하여 레벨 시프터를 사용한다. 한편, 파워(power)계에서는 Vpp 오실레이터가 코어전압(VCORE)을 전원전압(VDD)으로 승압시켜 주기 위하여 레벨 시프터를 사용한다.
도 1은 종래의 레벨 시프터회로의 회로도이다. 도 1을 참조하면, 종래의 레벨 시프터회로는 코어전압(VOCRE)레벨을 사용하는 인버터(IV1, IV2) 및 전원전압(VDD)레벨을 사용하는 인버터(IV3 내지 IV5)와, PMOS 트랜지스터(P1, P2) 및 NMOS 트랜지스터(N1, N2)를 구비한다. 여기서, 인버터(IV1)의 출력신호를 제1 입력신호(in1)라고 하고, 인버터(IV1)의 입력신호를 제2 입력신호(in)라고 지칭한다.
종래의 레벨 시프터회로는 제2 입력신호(in)가 로우레벨에서 하이레벨로 천이될 때와 하이레벨에서 로우레벨로 천이할 때 동일한 크로스 커플된 피드백 루프(cross coupled feedback loop)를 거쳐야 한다. 예를 들어, 제2 입력신호(in)가 로우레벨에서 하이레벨로 상승시에는, 즉 제1 입력신호(in1)의 하강시에는, 도 5에 도시된 바와 같이, NMOS 트랜지스터(N2) 및 PMOS 트랜지스터(P1)가 턴-온되고, 인버터(IV3 내지 IV5)를 통해 제1 입력신호(in)에 대하여 레벨 시프트된 출력신호(out12)가 발생한다.
한편, 제2 입력신호(in)가 하이레벨에서 로우레벨로 하강시에는, 즉 제1 입력신호(in1)의 상승시에는 도 6에 도시된 바와 같이, NMOS 트랜지스터(N1) 및 PMOS 트랜지스터(P2)가 턴-온되고, 인버터(IV3 내지 IV5)를 통해 제2 입력신호(in)에 대하여 레벨 시프트된 출력신호(out12)가 발생한다.
상기 제2 입력신호(in)의 상승시에는, 즉 제1 입력신호(in1)의 하강시에는 전원전압(VDD)을 사용하는 인버터(IV5)가 코어전압(VCORE)을 사용하는 인버터(IV1)에 직접 연결되어도, 출력신호(out11)가 로우레벨이 되므로 CMOS 트랜지스터로 구성된 인버터(IV5)에서 전류누설(dynamic current leakage)이 발생될 염려가 없다.
그러나, 종래의 레벨 시프터회로는 단일 패스로 구성되어 있기 때문에, 앞서 살펴본 바와 같이 입력신호(in1)의 하강시에도 NMOS 트랜지스터(N1, N2) 및 PMOS 트랜지스터(P1, P2)가 크로스 커플된 피드백 루프를 거치게 되므로, 상기 레벨 시프트된 출력신호(out12)가 발생하는데 필요한 전달지연이 증가되는 문제가 있었다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 입력신호의 하강시 및 상승시에 서로 다른 패스를 통해 입력신호의 레벨을 시프트시켜 줌으로써 전달지연을 감소시킬 수 있도록 하는 듀얼 패스 레벨 시프터회로를 제공하는 데 그 목적이 있 다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 제1 입력신호를 소정의 전원레벨로 레벨 시프팅시켜 주는 레벨 시프팅부와; 제 1 제어신호에 응답하여 상기 제1 입력신호를 출력노드로 전달하는 제 1 스위칭부와; 상기 레벨 시프팅부의 출력신호 및 제 2 제어신호에 응답하여 상기 출력노드를 풀-업 구동하는 제2 스위칭부를 포함하는 듀얼 패스 레벨 시프터회로를 제공한다.
본 발명에서, 제2 입력신호를 버퍼링하여 상기 제1 입력신호를 제 1 전압레벨로 출력하는 제 1 버퍼 및; 상기 출력노드에 연결되어, 상기 출력노드의 신호를 제 2 전압 레벨로 구동하여 출력하는 제 2 버퍼를 더 포함하는 것이 바람직하다.
본 발명에서, 상기 제 1 버퍼 및 상기 제 2 버퍼는 인버터인 것이 바람직하다.
본 발명에서, 상기 제 1 전압 레벨은 코어전압 레벨이고, 상기 제 2 전압 레벨은 전원전압 레벨인 것이 바람직하다.
본 발명에서, 상기 제 1 스위칭부는 상기 제 1 제어신호에 응답하여 턴-온되는 전달 게이트를 구비하는 것이 바람직하다.
본 발명에서, 상기 제2 스위칭부는 전원전압과 제 1 노드 사이에 연결되고, 상기 레벨 시프팅부의 출력신호에 응답하여, 상기 제 1 노드를 풀-업 구동하는 제1 풀업구동부 및; 상기 제 1 노드와 상기 출력노드 사이에 연결되고, 상기 제 2 제어 신호에 응답하여, 상기 출력노드를 풀-업 구동하는 제2 풀업구동부를 포함하는 것이 바람직하다.
본 발명에서, 상기 제1 및 제2 풀업구동부는 PMOS 트랜지스터로 구성되는 것이 바람직하다.
본 발명에 있어서, 제 1항에 있어서, 상기 레벨 시프팅부는 상기 입력신호를 버퍼링하여 제 1 노드로 출력하는 제 1 버퍼와; 상기 제 1 노드와 제 2 노드 사이에 연결되어, 코어전압에 응답하여 턴-온되는 NMOS 트랜지스터와; 상기 전원전압과 제 3 노드 사이에 연결되어, 상기 제 2 노드로부터의 신호에 응답하여 상기 제 3 노드를 풀-업 구동하는 PMOS 트랜지스터와; 상기 제 2 노드와 전원전압 사이에 연결되어, 상기 제 3 노드로부터의 신호에 응답하여 상기 제 2 노드를 풀-업 구동하는 PMOS 트랜지스터와; 상기 제 3 노드와 접지전원 사이에 연결되어, 상기 제 1 노드로부터의 신호에 응답하여 상기 제 3 노드를 풀-다운 구동하는 NMOS 트랜지스터 및; 상기 제 3 노드로부터의 신호를 버퍼링하여 출력하는 제 2 버퍼를 포함하여 구성되는 것이 바람직하다.
본 발명에 있어서, 상기 제 1 버퍼 및 상기 제 2 버퍼는 인버터인 것이 바람직하다.
본 발명에 있어서, 상기 제 1 버퍼는 코어전압으로 구동되고, 상기 제 2 버퍼는 전원전압으로 구동되는 것이 바람직하다.
본 발명에 있어서, 상기 제1 입력신호가 제1 레벨에서 제2 레벨로 천이할 때 상기 제1 제어신호는 인에이블되고, 상기 제2 제어신호는 디스에이블되는 것이 바 람직하다.
본 발명에 있어서, 상기 제1 제어신호는 상기 제2 제어신호가 인에이블될 때 디스에이블되는 것이 바람직하다.
본 발명에 있어서, 상기 제2 제어신호는 상기 레벨 시프팅부의 출력신호가 인에이블되기 전에 인에이블되는 것이 바람직하다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 2는 본 발명의 실시예에 따른 듀얼 패스 레벨 시프터회로의 블럭도를 도시한 것이다. 도 3은 도 2에 도시된 듀얼 패스 레벨 시프터회로의 상세회로도이다.
도 2 및 도 3을 참조하면, 듀얼 패스 레벨 시프터회로는 레벨 시프팅부(10), 제 1 스위칭부(20), 및 제 2 스위칭부(30)를 구비한다. 또한, 듀얼 패스 레벨 시프터회로는 상기 레벨 시프팅부(10)에 제공되는 제1 입력신호(in2)를 생성하기 위해 제2 입력신호(in)를 반전 버퍼링하는, 코어전압(VCORE)을 사용하는 인버터(IV11)와, 상기 제 1 스위칭부(20)의 출력신호 또는 상기 제 2 스위칭부(30)의 출력신호를 반전 버퍼링하여 레벨 시프트된 출력신호(out22)로 제공하는, 전원전압(VDD)을 사용하는 인버터(IV14)를 더 구비한다. 여기서, 인버터(IV11)의 출력신호를 제1 입력신호(in2)라고 하고, 인버터(IV11)의 입력신호를 제2 입력신호(in)라고 지칭한다.
상기 레벨 시프팅부(10)는 제2 입력신호(in)가 하이레벨에서 로우레벨로 천이될 때, 즉 제1 입력신호(in2)가 로우레벨에서 하이레벨로 천이될 때, 상기 인버터(IV11)를 통한 제1 입력신호(in2)를 레벨 시프팅 시켜준다. 상기 레벨 시프팅부(10)는 상기 제1 입력신호(in2)를 반전 버퍼링하여 노드(a)에 제공하는, 코어전압(VCORE)을 사용하는 인버터(IV12)와; 상기 노드(a)와 노드(b) 사이에 연결되어, 코어전압(VCORE)에 응답하여 턴-온되는 NMOS 트랜지스터(N3)와; 상기 노드(b)와 전원전압(VDD) 사이에 연결되어, 노드(c)로부터의 신호에 응답하여 상기 노드(b)를 풀-업 구동하는 PMOS 트랜지스터(P3)와; 상기 전원전압(VDD)과 상기 노드(c) 사이에 연결되어, 상기 노드(b)로부터의 신호에 응답하여 상기 노드(c)를 풀-업 구동하는 PMOS 트랜지스터(P4)와; 상기 노드(c)와 접지전원(VSS) 사이에 연결되어, 상기 노드(a)로부터의 신호에 응답하여 상기 노드(c)를 풀-다운 구동하는 NMOS 트랜지스터(N4) 및; 상기 노드(c)로부터의 신호를 반전 버퍼링하여 출력하는, 전원전압(VDD)을 사용하는 인버터(IV13)를 구비한다.
상기 제 1 스위칭부(20)는 제2 입력신호(in)가 로우레벨에서 하이레벨로 천이될 때, 즉 제1 입력신호(in2)가 하이레벨에서 로우레벨로 천이될 때, 상기 인버터(IV11)를 통한 제1 입력신호(in2)를 상기 인버터(IV14)로 전달한다. 상기 제 1 스위칭부(20)는 제 1 제어신호(C) 및 제 1 반전 제어신호(Cb)에 응답하여, 상기 인버터(IV11)의 출력신호를 상기 인버터(IV14)에 전달하기 위한 전달 게이트(TG)를 구비한다.
상기 제 2 스위칭부(30)는 전원전압(VDD)과 노드(d) 사이에 연결되고, 상기 레벨 시프팅부(10)의 출력신호에 응답하여, 상기 노드(d)를 풀-업 구동하는 PMOS 트랜지스터(P5)와, 노드(d)와 노드(e) 사이에 연결되고, 상기 제 2 제어신호(Db)에 응답하여, 상기 노드(d)로부터의 신호에 의해 노드(e)를 풀-업 구동하는 PMOS 트랜지스터(P6)를 구비한다.
상기 인버터(IV11, IV12, IV13, IV14)는 PMOS 트랜지스터와 NMOS 트랜지스터로 구성된 CMOS 트랜지스터로 이루어진다.
상기한 바와 같은 구성을 갖는 본 발명의 듀얼 패스 레벨 시프터회로의 동작을 도 4 내지 도 6을 참조하여 설명하면 다음과 같다.
먼저, 제2 입력신호(in)가 하이레벨에서 로우레벨로 천이(A)될 때, 즉 제1 입력신호(in2)가 로우레벨에서 하이레벨로 천이될 때, 상기 전달게이트(TG)의 출력단의 신호(out21)는 코어전압(VCORE) 레벨로 승압된다. 이때, 도 4에서와 같이 제 1 제어신호(C) 및 제 1 반전 제어신호(Cb)는 각각 로우레벨 및 하이레벨이므로 제 2 스위칭부(20)의 전달 게이트(TG)는 턴-온된다. 따라서, 코어전압(Vcore)을 사용하는 인버터(IV11)와 전원전압(VDD)을 사용하는 인버터(IV14)가 직접 연결되므로, 노드(e, out21)는 코어전압(Vcore)에 의해 동작하는 상기 인버터(IV11)에 의해 코어전압(Vcore)으로 된다.
상기 노드(e, out21)는 코어전압(Vcore)으로 된 후 전원전압(VDD) 레벨로 승압된다. 즉, 하이레벨의 제1 입력신호(in2)가 인버터(IV12)를 통해 반전 버퍼링 되 어 노드(a)를 로우레벨로 만들면 NMOS 트랜지스터(N3)와 PMOS 트랜지스터(P4)가 순차적으로 턴-온된다. 이에 따라, 노드(c)는 하이레벨로 풀-업 구동되고, 인버터(IV13)의 출력신호(out20)는 로우레벨이 되므로, PMOS 트랜지스터(P5)는 턴-온된다. 따라서, 상기 노드(d)는 전원전압(VDD) 레벨로 풀-업 구동된다. 이때, 도 4에서 도시한 것과 같이, 상기 인버터(IV13)의 출력신호(out20)가 로우레벨로 하강하는 시점(B)을 기준으로 약 323ps 전에 제 2 제어신호(Db)가 로우레벨이 되어, PMOS 트랜지스터(P6)를 턴-온 시킨다. 따라서, 상기 노드(e, out21)는 풀-업 구동된 노드(d)로부터의 신호를 전달받아 전원전압(VDD)으로 승압된다. 그런데, PMOS 트랜지스터(P6)가 턴-온된 후 전달 게이트(TG)가 턴-온 상태를 유지하게 되면, 전원전압(VDD) 레벨로 승압된 상기 노드(e, out21)의 전압이 코어전압(VCORE)으로 동작하는 인버터(IV11)로 역류하게 되고, 즉, 누설전류가 발생되고, 이에 따라 상기 노드(e, out21)의 전압이 전원전압(VDD) 레벨로 완전히 승압되지 않게 된다. 따라서, 상기 인버터(IV13)의 출력신호(out20)가 로우레벨로 하강하는 시점(B)을 기준으로 약 126ps 후(C)에 제 1 제어신호(C) 및 제 1 반전 제어신호(Cb)를 각각 하이레벨과 로우레벨로 천이시켜, 상기 전달 게이트(TG)를 턴-오프시킴으로써, 상기 노드(e, out21)의 전압이 코어전압(VCORE)으로 동작하는 인버터(IV11)로 역류하여 발생하는 누설전류를 방지하고 있다. 이와 같이 본 발명의 듀얼 패스 레벨 시프터회로는 전달게이트(TG)의 턴-온에 의해 코어전압(Vcore)으로 동작하는 인버터(IV11)와 전원전압(VDD)으로 동작하는 인버터(IV14)를 직접 연결함으로써, 상기 노드(e, out21)를 미리 코어전압(Vcore)레벨로 승압시키고 있다. 따라서, 본 발명의 듀얼 패스 레 벨 시프터회로를 통해 상기 노드(e, out21)를 전원전압(VDD)으로 승압하는데 필요한 시간을 줄일 수 있다. 또한, 상기 노드(e, out21)를 전원전압(VDD) 레벨로 승압할 때는, 상기 노드(e, out21)를 코어전압(Vcore)레벨로 상승시킬 때 사용하던 전달게이트(TG)를 턴-오프 시킴으로써, 턴-온된 전달게이트(TG)를 통해 발생하던 누설전류를 차단하고 있다.
도 5는 제2 입력신호(in)가 하이레벨에서 로우레벨로 천이될 때, 즉 제1 입력신호(in1, in2)가 상승할 때의 본 발명의 레벨 시프터회로와 종래의 레벨 시프터회로의 전달지연을 나타낸 것이다. 도 5를 참조하면, 제1 입력신호(in1, in2)가 상승할 때, 본 발명의 듀얼 패스 레벨 시프터회로에서 출력신호(out21, out12)를 전원전압(VDD) 레벨로 승압시키는데 필요한 시간은, 종래의 단일 패스 레벨 시프터회로와 비교할때 153.4ps 정도 단축됨을 알 수 있다. 이와 같은 시간 단축 효과는 상기 노드(e, out21)를 미리 코어전압(Vcore)레벨로 상승시키고, 전원전압(VDD) 레벨로 승압시킬 때는 전달게이트(TG)를 턴-오프 시켜 누설 전류를 차단한 것에 기인한다.
다음, 제2 입력신호(in)가 로우레벨에서 하이레벨로 천이될 때, 즉 제1 입력신호(in2)가 하이레벨에서 로우레벨로 천이될 때, 제 1 제어신호(C) 및 그 반전신호(Cb)는 각각 로우레벨 및 하이레벨로 되어 제 1 스위칭부(20)의 전달 게이트(TG)를 턴-온시킨다. 따라서, 코어전압(VCORE)으로 동작하는 인버터(IV11)와 전원전압(VDD)으로 동작하는 인버터(IV14)가 직접 연결된다. 이때, 상기 노드(e, out21)는 로우레벨이 되므로, 제1 입력신호(in2)가 상승될 때와 같은 전류누설은 문제되지 않는다. 따라서, 상기 노드(e, out21)는 레벨 시프팅부(10)를 통하지 않고, 턴-온된 전달게이트(TG)를 통해 직접적으로 로우레벨이 되므로, 종래 기술에서와 같이 상기 제1 입력신호(in2)의 상승시에도 레벨 시프팅부(10)를 통함으로써 발생되던 전달지연을 줄일 수 있게 된다.
도 6은 제2 입력신호(in)가 로우레벨에서 하이레벨로 천이될 때, 즉 제1 입력노드(in1, in2)가 하이레벨에서 로우레벨로 천이될 때의 본 발명의 레벨 시프터회로와 종래의 레벨 시프터회로의 전달지연을 나타낸 것이다. 도 6을 참조하면, 제1 입력신호(in1, in2)가 하강할 때, 본 발명의 듀얼 패스 레벨 시프터회로에서 노드(e, out21)에 로우레벨의 제1 입력신호(in2)가 전달되는데 걸리는 전달지연 시간은 종래의 단일 패스 레벨 시프터회로에 비하여 104.4ps정도 빨라짐을 알 수 있다. 이는 제1 입력신호(in1, in2)가 하이레벨에서 로우레벨로 천이될 때 전달게이트(TG)를 턴-오프 시켜 코어전압(VCORE)으로 동작하는 인버터(IV11)와 전원전압(VDD)으로 동작하는 인버터(IV14)를 직접 연결함으로써 얻어진 결과이다.
이상 설명한 바와 같이, 본 발명에 따른 듀얼 패스 레벨 시프터회로는 입력신호(in2)의 하강시 및 상승시에 서로 다른 패스를 통해 입력신호의 레벨을 시프트시켜 줌으로써 전달지연을 감소시킬 수 있도록 하는 이점을 가진다.
또한, 입력신호의 상승시에 출력노드를 미리 코어전압으로 승압시켜 최종적 으로 출력 노드를 전원전압으로 승압시키는데 필요한 시간을 줄일 수 있는 이점도 가진다.

Claims (13)

  1. 제1 입력신호를 소정의 전원레벨로 레벨 시프팅시켜 주는 레벨 시프팅부와;
    제 1 제어신호에 응답하여 상기 제1 입력신호를 출력노드로 전달하는 제 1 스위칭부와;
    상기 레벨 시프팅부의 출력신호 및 제 2 제어신호에 응답하여 상기 출력노드를 풀-업 구동하는 제2 스위칭부를 포함하는 듀얼 패스 레벨 시프터회로.
  2. 제 1항에 있어서, 제2 입력신호를 버퍼링하여 상기 제1 입력신호를 제 1 전압레벨로 출력하는 제 1 버퍼 및;
    상기 출력노드에 연결되어, 상기 출력노드의 신호를 제 2 전압 레벨로 구동하여 출력하는 제 2 버퍼를 더 포함하는 듀얼 패스 레벨 시프터회로.
  3. 제 2항에 있어서, 상기 제 1 버퍼 및 상기 제 2 버퍼는 인버터인 것을 특징으로 하는 듀얼 패스 레벨 시프터회로.
  4. 제 2항에 있어서, 상기 제 1 전압 레벨은 코어전압 레벨이고, 상기 제 2 전 압 레벨은 전원전압 레벨인 것을 특징으로 하는 듀얼 패스 레벨 시프터회로.
  5. 제 1항에 있어서, 상기 제 1 스위칭부는
    상기 제 1 제어신호에 응답하여 턴-온되는 전달 게이트를 구비하는 것을 특징으로 하는 듀얼 패스 레벨 시프터회로.
  6. 제 1항에 있어서, 상기 제2 스위칭부는
    전원전압과 제 1 노드 사이에 연결되고, 상기 레벨 시프팅부의 출력신호에 응답하여, 상기 제 1 노드를 풀-업 구동하는 제1 풀업구동부 및;
    상기 제 1 노드와 상기 출력노드 사이에 연결되고, 상기 제 2 제어신호에 응답하여, 상기 출력노드를 풀-업 구동하는 제2 풀업구동부를 포함하는 것을 특징으로 하는 듀얼 패스 레벨 시프터회로.
  7. 제 6항에 있어서, 상기 제1 및 제2 풀업구동부는 PMOS 트랜지스터인 것을 특징으로 하는 듀얼 패스 레벨 시프터회로.
  8. 제 1항에 있어서, 상기 레벨 시프팅부는
    상기 제1 입력신호를 버퍼링하여 제 1 노드로 출력하는 제 1 버퍼와;
    상기 제 1 노드와 제 2 노드 사이에 연결되어, 코어전압에 응답하여 턴-온되는 NMOS 트랜지스터와;
    전원전압과 제 3 노드 사이에 연결되어, 상기 제 2 노드로부터의 신호에 응답하여 상기 제 3 노드를 풀-업 구동하는 PMOS 트랜지스터와;
    상기 제 2 노드와 전원전압 사이에 연결되어, 상기 제 3 노드로부터의 신호에 응답하여 상기 제 2 노드를 풀-업 구동하는 PMOS 트랜지스터와;
    상기 제 3 노드와 접지전원 사이에 연결되어, 상기 제 1 노드로부터의 신호에 응답하여 상기 제 3 노드를 풀-다운 구동하는 NMOS 트랜지스터 및;
    상기 제 3 노드로부터의 신호를 버퍼링하여 출력하는 제 2 버퍼를 포함하여 구성되는 듀얼 패스 레벨 시프터회로.
  9. 제 8항에 있어서, 상기 제 1 버퍼 및 상기 제 2 버퍼는 인버터인 것을 특징으로 하는 듀얼 패스 레벨 시프터회로.
  10. 제 8항에 있어서, 상기 제 1 버퍼는 코어전압으로 구동되고, 상기 제 2 버퍼는 전원전압으로 구동되는 것을 특징으로 하는 듀얼 패스 레벨 시프터회로.
  11. 제1항에 있어서, 상기 제1 입력신호가 제1 레벨에서 제2 레벨로 천이할 때 상기 제1 제어신호는 인에이블되고, 상기 제2 제어신호는 디스에이블되는 것을 특징으로 하는 듀얼 패스 레벨 시프터회로.
  12. 제1항에 있어서, 상기 제1 제어신호는 상기 제2 제어신호가 인에이블될 때 디스에이블되는 것을 특징으로 하는 듀얼 패스 레벨 시프터회로.
  13. 제1항에 있어서, 상기 제2 제어신호는 상기 레벨 시프팅부의 출력신호가 인에이블되기 전에 인에이블되는 것을 특징으로 하는 듀얼 패스 레벨 시프터회로.
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