CN114598316A - 输出入模块 - Google Patents

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CN114598316A
CN114598316A CN202110490517.3A CN202110490517A CN114598316A CN 114598316 A CN114598316 A CN 114598316A CN 202110490517 A CN202110490517 A CN 202110490517A CN 114598316 A CN114598316 A CN 114598316A
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吴志宏
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Abstract

本发明是为一种电连接于控制电路与输出入引脚间的输出入模块。输出入模块包含前驱动器与后驱动器。前驱动器电连接于控制电路，后驱动器电连接于前驱动器与输出入引脚。前驱动器根据控制电路所输出的输入信号与致能信号而产生上拉选择信号与下拉选择信号。后驱动器根据上拉选择信号与下拉选择信号而设定输出入引脚的电平。当致能信号为第一逻辑电平时，输出入引脚为高阻抗状态。当致能信号为第二逻辑电平时，输出入引脚的电压随着输入信号的逻辑电平而改变。其中，第一逻辑电平与第二逻辑电平互为反向。

Description

输出入模块
技术领域
本发明涉及一种输出入模块，且特别是涉及一种以逻辑信号控制的输出入模块。
背景技术
请参见图1，其是现有技术的输出入模块的方框图。为控制输出入引脚(IO)15的电压，对其上拉或下拉，现有技术的输出入模块10需采用电压供应电路11。以图1为例，电压供应电路11须提供控制电压Vctl1、Vctl2、Vctl3至晶体管M1、M2、M3的栅极。其中，控制电压Vct11可介于2.5V～4.5V、控制电压Vctl2可介于0V～4.5V，控制电压Vctl3可为2.5V。
例如，当输入信号IN为高逻辑电平(IN＝1)时，电压供应电路11需将控制电压Vctl1设为2.5V，以及，将控制电压Vctl2设为0V，使晶体管M2断开且使晶体管M2符合晶体管的操作电压区间。另一方面，2.5V的控制电压Vctl3使晶体管M3导通，且高逻辑电平的输入信号IN使晶体管M4导通。接着，导通的晶体管M3、M4将接地电压GND传导至输出入引脚(IO)15，使输出入引脚(IO)15等于接地电压Gnd(IO＝Gnd)。
又如，当输入信号IN为低逻辑电平(IN＝0)时，电压供应电路11需将控制电压Vctl1设为4.5V，使晶体管M1导通；以及，将控制电压Vctl2设为4.5V，使晶体管M2导通。另一方面，控制电压Vctl3为2.5V，且低逻辑电平的输入信号IN使晶体管M4断开。此时晶体管M4的操作电压因为控制电压Vctl3为2.5V而处于安全操作范围。导通的晶体管M1、M2将供应电压Vdd传导至输出入引脚(IO)15，使输出入引脚(IO)15的电压等于供应电压Vdd(IO＝Vdd)。
为产生适当的控制电压Vctl1、Vctl2、Vctl3，电压供应电路11需针对输入信号IN的变化，相对应地产生多种控制电压的组合。再者，在部分的应用中，输出入模块10需设定输出入引脚(IO)15的工作周期(duty cycle)，更增添电压供应电路11的复杂度。例如，50％的期间须将晶体管M1、M2导通并将晶体管M4断开，并在另外50％的期间将晶体管M1、M2断开并将晶体管M4导通。此种切换操作的需求，不但使电压供应电路11的控制相当繁复，更因为电压供应电路11切换多种电压值的缘故，使得输出入引脚(IO)15容易受到杂讯干扰。
发明内容
本发明涉及一种输出入模块，且特别是涉及一种以逻辑信号控制输出入引脚IO的电压的输出入模块。
根据本发明的一方面，提出一种电连接于控制电路与输出入引脚间的输出入模块。输出入模块包含前驱动器与后驱动器。前驱动器电连接于控制电路，其是根据控制电路所输出的输入信号与致能信号而产生上拉选择信号与下拉选择信号。后驱动器电连接于前驱动器与输出入引脚，其是依据上拉选择信号与下拉选择信号而设定输出入引脚的电平。当致能信号为第一逻辑电平时，后驱动器将输出入引脚设为高阻抗状态。当致能信号为第二逻辑电平时，后驱动器随着输入信号的逻辑电平而改变输出入引脚的电压。其中，第一逻辑电平与第二逻辑电平互为反向。
附图说明
为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合附图详细说明如下：
图1，其是现有技术的输出入模块的方框图。
图2，其是本公开的输出入模块的方框图。
图3A，其是本公开的输出入模块的一种实施例的示意图。
图3B，其是本公开的输出入模块的另一种实施例的示意图。
图4，其是本公开的输出入模块的流程图。
图5A、图5B，其是本发明的输出入模块采用另一种上拉电路的示意图。
图6A、图6B，其是本发明的输出入模块采用另一种下拉电路的示意图。
其中，附图标记说明如下：
10，20：输出入模块
IN：输入信号
11：电压供应电路
IO，15，25：输出入引脚
Vctl1，Vctl2，Vctl3：控制电压
Vdd：供应电压
Gnd：接地电压
26：控制电路
Vcore：核心电压
EN：致能信号
LCin：输入电路
LCen1，LCen2，LCen：致能电路
LCu，211：上拉设定电路
LCd，213：下拉设定电路
Su：上拉选择信号
Sd：下拉选择信号
21：前驱动器
231，331a，331b：上拉电路
233，333a，333b：下拉电路
23：后驱动器
Ru：上拉电阻
Rd：下拉电阻
Nio：输出入节点
INb：反向输入信号
ENb：反向致能信号
Mu1，Mu2：上拉晶体管
Md1，Md2：下拉晶体管
S21，S23，S25，S27，S29：步骤
具体实施方式
请参见图2，其是本公开的输出入模块的方框图。输出入模块电连接于控制电路与输出入引脚(IO)25间。其中，输出入引脚(IO)25通过输出入节点Nio而电连接于输出入模块20。输出入模块20包含前驱动器(pre-driver)21与后驱动器(post-driver)23。控制电路26提供核心电压(Vcore)、输入信号(IN)与致能信号(EN)。其中供应电压Vdd(例如，1.05V)大于核心电压Vcore(例如，0.8V)。
前驱动器21电连接于控制电路26，并自控制电路26接收核心电压(Vcore)、输入信号(IN)与致能信号(EN)，其中，前驱动器21的内部电路基于核心电压(Vcore)而操作。前驱动器21根据输入信号(IN)与致能信号(EN)而产生上拉选择信号(Su)与下拉选择信号(Sd)。其中，若上拉选择信号(Su)与下拉选择信号(Sd)为高逻辑电平(Su＝1或Sd＝1)时，处于高逻辑电平(Su＝1或Sd＝1)的上拉选择信号(Su)与下拉选择信号(Sd)的电压等于核心电压Vcore。反之，若上拉选择信号(Su)与下拉选择信号(Sd)为低逻辑电平(Su＝0或Sd＝0)时，处于低逻辑电平(Su＝0或Sd＝0)的上拉选择信号(Su)与下拉选择信号(Sd)的电压等于接地电压(Gnd)。
前驱动器21包含：上拉设定电路(LCu)211与下拉设定电路(LCd)213。上拉设定电路(LCu)211因应输入信号(IN)与致能信号(EN)而产生上拉选择信号(Su)。下拉设定电路(LCd)213因应输入信号(IN)与致能信号(EN)而产生下拉选择信号(Sd)。在下述实施例中，前驱动器21还包含致能电路LCen1或致能电路LCen2。致能电路LCen1、LCen2的选用与否，可随着实施例的不同而异。致能电路LCen1、LCen2电连接于控制电路26，其是自控制电路26接收致能信号(EN)并据以产生反向致能信号ENb。
根据本公开的构想，当上拉设定电路(LCu)211直接接收致能信号EN时，下拉设定电路(LCd)213通过致能电路LCen2接收反向致能信号ENb。反之，当上拉设定电路(LCu)211通过致能电路LCen1接收反向致能信号ENb时，下拉设定电路(LCd)213直接接收致能信号EN。在下述实施例中，图3A、图5A、图6A的上拉设定电路(LCu)相当于从致能电路LCen1接收反向致能信号ENb、下拉设定电路(LCd)直接接收致能信号EN；图3B、图5B、图6B的上拉设定电路(LCu)直接接收致能信号EN、下拉设定电路(LCd)相当于从致能电路LCen2接收反向致能信号ENb。
后驱动器23电连接于前驱动器21与输入引脚IO之间。后驱动器23自前驱动器21接收上拉选择信号(Su)与下拉选择信号(Sd)，并据以设定所述输出入引脚(IO)25的电压。后驱动器23包含上拉电路231与下拉电路233，两者均电连接于前驱动器21。上拉电路231直接电连接于上拉设定电路(LCu)211，并自其接收上拉选择信号(Su)；下拉电路233直接电连接于下拉设定电路(LCd)213，并自其接收下拉选择信号(Sd)。上拉电路231因应由上拉设定电路(LCu)211所产生的上拉选择信号(Su)，选择性将供应电压(Vdd)导通至输出入节点(Nio)。下拉电路233因应由下拉设定电路(LCd)213所产生的下拉选择信号(Sd)，选择性将接地电压(Gnd)导通至输出入节点(Nio)。上拉电路231与下拉电路233不会同时导通。
如图2所示，后驱动器23还可包含用于提升输出入信号IO的线性度的上拉电阻(Ru)与下拉电阻(Rd)。上拉电阻(Ru)与下拉电阻(Rd)的电阻值可能相等(例如，均为120欧姆(ohm))或不等(例如，一者为120欧姆，另一者为80欧姆)。上拉电阻(Ru)电连接于上拉电路与输出入节点Nio间；下拉电阻(Rd)电连接于下拉电路233与输出入节点(Nio)间。为便于说明，以下实施例并未绘示上拉电阻(Ru)与下拉电阻(Rd)。惟，实际应用时，上拉电阻(Ru)与下拉电阻(Rd)的选用可根据应用的不同而设置。
请参见图3A，其是本公开的输出入模块的一种实施例的示意图。以下分别说明前驱动器31a与后驱动器33a的内部元件与连接关系。
在图3A的前驱动器31a中，输入电路LCin为反向器、致能电路LCen为反向器、上拉设定电路LCu为NOR逻辑门，下拉设定电路LCd为AND逻辑门。首先，输入电路LCin将输入信号IN反向后产生反向输入信号INb；致能电路LCen则将致能信号EN反向后产生反向致能信号ENb。在图3A中，致能电路LCen接收致能信EN并产生反向输入信号ENb后，将反向输入信号ENb传送至上拉设定电路LCu。因此，图3A的致能电路LCen相当于图2的致能电路LCen1。作为上拉设定电路LCu的NOR逻辑门接收反向输入信号INb与反向致能信号ENb后，产生上拉选择信号Su。作为下拉设定电路LCd的AND逻辑门接收反向输入信号INb与致能信号EN后，产生下拉选择信号Sd。
在图3A的后驱动器33a中，上拉电路331a包含上拉晶体管Mu1、Mu2，下拉电路333a包含下拉晶体管Md1、Md2。其中，上拉晶体管Mu1、Mu2与下拉晶体管Md1、Md2均为NMOS晶体管。
上拉晶体管Mu2的漏极电连接于供应电压Vdd、栅极接收核心电压Vcore，源极则电连接于上拉晶体管Mu1的漏极。上拉晶体管Mu1的栅极接收上拉设定电路LCu输出的上拉选择信号Su。下拉晶体管Md2的漏极电连接于输出入节点Nio、栅极接收核心电压Vcore，源极则电连接于下拉晶体管Md1的漏极。下拉晶体管Md1的栅极接收下拉设定电路LCd输出的下拉选择信号Sd。在图3A中，无论输入信号IN与致能信号EN的逻辑电平为何，在后驱动器33a中，因上拉晶体管Mu2与下拉晶体管Md2的栅极均接收核心电压Vcore。因此，输出入节点Nio的电压主要取决于上拉晶体管Mu1与下拉晶体管Md1。
随着致能信号EN与输入信号IN的改变，上拉设定电路LCu所产生的上拉选择信号Su、下拉设定电路LCd所产生的下拉选择信号Sd，以及下拉电路333a因应上拉选择信号Su与下拉选择信号Sd所产生的输出入引脚IO的电压也跟着改变。表1汇整与图3A的输出入模块相关的信号。因输出入节点Nio的电压主要取决于上拉晶体管Mu1与下拉晶体管Md1的导通与否，表1并未列出上拉晶体管Mu2与下拉晶体管Md2的导通/断开状态。
表1
Figure BDA0003051791280000071
如表1所示，在图3A中，当致能信号EN为低逻辑电平(EN＝0)时，反向致能信号ENb为高逻辑电平(ENb＝1)。此时，无论输入信号IN的逻辑电平为何，作为上拉设定电路LCu的NOR逻辑门所产生的上拉选择信号Su维持在低逻辑电平(Su＝0)，进而使上拉晶体管Mu1为断开状态。再者，致能信号EN为低逻辑电平(EN＝0)时，无论输入信号IN的逻辑电平为何，作为下拉设定电路LCd的AND逻辑门所产生的下拉选择信号Sd维持在低逻辑电平(Sd＝0)，进而使下拉晶体管Md1为断开状态。换言的，致能信号EN为低逻辑电平(EN＝0)时，上拉电路331a与下拉电路333a均未导通。因此，致能信号EN为低逻辑电平(EN＝0)时，输出入引脚IO为高阻抗状态(IO＝Z)。
如表1所示，在图3A中，当致能信号EN为高逻辑电平(EN＝1)时，反向致能信号ENb为低逻辑电平(ENb＝0)。作为上拉设定电路LCu的NOR逻辑门需判断反向输入信号INb的逻辑电平，方能确定所输出的上拉选择信号Su的逻辑电平。在此同时，作为下拉设定电路LCd的AND逻辑门亦需判断反向输入信号INb的逻辑电平，方能确定所下拉选择信号Sd的逻辑电平。
接着说明图3A的输出入模块，处于致能信号EN为高逻辑电平(EN＝1)且输入信号IN为低逻辑电平(IN＝0)的情形。此时，反向输入信号INb为高逻辑电平(INb＝1)。在上拉设定电路LCu中，因为反向输入信号INb为高逻辑电平(INb＝1)的缘故，上拉选择信号Su为低逻辑电平(Su＝0)，并使上拉晶体管Mu1断开。连带的，上拉电路331a并不影响输出入引脚IO的电压。另一方面，在下拉设定电路LCd中，因为反向输入信号INb为高逻辑电平(INb＝1)的缘故，下拉选择信号Sd为高逻辑电平(Sd＝1)，则下拉晶体管Md1导通。由于下拉晶体管Md2的栅极接收核心电压Vcore的缘故，当下拉晶体管Md1导通时，下拉晶体管Md2亦将导通。此时，下拉电路333a将接地电压Gnd传导至输出入引脚IO(IO＝Gnd)。
接着说明图3A的输出入模块，处于致能信号EN为高电平(EN＝1)且输入信号IN为高逻辑电平(IN＝1)的情形。此时，反向输入信号INb为低逻辑电平(INb＝0)。在上拉设定电路LCu中，若反向输入信号INb低逻辑电平(INb＝0)时，上拉选择信号Su为高逻辑电平(Su＝1)，并使上拉晶体管Mu1导通。由于上拉晶体管Mu2的栅极接收核心电压Vcore的缘故，当上拉晶体管Mu1导通时，上拉晶体管Mu2亦将导通。此时，上拉电路331a将供应电压Vdd传到至输出入引脚IO(IO＝Vdd)。另一方面，在下拉设定电路LCd中，因为反向输入信号INb为低逻辑电平(INb＝0)的缘故，下拉选择信号Sd为低逻辑电平(Sd＝0)，且下拉晶体管Md1断开。连带的，下拉电路333a并不影响输出入引脚IO的电压。
请参见图3B，其是本公开的输出入模块的另一种实施例的示意图。以下说明前驱动器31b的内部元件与连接关系。
在图3B的前驱动器31b中，致能电路LCen为反向器、上拉设定电路LCu为AND逻辑门，下拉设定电路LCd为NOR逻辑门。首先，致能电路LCen将致能信号EN反向后产生反向致能信号ENb。在图3B中，致能电路LCen接收致能信EN并产生反向输入信号ENb后，将反向输入信号ENb传送至下拉设定电路LCd。因此，图3B的致能电路LCen相当于图2的致能电路LCen2。作为上拉设定电路LCu的AND逻辑门接收输入信号IN与致能信号EN后，产生上拉选择信号Su。作为下拉设定电路LCd的NOR逻辑门接收输入信号IN与反向致能信号ENb后，产生下拉选择信号Sd。
图3B的后驱动器33b与图3A的后驱动器33a具有类似的元件与连线关系。因此，此处不再予以详述。
随着致能信号EN与输入信号IN的改变，上拉设定电路LCu所产生的上拉选择信号Su、下拉设定电路LCd所产生的下拉选择信号Sd，以及后驱动器33b因应上拉选择信号Su与下拉选择信号Sd所产生的输出入引脚IO的电压也跟着改变。表2汇整与图3B的输出入模块相关的信号。因输出入节点Nio的电压主要取决于上拉晶体管Mu1与下拉晶体管Md1的导通与否，表2并未列出上拉晶体管Mu2与下拉晶体管Md2的导通/断开状态。
表2
Figure BDA0003051791280000091
如表2所示，在图3B中，当致能信号EN为低逻辑电平(EN＝0)时，无论输入信号IN的逻辑电平为何，作为上拉设定电路LCu的AND逻辑门所产生的上拉选择信号Su维持在低逻辑电平(Su＝0)，使上拉晶体管Mu1维持在断开状态。致能信号EN为低逻辑电平(EN＝0)时，反向致能信号ENb为高逻辑电平(ENb＝1)，作为下拉设定电路LCd的NOR逻辑门所产生的下拉选择信号Sd维持在低逻辑电平(Sd＝0)，使下拉晶体管Md1维持在断开状态。换言的，致能信号EN为低逻辑电平(EN＝0)时，上拉电路331b与下拉电路333b均未导通。因此，致能信号EN为低逻辑电平(EN＝0)时，输出入引脚IO为高阻抗状态(IO＝Z)。
如表2所示，在图3B中，当致能信号EN为高逻辑电平(EN＝1)时，反向致能信号ENb为低逻辑电平(ENb＝0)。作为上拉设定电路LCu的AND逻辑门需判断输入信号IN的逻辑电平，方能确定上拉选择信号Su的逻辑电平。在此同时，作为下拉设定电路LCd的NOR逻辑门需判断输入信号IN的逻辑电平，方能确定下拉选择信号Sd的逻辑电平。
接着说明图3B的输出入模块处于致能信号EN为高电平(EN＝1)，且输入信号IN为低逻辑电平(IN＝0)的情形。此时，上拉设定电路LCu输出的上拉选择信号Su为低逻辑电平(Su＝0)，并使上拉晶体管Mu1断开。连带的，上拉电路331b并不影响输出入引脚IO的电压。另一方面，在下拉设定电路LCd中，因为输入信号IN为低逻辑电平(IN＝0)的缘故，下拉选择信号Sd为高逻辑电平(Sd＝1)，并使下拉晶体管Md1导通。由于下拉晶体管Md2的栅极接收核心电压Vcore的缘故，当下拉晶体管Md1导通时，下拉晶体管Md2亦将导通。此时，下拉电路333b将接地电压Gnd传到至输出入引脚IO(IO＝Gnd)。
接着说明图3B的输出入模块处于致能信号EN为高逻辑电平(EN＝1)，且输入信号IN为高逻辑电平(IN＝1)的情形。此时，上拉设定电路LCu输出的上拉选择信号Su为高逻辑电平(Su＝1)，并使上拉晶体管Mu1导通。由于上拉晶体管Mu2的栅极接收核心电压Vcore的缘故，当上拉晶体管Mu1导通时，上拉晶体管Mu2亦将导通。此时，上拉电路331b将供应电压Vdd传导至输出入引脚IO(IO＝Vdd)。另一方面，在下拉设定电路LCd中，因为输入信号IN为高逻辑电平(IN＝1)的缘故，下拉选择信号Sd为低逻辑电平(Sd＝0)，且下拉晶体管Md1断开。连带的，下拉电路333b并不影响输出入引脚IO的电压。
根据前述说明可以得知，在图3A、图3B中，致能信号EN为高逻辑电平(EN＝1)时，输出入引脚IO的电压随着输入信号IN的逻辑电平而改变。当输入信号IN为低逻辑电平(IN＝0)时，下拉电路333a、333b将接地电压Gnd传导至输出入引脚IO(IO＝Gnd)。或者，当输入信号IN为高逻辑电平(INb＝1)时，上拉电路331a、331b将供应电压Vdd传导至输出入引脚IO(IO＝Vdd)。
请参见图4，其是本公开的输出入模块的流程图。首先，判断致能信号EN的逻辑电平是否代表致能(步骤S21)。若致能信号EN代表禁能，便将输出入引脚IO设为高阻抗状态(IO＝Z)(步骤S23)。在本文中，假设致能信号EN为高逻辑电平(EN＝1)时，代表致能；以及，假设致能信号EN为低逻辑电平(EN＝0)时代表禁能。实际应用时，亦可修改为，当致能信号EN的逻辑电平为低逻辑电平(EN＝0)时，代表致能；以及，当致能信号EN为高逻辑电平(EN＝1)时代表禁能。
若致能信号EN代表致能，则进一步判断输入信号IN的电平(步骤S25)。在本文中，假设当输入信号IN为高逻辑电平(IN＝1)时，将输出入引脚IO的电平设为供应电压(IO＝Vdd)(步骤S29)；以及，假设当输入信号IN为低逻辑电平(IN＝L)时，将输出入引脚IO的电压设为接地电压(IO＝Gnd)(步骤S27)。实际应用时，亦可修改为，当输入信号IN为高逻辑电平(IN＝1)时，将输出入引脚IO的电压设为接地电压(IO＝Gnd)；以及，当致能信号EN为低逻辑电平(IN＝0)时，将输出入引脚IO的电平设为供应电压(IO＝Vdd)。
根据本发明的构想，上拉电路231与下拉电路233的组成可能随着实施例而不同。图3A、图3B假设后驱动器33a、33b包含上拉晶体管Mu1、Mu2与下拉晶体管Md1、Md2；图5A、图5B假设后驱动器包含上拉晶体管Mu1与下拉晶体管Md1、Md2；图6A、图6B假设后驱动器包含上拉晶体管Mu1、Mu2与下拉晶体管Md1。其中，上拉晶体管Mu1的栅极接收上拉选择信号Su；下拉晶体管Md1的栅极接收拉选择信号Sd；以及，上拉晶体管Mu2与下拉晶体管Md2的栅极均接收核心电压Vcore。
请参见图5A、图5B，其是本发明的输出入模块采用另一种上拉电路的示意图。在图5A中，前驱动器的设计与图3A的前驱动器31a相同。图3A、图5A的差异为，图3A的上拉电路331a包含上拉晶体管Mu1、Mu2，而图5A的上拉电路331a仅包含上拉晶体管Mu1。在图5B中，前驱动器的设计与图3B相同的前驱动器31a。图3B、图5B的差异为，图3B的上拉电路331b包含上拉晶体管Mu1、Mu2，而图5B的上拉电路仅包含上拉晶体管Mu1。
由于图3A的上拉电路是否导通供应电压Vdd与输出入节点Nio取决于上拉晶体管Mu1，即使图5A、图5B的上拉电路不包含接收核心电压Vcore的上拉晶体管Mu2，图5A、图5B的操作仍类似图3A、图3B的操作。因此，此处不再详述图5A、图5B的操作。
请参见图6A、图6B，其是本发明的输出入模块采用另一种下拉电路的示意图。在图6A中，前驱动器的设计与图3A的前驱动器31a相同。图3A、图6A的差异为，图3A的下拉电路333b包含下拉晶体管Md1、Md2，而图6A的下拉电路仅包含下拉晶体管Md1。在图6B中，前驱动器的设计与图3B的前驱动器31b相同。图3B、图6B的差异为，图3B的下拉电路333b包含下拉晶体管Md1、Md2，而图6B的下拉电路仅包含下拉晶体管Md1。
由于图3B的下拉电路333b是否导通接地电压Gnd与输出入节点Nio取决于下拉晶体管Md1，即使图6A、图6B的下拉电路不包含接收核心电压Vcore的下拉晶体管Md2，图6A、图6B的操作仍与图3A、图3B类似。因此，此处不再详述图6A、图6B的操作。
前述的实施例均假设当致能信号(EN)为低逻辑电平(EN＝0)时，输出入节点(Nio)为高阻抗状态(IO＝Z)；以及，当致能信号(EN)为高逻辑电平(EN＝1)时，输出入节点(Nio)依据输入信号(IN)的逻辑电平而决定。但在实际应用时，亦可修改为，当致能信号(EN)为高逻辑电平(EN＝1)时，输出入节点(Nio)为高阻抗状态(IO＝Z)；以及，当致能信号(EN)为低逻辑电平(EN＝0)时，输出入节点(Nio)依据输入信号(IN)的逻辑电平而决定。
在图3A、图5A、图6A中，假设输入电路LCin为一反向器。反向器产生反向输入信号(INb)后，再将反向输入信号(INb)传送至上拉设定电路LCu与下拉设定电路LCd，并以反向输入信号(INb)作为上拉设定电路LCu与下拉设定电路LCd的输入。在图3B、图5B、图6B中，前驱动器并未设置输入电路LCin，而是直接自控制电路26接收输入信号(IN)。
与现有技术相较，本公开的输出入模块自控制电路26接收的输入信号IN与致能信号EN，以及前驱动器所产生的上拉选择信号(Su)与下拉选择信号(Sd)均为逻辑信号。当这些逻辑信号为高逻辑电平时，其电压等于核心电压Vcore(例如，0.8V)；当这些逻辑信号为低逻辑电平时，其电压为0V。据此，输出入模块20仅须提供两种电压至输出入引脚IO。控制电路26采用逻辑电平控制输出入模块20时，因切换操作相对简便的缘故，亦可简化对输出入引脚IO的工作周期设定。再者，后驱动器自控制电路接收的核心电压Vcore，可作为对后驱动器内部的晶体管的偏压使用，毋须如图1的电压供应电路般，需额外设置电压转换器(level shifter)，方能产生不同的控制电压Vctl1、Vctl2、Vctl3。因此，本公开所提供的输出入模块20的设计相对简便且成本较低。
另请留意，尽管前述实施例是以NMOS晶体管所组成的上拉电路与下拉电路为例，但在实际应用时，上拉电路与下拉电路所包含的晶体管也可能不同。例如，上拉电路使用PMOS晶体管，下拉电路使用NMOS晶体管。上拉电路与下拉电路均使用NMOS晶体管时，输出入引脚IO的电压摆幅(swing)较小，可使输出入模组消耗较少的功率。
综上所述，虽然本发明已以实施例公开如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视后附的权利要求所界定者为准。

Claims (15)

1.一种输出入模块，电连接于一控制电路与一输出入引脚间，包含：
一前驱动器，电连接于所述控制电路，其是根据所述控制电路所输出的一输入信号与一致能信号的逻辑电平而产生一上拉选择信号与一下拉选择信号；以及
一后驱动器，电连接于所述前驱动器与所述输出入引脚，其是依据所述上拉选择信号与所述下拉选择信号而改变所述输出入引脚的电压，其中所述后驱动器是包含：
一上拉电路，电连接于所述前驱动器，其是因应所述上拉选择信号而将一供应电压选择性导通至所述输出入引脚；以及，
一下拉电路，电连接于所述前驱动器，其是因应所述下拉选择信号而将一接地电压选择性导通至所述输出入引脚，
其中所述上拉电路与所述下拉电路其中的至少一者是自所述控制电路接收一核心电压，其中，
当所述致能信号为一第一逻辑电平时，所述后驱动器将所述输出入引脚设为一高阻抗状态；以及
当所述致能信号为一第二逻辑电平时，所述后驱动器随着所述输入信号的逻辑电平而改变所述输出入引脚的电压，其中所述第一逻辑电平与所述第二逻辑电平互为反向，且所述上拉选择信号、所述下拉选择信号与所述核心电压均小于所述供应电压。
2.如权利要求1所述的输出入模块，其中，
当所述致能信号为所述第二逻辑电平，且所述输入信号为所述第一逻辑电平时，所述输出入引脚是为一第一电压；以及
当所述致能信号为所述第二逻辑电平，且所述输入信号为所述第二逻辑电平时，所述输出入引脚是为一第二电压。
3.如权利要求1所述的输出入模块，其中，
当所述致能信号为所述第一逻辑电平时，所述上拉选择信号控制所述上拉电路断开所述供应电压与所述输出入引脚，且所述下拉选择信号控制所述下拉电路断开所述接地电压与所述输出入引脚；以及
当所述致能信号为所述第二逻辑电平时，所述上拉选择信号控制所述上拉电路导通所述供应电压与所述输出入引脚，或所述下拉选择信号控制所述下拉电路导通所述接地电压与所述输出入引脚。
4.如权利要求1所述的输出入模块，其中，所述上拉电路包含：
一第一上拉晶体管，电连接于所述前驱动器与所述输出入引脚，其是自所述前驱动器接收所述上拉选择信号，并随着所述上拉选择信号的逻辑电平而选择性导通。
5.如权利要求4所述的输出入模块，其中，所述上拉电路还包含：
一第二上拉晶体管，电连接于所述控制电路、所述第一上拉晶体管与所述供应电压，其是自所述控制电路接收所述核心电压。
6.如权利要求1所述的输出入模块，其中，所述下拉电路包含：
一第一下拉晶体管，电连接于所述前驱动器与所述接地电压，其是自所述前驱动器接收所述下拉选择信号，并随着所述下拉选择信号的逻辑电平而选择性导通。
7.如权利要求6所述的输出入模块，其中，所述下拉电路还包含：
一第二下拉晶体管，电连接于所述控制电路、所述第一下拉晶体管与所述输出入引脚，其是自所述控制电路接收所述核心电压。
8.如权利要求1所述的输出入模块，其中，所述供应电压大于所述核心电压。
9.如权利要求1所述的输出入模块，其中，所述后驱动器还包含：
一上拉电阻，电连接于所述上拉电路与所述输出入引脚间；以及
一下拉电阻，电连接于所述下拉电路与所述输出入引脚间。
10.如权利要求1所述的输出入模块，其中，所述前驱动器包含：
一上拉设定电路，电连接于所述上拉电路，其是依据所述输入信号与所述致能信号而产生所述上拉选择信号；以及，
一下拉设定电路，电连接于所述下拉电路，其是依据所述输入信号与所述致能信号而产生所述下拉选择信号。
11.如权利要求10所述的输出入模块，其中，所述上拉设定电路与所述下拉设定电路是直接自所述控制电路接收所述输入信号。
12.如权利要求10所述的输出入模块，其中，所述前驱动器还包含：
一输入电路，电连接于所述控制电路、所述上拉设定电路与所述下拉设定电路，其是自所述控制电路接收所述输入信号并据以产生一反向输入信号，
其中所述上拉设定电路与所述下拉设定电路是自所述输入电路接收所述反向输入信号。
13.如权利要求10所述的输出入模块，其中，所述前驱动器还包含：
一致能电路，电连接于所述控制电路，其是将自所述控制电路接收的所述致能信号反向后，产生一反向致能信号。
14.如权利要求13所述的输出入模块，其中，
所述上拉设定电路是依据所述输入信号与所述致能信号而产生所述上拉选择信号；或
所述上拉设定电路是依据与所述输入信号反向的一反向输入信号与所述反向致能信号而产生所述上拉选择信号。
15.如权利要求13所述的输出入模块，其中，
所述下拉设定电路是依据所述输入信号与所述反向致能信号而产生所述下拉选择信号；或
所述下拉设定电路是依据与所述输入信号反向的一反向输入信号与所述致能信号而产生所述下拉选择信号。
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