CN114095004B - 驱动电路 - Google Patents

Abstract

公开了一种驱动电路，用于对容性负载的驱动，包括提供第一输出信号的第一驱动单元和提供第二输出信号的至少一个第二驱动单元，该第一输出信号和第二输出信号叠加以提供驱动信号驱动容性负载，第一驱动单元在第一使能信号有效时开启，至少一个第二驱动单元在各自的第二使能信号有效时开启。其中，该至少一个第二驱动单元还在驱动信号达到预定电平时关闭，可在输出的驱动信号的电平达到预定电平时断开负载通过第二驱动单元与驱动电路的驱动电源或参考地的连接，降低负载对驱动电源或参考地的干扰，保障驱动电路的驱动电源和参考地提供的电平输出稳定性，保障驱动电路的正常工作，进而提高对容性负载的驱动效果。

Description

驱动电路

技术领域

本发明涉及电子电路技术领域，特别涉及一种驱动电路。

背景技术

芯片用于处理数据输出控制外部负载的驱动信号，但芯片结构尺寸小，其内部的输出驱动信号的信号节点为小电容负载，而外部负载中的容性负载为大电容负载，芯片内的普通信号输出不足以驱动大电容负载，需要设置相应的驱动电路，将芯片的低驱动能力的输出转换为高驱动能力的。

驱动电路根据使能信号控制数据信号的输出，输出的驱动信号利用电源电压和参考地电压提供对外部负载的驱动，其中，大电容负载会反过来作用至驱动电路，使其电源电压和参考地电压产生波动，使输出的驱动信号在翻转时产生振铃问题。

发明内容

鉴于上述问题，本发明的目的在于提供一种驱动电路，从而降低负载对驱动电路的电源和参考地的干扰，提高驱动电路的输出态的稳定性。

根据本发明的一方面，提供一种驱动电路，用于将输入端接收的数据信号转换成驱动信号且在输出端提供所述驱动信号，以驱动容性负载，所述驱动电路包括：

第一驱动单元，所述第一驱动单元在第一使能信号有效时开启，从所述驱动电路的输入端接收所述数据信号，以及在所述驱动电路的输出端提供第一输出信号；以及

至少一个第二驱动单元，所述至少一个第二驱动单元在各自的第二使能信号有效时开启，从所述驱动电路的输入端接收所述数据信号，以及在所述驱动电路的输出端提供各自的第二输出信号，

其中，所述驱动信号为所述第一输出信号和所述第二输出信号的叠加信号，

所述至少一个第二驱动单元在所述驱动信号达到预定电平时关闭。

可选地，所述至少一个第二驱动单元的每一个均包括：

正向串联在驱动电源的输出端至参考地之间的第一晶体管和第二晶体管，所述第一晶体管与所述第二晶体管的中间节点连接至所述驱动电路的输出端；

逻辑模块，用于在所述第二使能信号有效时根据所述数据信号控制所述第一晶体管和所述第二晶体管互补导通，并在所述驱动信号达到预定电平时关闭所述第一晶体管和所述第二晶体管。

可选地，所述至少一个第二驱动单元的每一个将所述驱动信号作为反馈信号提供至所述逻辑模块的输入端。

可选地，所述逻辑模块包括：

第一逻辑链电路，用于根据所述反馈信号、所述第二使能信号和所述数据信号提供第一栅极控制信号至所述第一晶体管的控制端；

第二逻辑链电路，用于根据所述反馈信号、所述第二使能信号和所述数据信号提供第二栅极控制信号至所述第二晶体管的控制端。

可选地，所述第一逻辑链电路包括耦接在所述第一逻辑链电路的输入端和输出端或非门，用于根据所述第二使能信号的反相信号、所述反馈信号和所述数据信号输入控制所述第一晶体管的开启和断开。

可选地，所述第一逻辑链电路还包括耦接在所述或非门的输出端至所述第一晶体管的栅极之间的第三反相器；

所述第一晶体管为PMOS管，所述第一晶体管的源极连接所述驱动电源，漏极连接至所述驱动电路的输出端。

可选地，所述第二逻辑链电路包括耦接在所述第二逻辑链电路的输入端和输出端的与非门，用于根据所述第二使能信号、所述反馈信号和所述数据信号控制所述第二晶体管的开启和断开。

可选地，所述第二逻辑链电路还包括耦接在所述与非门的输出端至所述第二晶体管的栅极之间的第四反相器；

所述第二晶体管为NMOS管，所述第二晶体管的源极连接参考地，漏极连接至所述驱动电路的输出端。

可选地，所述第二逻辑链电路包括第二反相器，用于提供所述数据信号的反相信号，且所述至少一个第二驱动单元的第二逻辑链电路共用一个所述第二反相器。

可选地，所述第一使能信号和各所述第二使能信号各自独立，且根据容性负载的电容大小控制所述至少一个第二驱动单元的开启数量。

本发明提供的驱动电路用于对容性负载的驱动，包括提供第一输出信号的第一驱动单元和提供第二输出信号的至少一个第二驱动单元，该第一输出信号和第二输出信号叠加以提供驱动信号驱动容性负载，第一驱动单元在第一使能信号有效时开启，至少一个第二驱动单元在各自的第二使能信号有效时开启。其中，该至少一个第二驱动单元还在驱动信号达到预定电平时关闭，可在输出的驱动信号的电平达到预定电平时断开负载通过第二驱动单元与驱动电路的驱动电源或参考地的连接，降低负载对驱动电源或参考地的干扰，保障驱动电路的驱动电源和参考地提供的电平输出稳定性，保障驱动电路的正常工作，进而提高对容性负载的驱动效果。且可同时开启所有的驱动单元，根据反馈信号控制第二驱动单元的及时关断，降低干扰的同时可保障驱动输出的速度。

数据信号通过反相后参与驱动的控制，保障了门电路的翻转对输入信号的电平要求，保障或非门和与非门的正常工作，保障控制效果，保障驱动转换效果。

第一使能信号和各第二使能信号各自独立，便于根据容性负载的电容大小调整参与驱动输出的驱动单元的数量，进一步降低干扰，提高驱动效果。

附图说明

通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：

图1示出了根据现有技术的基本驱动单元的结构示意图；

图2示出了根据现有技术的第一种驱动电路的结构示意图；

图3示出了根据现有技术的第二种驱动电路的驱动单元的结构示意图；

图4示出了根据现有技术的第三种驱动电路的结构示意图；

图5和图6分别示出了根据本发明实施例的驱动电路及其第二驱动单元的结构示意图；

图7和图8分别示出了现有技术的驱动电路和本发明实施例的驱动电路的部分信号的仿真波形图。

具体实施方式

以下将参照附图更详细地描述本发明的各种实施例。在各个附图中，相同的元件采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。

下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。

图1示出了根据现有技术的基本驱动单元的结构示意图。

如图1所示，现有技术的基本驱动单元10包括第一晶体管P1、第二晶体管N1，第一晶体管P1和第二晶体管N1依次串联在驱动电源与参考地之间，第一晶体管P1和第二晶体管N1的中间节点为驱动信号输出端，提供驱动信号PAD输出，第一晶体管P1和第二晶体管N1的栅极分别连接逻辑模块101中的第一逻辑链电路和第二逻辑链电路，第一逻辑链电路和第二逻辑链电路均接收使能信号EN和数据信号DATA，根据使能信号EN控制数据信号DATA的输出(即在使能信号EN有效时控制基本驱动单元10开启)，根据数据信号DATA分别提供第一栅极控制信号和第二栅极控制信号至第一晶体管P1和第二晶体管N1的栅极，进而控制第一晶体管P1和第二晶体管N1的导通和关断(互补导通)，输出驱动电源电压VDD或参考地电压VSS，获得与数据信号DATA同步的驱动信号PAD输出，驱动外部负载。

在本实施例中，第一晶体管P1为PMOS(P-Metal-Oxide-Semiconductor，P型金属-氧化物-半导体)管，第二晶体管N1为NMOS(N-Metal-Oxide-Semiconductor，N型金属-氧化物-半导体)管，即第一晶体管P1的源极接驱动电源的输出，漏极与第二晶体管N1的漏极连接，第二晶体管N1的源极与参考地连接。

第一逻辑链电路包括第一反相器11、二输入或非门15、第三反相器13，二输入或非门15为双输入或非门，第一反相器11的输入端接收使能信号EN，输出端连接至二输入或非门15的第一输入端，二输入或非门15的第二输入端接收数据信号DATA的反相信号，二输入或非门15的输出通过第三反相器13连接至第一晶体管P1的栅极。

第二逻辑链电路包括第二反相器12、二输入与非门16和第四反相器14，第二反相器12的输入端接收数据信号DATA输入，输出数据信号DATA的反相信号，二输入与非门16为双输入与非门，其第一输入端和第二输入端分别接收使能信号EN和数据信号DATA的反相信号，输出端通过第四反相器14连接至第二晶体管N1的栅极。

其中，第一逻辑链电路的数据信号DATA的反相信号和第二逻辑链电路的数据信号DATA的反相信号均通过第二反相器12提供，可节约反相器的使用，各反相器可由非门逻辑电路实现。

在使能信号EN为0时，二输入或非门15的第一输入端为1，其输出稳定为0，通过第三反相器13后控制为PMOS管的第一晶体管P1的栅极为1，第一晶体管P1关断；在使能信号EN为0时，二输入与非门16的第一输入端为0，其输出端稳定为1，通过第四晶体管14传递后，控制为NMOS管的第二晶体管N1的栅极为0，第二晶体管N1关断，第一晶体管P1和第二晶体管N1均关断，驱动信号输出端悬浮，驱动信号PAD悬浮，数据信号DATA不输出。

在使能信号EN为1时，二输入或非门15的第一输入端为0，其输出信号为数据信号DATA的同相信号，再通过第三反相器13反相，使第一晶体管P1的栅极接收信号与数据信号DATA反相；在使能信号EN为1时，二输入与非门16的第一输入端为1，其输出信号为与数据信号DATA同相的信号，再通过第四反相器14反相，使第二晶体管P1的栅极接收信号与数据信号DATA反相。即数据信号DATA为1时，第一晶体管P1和第二晶体管N1的栅极均为0，第一晶体管P1开启，第二晶体管N1关断，驱动信号PAD电压为驱动电源电压VDD，数据信号为0时，第一晶体管P1和第二晶体管N1的栅极均为1，第一晶体管P1关断，第二晶体管N1开启，驱动信号PAD电压为参考地电压VSS，从而实现输出的驱动信号PAD电平与数据信号DATA同步，实现驱动转换输出。

图2示出了根据现有技术的第一种驱动电路的结构示意图。

如图2所示，现有技术的第一种驱动电路100包括四个基本驱动单元10，四个基本驱动单元10的输出端并联，接收数据信号DATA输入，且分别根据第一使能信号EN1、第二使能信号EN2、第三使能信号EN3、第四使能信号EN4控制各自的输出，当输出端连接的外部负载的电容增加时，则开启多个基本驱动单元10，提高负载能力，负载电容小时，减少开启的基本驱动单元10的数量。

其中，四个驱动单元10中的第二反相12器用于提供数据信号DATA的反相信号，可以共用一个第二反相器12。

图3示出了根据现有技术的第二种驱动电路的驱动单元的结构示意图。该第二种驱动电路与图2所示的驱动电路100的结构相似，区别在于其中的驱动单元20与基本驱动单元10的结构，在此仅对驱动单元20进行说明。

如图3所示，第二种驱动电路的驱动单元20与基本驱动单元10的区别在于将第三反相器13替换为第一缓冲电路21，将第四反相器14替换为第二缓冲电路22，降低第一晶体管P1和第二晶体管N2的开启速度，进而减小容性负载同归开启的第一晶体管P1和开启的第二晶体管N1对驱动电源和参考地的电压的干扰。

第一缓冲电路21包括依次正向串联(电流方向由驱动电源朝向参考地为正向)在驱动电源的输出与参考地之间的第二PMOS管P2、第一缓冲电阻R1和第二NMOS管N2，第二PMOS管P2和第二NMOS管N2的栅极为第一缓冲电路21的输入端，均连接至二输入或非门15的输出端，第二PMOS管P2的漏极连接至第一晶体管P1的栅极，在第一缓冲电路21的输入由0翻转为1时，通过第一缓冲电阻R1降低输出电压下拉至参考地的速度，从而降低第一晶体管P1的开启速度。

第二缓冲电路22包括依次正向串联在驱动电源的输出与参考地之间的第三PMOS管P3、第二缓冲电阻R2和第三NMOS管N3，第三PMOS管P3和第三NMOS管N3的栅极为第二缓冲电路22的输入端，均连接至二输入与非门16的输出端，第三NMOS管N3的漏极连接至第二晶体管N1的栅极，在第二缓冲电路21的输入由1翻转为0时，通过第二缓冲电阻R2降低输出电压上拉至驱动电源的速度，从而降低第二晶体管N1的开启速度。

图4示出了根据现有技术的第三种驱动电路的结构示意图。

如图4所示，该第三种驱动电路30与驱动单元20的区别在于其缓冲电路设置了多个缓冲电阻，相应的输出驱动信号PAD的上拉晶体管(对应第一晶体管P1)和下拉晶体管(对应第二晶体管N1)也设置多个，在此对其它部分不再详述。

第三缓冲电路31包括依次正向串联在驱动电源的输出与参考地之间的第三PMOS管P31、四个第三缓冲电阻R31和第三NMOS管N31，四个第三缓冲电阻R31的靠近第三PMOS管31的一端分别引出四个节点，分别连接至四个上拉PMOS管P33的栅极，第三PMOS管P31和第三NMOS管N31的栅极连接至二输入或非门15的输出端。

第四缓冲电路32包括依次正向串联在驱动电源的输出与参考地之间的第四PMOS管P32、四个第四缓冲电阻R32和第四NMOS管N32，第四PMOS管P32和第四NMOS管N32的栅极均连接至二输入与非门16的输出端，四个第四缓冲电阻R32的靠近第四NMOS管N32的一端引出四个节点，分别连接至四个下拉NMOS管N33的栅极。

四个上拉PMOS管P33分别与四个下拉NMOS管N33串联在驱动电源的输出与参考地之间，其中间节点均连接至该驱动电路30的输出端提供驱动信号PAD输出，其中，在本实施例中，串联的上拉PMOS管P33和下拉NMOS管N33的栅极与相应的参考地和驱动电源的输出之间的缓冲电阻的数量相同，即串联的上拉PMOS管P33和下拉NMOS管N33的开启速度的缓冲程度相同。

图5和图6分别示出了根据本发明实施例的驱动电路及其第二驱动单元的结构示意图。

如图5和图6所示，本发明实施例的驱动电路200包括输出端并联的一个基本驱动单元10(第一驱动单元)和三个第二驱动单元40，与图2所述的第一种驱动电路100的区别在于第二驱动单元40的结构，在此对其它相同的部分不再详述。

三个第二驱动单元40还接收驱动电路200输出的驱动信号PAD作为反馈信号FB，根据反馈信号FB控制第二驱动单元40的输出的断开，断开驱动电路200的输出端连接的负载通过第二驱动单元40与相应的驱动电源或参考地的连接，降低负载电压对驱动电源或参考地的电平干扰，减小驱动电路200输出的驱动信号PAD的振铃，且保障了驱动输出转换的速度。

其中，第二驱动单元40与基本驱动单元10的区别在于逻辑模块401与逻辑模块101的差异，具体的，第二驱动单元40将二输入或非门15和二输入与非门16分别替换为三输入或非门151和三输入与非门161，以再接收反馈信号FB的输入，在此对其它相同的部分不再详述。

驱动电路200启动时，第一使能信号EN1、第二使能信号EN2、第三使能信号EN3、第四使能信号EN4根据负载的电容大小输出相应数量的有效使能信号，同时开启基本驱动单元10和相应数量的第二驱动单元40，保障驱动输出的开启速度。

其中，在驱动信号PAD电平上升过程中，第一晶体管P1开启，在驱动信号PAD的电平上升至电平1(驱动信号PAD电平上升过程中的预定电平，根据实际需求的驱动电平设置)时，三输入或非门151具有1输入，其输出置0，再经过第三反相器13反相，第一晶体管P1的栅极输入1，PMOS管的第一晶体管P1关断，该第二驱动单元40输出断开(此时对应将驱动信号PAD上拉，第二晶体管N1此时为断开)，驱动电路200仅基本驱动单元10输出，负载仅通过基本驱动单元10与驱动电源连接，降低对驱动电源的干扰。

在驱动信号PAD电平降低过程中，第二晶体管N1开启，再驱动信号PAD的电平降低至参考地电平0(驱动信号PAD电平降低过程中的预定电平，根据实际需求的驱动电平设置)时，三输入与非门161具有0输入，其输出端至1，再经过第四反相器14反相，第二晶体管N1的栅极输入0，NMOS管的第二晶体管N1关断，该第二驱动单元40的输出断开(此时对应将驱动信号PAD下拉，第一晶体管P1此时为断开)，驱动电路200仅基本驱动单元10输出，负载仅通过基本驱动单元10与参考地连接，降低对参考地的干扰。

其中，本发明对第二驱动单元40的数量不做特别限定，可根据实际的负载的容性负载的大小进行选择。

图7和图8分别示出了现有技术的驱动电路和本发明实施例的驱动电路的部分信号的仿真波形图。其中，Y0示出了方波的数据信号DATA和输出的模拟的驱动信号PAD的仿真波形，有Y示出了驱动电源和参考地的电压仿真波形。

如图7和图8所示，现有技术的驱动电路的输出驱动信号PAD在波峰区域A1和波谷区域A2的振铃比本实施例的驱动电路200输出的驱动信号PAD的振铃大，且在驱动电源电压VDD的输出时间段A3和参考地电压VSS的输出时间段A4内的电压波动也比本发明实施例的驱动电路200大，即本发明的驱动电路200有效地降低了容性负载对驱动电路的干扰，且参考各参考点M0、M3、M5、M7、M2，本发明实施例的驱动电路200的开启速度也有保障。

本发明提供的驱动电路包括一个基本驱动单元的第一驱动单元和至少一个第二驱动单元，其输出端并联至驱动电路的与外部容性负载连接的输出端，其中，该至少一个第二驱动单元在提供至容性负载的驱动信号达到预定电平时关闭，以在此时断开外部负载通过该至少一个第二驱动单元与驱动电源或参考地的连接，降低外部负载对驱动电源或参考地的干扰，提高驱动输出效果。

其中，第二驱动单元相比于基本驱动单元的第一驱动电源仅将二输入或非门和二输入与非门替换为三输入或非门和三输入与非门，用于再接收反馈信号，结构简单有效。

依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (9)

1.一种驱动电路，用于将输入端接收的数据信号转换成驱动信号且在输出端提供所述驱动信号，以驱动容性负载，所述驱动电路包括：

第一驱动单元，所述第一驱动单元在第一使能信号有效时开启，从所述驱动电路的输入端接收所述数据信号，以及在所述驱动电路的输出端提供第一输出信号；以及

至少一个第二驱动单元，所述至少一个第二驱动单元在各自的第二使能信号有效时开启，从所述驱动电路的输入端接收所述数据信号，以及在所述驱动电路的输出端提供各自的第二输出信号，所述第一使能信号和各所述第二使能信号各自独立，且根据容性负载的电容大小控制所述至少一个第二驱动单元的开启数量，

其中，所述驱动信号为所述第一输出信号和所述第二输出信号的叠加信号，

所述至少一个第二驱动单元在所述驱动信号达到预定电平时关闭。

2.根据权利要求1所述的驱动电路，其中，所述至少一个第二驱动单元的每一个均包括：

正向串联在驱动电源的输出端至参考地之间的第一晶体管和第二晶体管，所述第一晶体管与所述第二晶体管的中间节点连接至所述驱动电路的输出端；

逻辑模块，用于在所述第二使能信号有效时根据所述数据信号控制所述第一晶体管和所述第二晶体管互补导通，并在所述驱动信号达到预定电平时关闭所述第一晶体管和所述第二晶体管。

3.根据权利要求2所述的驱动电路，其中，

所述至少一个第二驱动单元的每一个将所述驱动信号作为反馈信号提供至所述逻辑模块的输入端。

4.根据权利要求3所述的驱动电路，其中，所述逻辑模块包括：

第一逻辑链电路，用于根据所述反馈信号、所述第二使能信号和所述数据信号提供第一栅极控制信号至所述第一晶体管的控制端；

第二逻辑链电路，用于根据所述反馈信号、所述第二使能信号和所述数据信号提供第二栅极控制信号至所述第二晶体管的控制端。

5.根据权利要求4所述的驱动电路，其中，

所述第一逻辑链电路包括耦接在所述第一逻辑链电路的输入端和输出端或非门，用于根据所述第二使能信号的反相信号、所述反馈信号和所述数据信号输入控制所述第一晶体管的开启和断开。

6.根据权利要求5所述的驱动电路，其中，

所述第一逻辑链电路还包括耦接在所述或非门的输出端至所述第一晶体管的栅极之间的第三反相器；

所述第一晶体管为PMOS管，所述第一晶体管的源极连接所述驱动电源，漏极连接至所述驱动电路的输出端。

7.根据权利要求6所述的驱动电路，其中，

所述第二逻辑链电路包括耦接在所述第二逻辑链电路的输入端和输出端的与非门，用于根据所述第二使能信号、所述反馈信号和所述数据信号控制所述第二晶体管的开启和断开。

8.根据权利要求7所述的驱动电路，其中，

所述第二逻辑链电路还包括耦接在所述与非门的输出端至所述第二晶体管的栅极之间的第四反相器；

所述第二晶体管为NMOS管，所述第二晶体管的源极连接参考地，漏极连接至所述驱动电路的输出端。

9.根据权利要求8所述的驱动电路，其中，

所述第二逻辑链电路包括第二反相器，用于提供所述数据信号的反相信号，且所述至少一个第二驱动单元的第二逻辑链电路共用一个所述第二反相器。

Images