CN111106822A - 一种电源上电模块 - Google Patents

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Abstract

本发明公开了一种电源上电模块，用于控制数字I/O的开闭状态，其特征在于，一种电源上电模块，用于控制数字I/O的开闭状态，包括VDDC电源、VDDIO电源、下拉MOS管N1、第一传输MOS管P1、第二传输MOS管P2和延时单元；所述下拉MOS管N1的栅极连接所述VDDC电源，所述下拉MOS管N1的源极接地，漏极连接A节点；所述第一传输MOS管P1和第二传输MOS管P2的源极同时连接VDDIO电源，漏极分别连接A节点和B节点，栅极分别连接B节点和A节点，且所述A节点和B节点互为反向信号；所述B节点连接控制信号FP。本发明提供的一种电源上电模块，其产生的控制信号FP能够正确开启或关闭数字I/O，既能保证数字I/O不漏电，也避免了现有技术中电源上电模块本身的漏电。

Description

一种电源上电模块
技术领域
本发明涉及集成电路领域，具体涉及一种电源上电模块。
背景技术
在集成电路中，通常包含I/O电路和内核电路。I/O电路是芯片内核电路和外部信号的中间媒介，它可以将外部信号传输到内核电路，也可以将内核电路信号发送到外部，实现芯片内外部的双向数据传输。I/O电路包含数字I/O，模拟I/O，电源I/O等功能模块。
随着工艺节点的缩小，内核电路的电源电压通常比外部电压低，这样电源I/O就需要高、低压两套电源——给I/O电路供电的VDDIO电源和给内核电路供电的VDDC电源。当芯片上电使用时，如果VDDIO电源先上电，而VDDC电源未上电，那么内核电路至IO电路之间的数据接口是浮动(floating)的电平信号。数据接口浮动的电平信号会引起I/O电路漏电，产生大的功耗，这种情况有悖于产品的低功耗要求。因此，需要寻找新的控制方法来避免由VDDIO电源先上电引起的漏电。
现有技术中在电源I/O中增加了电源上电模块，电源上电模块所要实现的功能是：由电源产生控制信号FP，控制信号FP控制数字I/O的开闭状态。图1是一种带有输出功能的数字I/O，由VDDC电源和VDDIO电源供电，电路端口包括：控制信号FP，输出使能(Outputenable)，内部信号(Core signal)，信号输出PAD。输出使能可以控制这个输出I/O是否开启输出功能。在芯片的I/O环中，一般会用到多个数字I/O，除了图1描述的输出I/O，还有输入I/O，输入输出I/O等。控制信号FP同时控制所有数字I/O的开启或关闭。控制信号FP由VDDC电源产生，若VDDC电源未上电，则控制信号FP会关闭数字I/O，避免数据浮动引起的漏电，节约功耗。
图2为现有的一种电源上电模块，即以VDDC电源为输入信号，通过反向器(或缓冲器)模块，产生控制信号FP。反向器模块是VDDIO电源供电，由MOS器件组成，输入信号VDDC电源电压范围0～VDDC，控制信号FP电压范围0～VDDIO。VDDC电源是否上电决定了控制信号FP的高低电平，从而控制数字I/O是否开启。然而，由于上电模块中VDDC输入级是I/O器件，与core器件不同，VDDC电源上电后的高电平无法完全关断输入级I/O PMOS管，所以VDDC电源上电工作后会有持续的漏电流。在现有的技术中，可以通过减小输入级PMOS宽、长比，来降低电源和地之间的漏电流。但该技术虽然降低了数字I/O的漏电大小，但无法完全解决漏电的问题，在芯片工作时仍然会产生多余的功耗，且浪费的功耗随着模块的多次使用而增加。因此，现有的电源上电模块依旧存在浪费功耗的问题。
发明内容
本发明的目的是提供一种电源上电模块，其产生的控制信号FP能够正确开启或关闭数字I/O，既能保证数字I/O不会由于VDDIO电源先上电，VDDC电源后上电而产生漏电，也避免了现有技术中电源上电模块本身的漏电。
为了实现上述目的，本发明采用如下技术方案：一种电源上电模块，用于控制数字I/O的开闭状态，包括VDDC电源、VDDIO电源、下拉MOS管N1、第一传输MOS管P1、第二传输MOS管P2和延时单元；
所述下拉MOS管N1的栅极连接所述VDDC电源，所述下拉MOS管N1的源极接地，漏极连接A节点；所述第一传输MOS管P1和第二传输MOS管P2的源极同时连接VDDIO电源，漏极分别连接A节点和B节点，栅极分别连接B节点和A节点，且所述A节点和B节点互为反向信号；所述B节点连接控制信号FP；
其中，所述VDDC电源的电压小于所述VDDIO电源的电压，当所述VDDIO电源上电，所述VDDC电源未上电时，所述延时单元确保B节点的电压增加速率小于A节点的电压增加速率，使得A节点为高电平，B节点为低电平，进而控制信号FP为低电平，控制数字I/O关闭。
进一步地，所述延时单元包括第一电容，所述第一电容的一端接地，另一端连接B节点；当所述VDDIO电源上电，且所述VDDC电源未上电时，处于充电状态的第一电容确保B节点的电压增加速率小于A节点的电压增加速率。
进一步地，所述电源上电模块还包括反馈单元，所述反馈单元包括反馈MOS管N2，所述反馈MOS管N2的源极接地，漏极连接所述B节点，栅极连接A节点。
进一步地，所述延时单元包括第二电容，所述第二电容的一端连接所述第一传输MOS管P1的源极，另一端连接所述第一传输MOS管P1的漏极；当所述VDDIO电源上电，且所述VDDC电源未上电时，处于充电状态的第二电容确保A节点的电压增加速率大于B节点的电压增加速率。
进一步地，所述电源上电模块还包括反馈单元，所述反馈单元包括反馈MOS管N2，所述反馈MOS管N2的源极接地，漏极连接所述B节点，栅极连接A节点。
进一步地，所述延时单元包括第一电容和第二电容，所述第一电容的一端接地，另一端连接B节点；所述第二电容的一端连接所述第一传输MOS管P1的源极，另一端连接所述第一传输MOS管P1的漏极；当所述VDDIO电源上电，且所述VDDC电源未上电时，处于充电状态的第一电容和/或第二电容确保B节点的电压增加速率小于A节点的电压增加速率。
进一步地，所述电源上电模块还包括反馈单元，所述反馈单元包括反馈MOS管N2，所述反馈MOS管N2的源极接地，漏极连接所述B节点，栅极连接A节点。
本发明的有益效果为：本发明提供的电源上电模块可以避免VDDIO电源先上电，VDDC电源后上电过程中数字I/O产生的漏电，降低了数字I/O的功耗；本发明结构简单，版图面积较小，避免了复杂的电路结构设计，且能节省芯片面积。
附图说明
附图1为现有技术中一种带有输出功能的数字I/O示意图。
附图2为现有技术中的现有的一种电源上电模块。
附图3为实施例1中一种电源上电模块。
附图4为实施例2中一种电源上电模块。
附图5为实施例3中一种电源上电模块。
附图6为实施例4中一种电源上电模块。
附图7为实施例5中一种电源上电模块。
附图8为实施例6中一种电源上电模块。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面结合附图对本发明的具体实施方式做进一步的详细说明。
本发明提供的一种电源上电模块，包括向内核电路供电的VDDC电源、向I/O电路供电的VDDIO电源、下拉MOS管N1、第一传输MOS管P1、第二传输MOS管P2和延时单元；其中，下拉MOS管N1为NMOS管，第一传输MOS管P1和第二传输MOS管P2均为PMOS管。
下拉MOS管N1的栅极连接VDDC电源，下拉MOS管N1的源极接地，漏极连接A节点，第一传输MOS管P1和第二传输MOS管P2的源极同时连接VDDIO电源，漏极分别连接A节点和B节点，栅极分别连接B节点和A节点，A节点和B节点互为反向信号；B节点连接控制信号FP。其中，控制信号FP用于控制数字I/O的开启或者关闭，具体可以设置控制信号FP为低电平时，控制数字I/O关闭，设置控制信号FP为高电平时，控制数字I/O打开。
其中，用于向内核电路供电的VDDC电源电压远小于用于向I/O电路供电的VDDIO电源电压，如背景技术所述，如果VDDIO电源先上电，而VDDC电源未上电，那么内核电路至IO电路之间的数据接口是浮动(floating)的电平信号。数据接口浮动的电平信号会引起I/O电路漏电。为了避免VDDIO电源先上电，而VDDC电源未上电时的漏电现象，本发明增加了延时单元，本发明需要确保当VDDIO电源上电，且VDDC电源未上电时，通过延时单元的作用控制B节点的电压上升速率小于A节点的电压上升速率；从而使得B节点为低电平，进入使控制得信号FP为低电平，控制数字I/O关闭，避免现有技术中电源上电模块的漏电问题。
具体的，本发明中下拉MOS管N1、第一传输MOS管P1、第二传输MOS管P2等形成电平转换电路，VDDIO电源上电，且VDDC电源未上电时，由于下拉MOS管N1的栅极连接至VDDC电源，因此，下拉MOS管N1为关闭状态。由于VDDIO电源上电，A节点和B节点的电压会受到第一传输MOS管和第二传输MOS管的耦合电容影响，呈现电压增加的趋势。结合附图3可知，电平转换电路中第一传输MOS管P1的栅极连接B节点，第二传输MOS管P2的栅极连接A节点，A节点和B节点互为反向信号；一旦A节点和B节点中的一个节点的电压上升较快，由于电平转换电路的交叉反馈结构，另一个节点的电位会快速下降，促使其中一个节点变为高电平，另一个节点变为低电平。若没有本发明中的延时单元，A节点和B节点的状态是不确定的，即不确定哪个节点会变为高电平，哪个节点会变为低电平。因此，本发明中增加了延时单元，延时单元可以作用在B节点上，确保B节点的电压增加速率小于A节点的电压增加速率；也可以作用在A节点上，确保A节点的电压增加速率大于B节点的电压增加速率。也可以同时作用在A节点和B节点上，确保A节点的电压增加速率大于B节点的电压增加速率。具体的延时单元可以为电容，具体的电路连接关系详见实施例1、实施例3和实施例5。值得说明的是，本发明中A节点和B节点只有两种状态，高电平和低电平，高电平时对应的电压为VDDIO，低电平时对应的电压为0；VDDIO为VDDIO电源提供的电压值。鉴于电平转换电路的交叉反馈结构，A节点和B节点的变化时间非常快，可以快速使得B节点变为低电平，A节点变为高电平。
除了延时单元以外，优选的，本发明还可以在电源上电模块中增加反馈单元，反馈单元包括反馈MOS管N2，反馈MOS管N2的源极接地，漏极连接B节点，栅极连接A节点。反馈单元一旦检测到A节点和B节点之间的电位差，且该电位差达到反馈MOS管N2的开启电压时，反馈MOS管N2导通，可以进一步拉低B节点的电压，使得B节点的电压快速下降为低电平，即接地。
以下通过结合具体实施例和附图对本发明做进一步解释说明：
实施例1
如附图3所示，本实施例提供的一种电源上电模块，包括VDDC电源、VDDIO电源、下拉NMOS管N1、第一传输PMOS管P1、第二传输PMOS管P2和延时单元，延时单元具体为第一电容；其中，下拉NMOS管N1的栅极连接VDDC电源，下拉NMOS管N1的漏极接地，源极连接A节点，第一传输PMOS管P1和第二传输PMOS管P2的源极同时连接VDDIO电源，漏极分别连接A节点和B节点，栅极分别连接B节点和A节点，且A节点和B节点互为反向信号。第一电容一端接地，另一端连接B节点，本实施例中第一电容只是起到延时的作用，所以可以使用多种类型的电容，包括但不限于MOM电容，MOS电容等。
请继续参阅附图3，当VDDIO电源上电，VDDC电源未上电时，由于下拉NMOS管N1的栅极连接至VDDC电源，此时下拉NMOS管N1为关闭状态，同时，第一电容处于对地充电状态，充电状态的第一电容可以拉低B节点电压，从而使得B节点的电压上升速率较慢，A节点的电压上升速率较快，最终通过电平转换电路的交叉反馈特性，使得A节点具有高电压，B节点具有低电压，从而使得控制信号FP具有低电平，控制数字I/O关闭。值得说明的是，本实施例中要想确保B节点的电压上升速率小于A节点的电压上升速率，需要确保第一电容处于对地充电状态，一旦第一电容充电达到饱和，则不能将B节点的电压拉低。
当VDDC电源上电时，下拉NMOS管N1栅极接收到强激励电压VDDC，下拉NMOS管N1导通，使得A节点的电压瞬间降为0；同时鉴于电平转换电路的反馈机理，A节点的电压快速降低为0，使B节点的电压快速上升至VDDIO，使得控制信号FP为高电平，控制数字I/O开启。
实施例2
如附图4所示，本实施例提供的一种电源上电模块相比实施例1，增加了反馈单元，反馈单元包括反馈MOS管N2，反馈MOS管N2的源极接地，漏极连接B节点，栅极连接A节点。反馈单元一旦检测到A节点和B节点之间的电位差，且该电位差达到反馈MOS管N2的开启电压时，反馈MOS管N2导通，可以进一步拉低B节点的电压，使得B节点的电压快速下降为低电平，即接地。其余电路结构与实施例1相同。
请继续参阅附图4，当VDDIO电源上电，VDDC电源未上电时，下拉NMOS管N1为关闭状态，充电状态的第一电容可以拉低B节点电压，从而使得B节点的电压上升速率较慢，A节点的电压上升速率较快，最终通过电平转换电路的交叉反馈特性，使得A节点具有高电压，B节点具有低电压；同时反馈NMOS管N2的栅极连接A节点，一旦检测到A节点电压大于B节点之电压，且电压差大于反馈NMOS管N2的开启电压，反馈NMOS管N2导通，使得B节点的电压快速下降至0。从而使得控制信号FP具有低电平，控制数字I/O关闭。
当VDDC电源上电时，下拉NMOS管N1栅极接收到强激励电压VDDC，下拉NMOS管N1导通，使得A节点的电压瞬间降为0；同时鉴于电平转换电路的反馈机理，A节点的电压快速降低为0，使B节点的电压快速上升至VDDIO，使得控制信号FP为高电平，控制数字I/O开启。
实施例3
如附图5所示，本实施例提供的一种电源上电模块，包括VDDC电源、VDDIO电源、下拉NMOS管N1、第一传输PMOS管P1、第二传输PMOS管P2和延时单元，延时单元具体为第二电容；其中，下拉NMOS管N1的栅极连接VDDC电源，下拉NMOS管N1的漏极接地，源极连接A节点，第一传输PMOS管P1和第二传输PMOS管P2的源极同时连接VDDIO电源，漏极分别连接A节点和B节点，栅极分别连接B节点和A节点，且A节点和B节点互为反向信号。第二电容的一端连接第一传输MOS管P1的源极，另一端连接第一传输MOS管P1的漏极，且该第二电容只是起到延时的作用，所以可以使用多种类型的电容，包括但不限于MOM电容，MOS电容等。
请继续参阅附图5，当VDDIO电源上电，VDDC电源未上电时，由于下拉NMOS管N1的栅极连接至VDDC电源，此时下拉NMOS管N1为关闭状态，同时，第二电容处于充电状态，充电状态中的第二电容可以拉高A节点的电压，使得A节点的电压上升速率较快，B节点的电压上升速率较慢，最终通过电平转换电路的交叉反馈特性，使得A节点具有高电压，B节点具有低电压，从而使得控制信号FP具有低电平，控制数字I/O关闭。值得说明的是，本实施例中要想确保A节点的电压上升速率大于B节点的电压上升速率，需要确保第二电容处于充电状态，一旦第二电容充电达到饱和，则不能将A节点的电压拉高。
当VDDC电源上电时，下拉NMOS管N1栅极接收到强激励电压VDDC，下拉NMOS管N1导通，使得A节点的电压瞬间降为0；同时鉴于电平转换电路的反馈机理，A节点的电压快速降低为0，使B节点的电压快速上升至VDDIO，使得控制信号FP为高电平，控制数字I/O开启。
实施例4
如附图6所示，本实施例提供的一种电源上电模块相比实施例2，增加了反馈单元，反馈单元包括反馈MOS管N2，反馈MOS管N2的源极接地，漏极连接B节点，栅极连接A节点。反馈单元一旦检测到A节点和B节点之间的电位差，且该电位差达到反馈MOS管N2的开启电压时，反馈MOS管N2导通，可以进一步拉低B节点的电压，使得B节点的电压快速下降为低电平，即接地。其余电路结构与实施例1相同。
请继续参阅附图6，当VDDIO电源上电，VDDC电源未上电时，下拉NMOS管N1为关闭状态，同时，第二电容处于充电状态，充电状态中的第二电容可以拉高A节点的电压，使得A节点的电压上升速率较快，B节点的电压上升速率较慢，最终通过电平转换电路的交叉反馈特性，使得A节点具有高电压，B节点具有低电压；同时反馈NMOS管N2的栅极连接A节点，一旦检测到A节点电压大于B节点之电压，且电压差大于反馈NMOS管N2的开启电压，反馈NMOS管N2导通，使得B节点的电压快速下降至0。从而使得控制信号FP具有低电平，控制数字I/O关闭。
当VDDC电源上电时，下拉NMOS管N1栅极接收到强激励电压VDDC，下拉NMOS管N1导通，使得A节点的电压瞬间降为0；同时鉴于电平转换电路的反馈机理，A节点的电压快速降低为0，使B节点的电压快速上升至VDDIO，使得控制信号FP为高电平，控制数字I/O开启。
实施例5
如附图7所示，本实施例提供的一种电源上电模块，包括VDDC电源、VDDIO电源、下拉NMOS管N1、第一传输PMOS管P1、第二传输PMOS管P2和延时单元，延时单元具体包括第一电容和第二电容；其中，下拉NMOS管N1的栅极连接VDDC电源，下拉NMOS管N1的漏极接地，源极连接A节点，第一传输PMOS管P1和第二传输PMOS管P2的源极同时连接VDDIO电源，漏极分别连接A节点和B节点，栅极分别连接B节点和A节点，且A节点和B节点互为反向信号。第一电容一端接地，另一端连接B节点，第二电容的一端连接第一传输MOS管P1的源极，另一端连接第一传输MOS管P1的漏极。本发明中第一电容和第二电容只是起到延时的作用，所以可以使用多种类型的电容，包括但不限于MOM电容，MOS电容等。
请继续参阅附图7，当VDDIO电源上电，VDDC电源未上电时，由于下拉NMOS管N1的栅极连接至VDDC电源，此时下拉NMOS管N1为关闭状态，同时，第一电容和第二电容均处于充电状态，充电状态中的第一电容可以拉低B节点电压，充电状态中的第二电容可以拉高A节点电压，从而使得A节点的电压上升速率较快，B节点的电压上升速率较慢，最终通过电平转换电路的交叉反馈特性，使得A节点具有高电压，B节点具有低电压，从而使得控制信号FP具有低电平，控制数字I/O关闭。值得说明的是，本实施例中要想确保A节点的电压上升速率大于B节点的电压上升速率，需要确保第一电容和/或第二电容处于充电状态，一旦第一电容和第二电容充电均达到饱和，则不能将A节点的电压拉高，或者将B节点的电压拉低。
当VDDC电源上电时，下拉NMOS管N1栅极接收到强激励电压VDDC，下拉NMOS管N1导通，使得A节点的电压瞬间降为0；同时鉴于电平转换电路的反馈机理，A节点的电压快速降低为0，使B节点的电压快速上升至VDDIO，使得控制信号FP为高电平，控制数字I/O开启。
实施例6
如附图8所示，本实施例提供的一种电源上电模块相比实施例4，增加了反馈单元，反馈单元包括反馈MOS管N2，反馈MOS管N2的源极接地，漏极连接B节点，栅极连接A节点。反馈单元一旦检测到A节点和B节点之间的电位差，且该电位差达到反馈MOS管N2的开启电压时，反馈MOS管N2导通，可以进一步拉低B节点的电压，使得B节点的电压快速下降为低电平，即接地。其余电路结构与实施例1相同。
请继续参阅附图8，当VDDIO电源上电，VDDC电源未上电时，下拉NMOS管N1为关闭状态，同时，第一电容和/或第二电容处于充电状态，充电状态中的第一电容可以拉低B节点电压，充电状态中的第二电容可以拉高A节点电压，从而使得A节点的电压上升速率较快，B节点的电压上升速率较慢，最终通过电平转换电路的交叉反馈特性，使得A节点具有高电压，B节点具有低电压；同时反馈NMOS管N2的栅极连接A节点，一旦检测到A节点电压大于B节点之电压，且电压差大于反馈NMOS管N2的开启电压，反馈NMOS管N2导通，使得B节点的电压快速下降至0。从而使得控制信号FP具有低电平，控制数字I/O关闭。
当VDDC电源上电时，下拉NMOS管N1栅极接收到强激励电压VDDC，下拉NMOS管N1导通，使得A节点的电压瞬间降为0；同时鉴于电平转换电路的反馈机理，A节点的电压快速降低为0，使B节点的电压快速上升至VDDIO，使得控制信号FP为高电平，控制数字I/O开启。
以上所述仅为本发明的优选实施例，所述实施例并非用于限制本发明的专利保护范围，因此凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包含在本发明所附权利要求的保护范围内。

Claims (7)

1.一种电源上电模块，用于控制数字I/O的开闭状态，其特征在于，包括VDDC电源、VDDIO电源、下拉MOS管N1、第一传输MOS管P1、第二传输MOS管P2和延时单元；
所述下拉MOS管N1的栅极连接所述VDDC电源，所述下拉MOS管N1的源极接地，漏极连接A节点；所述第一传输MOS管P1和第二传输MOS管P2的源极同时连接VDDIO电源，漏极分别连接A节点和B节点，栅极分别连接B节点和A节点，所述A节点和B节点互为反向信号；所述B节点连接控制信号FP；
其中，所述VDDC电源的电压小于所述VDDIO电源的电压，当所述VDDIO电源上电，且所述VDDC电源未上电时，所述延时单元确保B节点的电压增加速率小于A节点的电压增加速率，使得A节点为高电平，B节点为低电平，进而控制信号FP为低电平，控制数字I/O关闭。
2.根据权利要求1所述的一种电源上电模块，其特征在于，所述延时单元包括第一电容，所述第一电容的一端接地，另一端连接B节点；当所述VDDIO电源上电，且所述VDDC电源未上电时，处于充电状态的第一电容确保B节点的电压增加速率小于A节点的电压增加速率。
3.根据权利要求2所述的一种电源上电模块，其特征在于，所述电源上电模块还包括反馈单元，所述反馈单元包括反馈MOS管N2，所述反馈MOS管N2的源极接地，漏极连接所述B节点，栅极连接A节点。
4.根据权利要求1所述的一种电源上电模块，其特征在于，所述延时单元包括第二电容，所述第二电容的一端连接所述第一传输MOS管P1的源极，另一端连接所述第一传输MOS管P1的漏极；当所述VDDIO电源上电，所述VDDC电源未上电时，处于充电状态的第二电容确保A节点的电压增加速率大于B节点的电压增加速率。
5.根据权利要求4所述的一种电源上电模块，其特征在于，所述电源上电模块还包括反馈单元，所述反馈单元包括反馈MOS管N2，所述反馈MOS管N2的源极接地，漏极连接所述B节点，栅极连接A节点。
6.根据权利要求1所述的一种电源上电模块，其特征在于，所述延时单元包括第一电容和第二电容，所述第一电容的一端接地，另一端连接B节点；所述第二电容的一端连接所述第一传输MOS管P1的源极，另一端连接所述第一传输MOS管P1的漏极；当所述VDDIO电源上电，所述VDDC电源未上电时，处于充电状态的第一电容和/或第二电容确保B节点的电压增加速率小于A节点的电压增加速率。
7.根据权利要求6所述的一种电源上电模块，其特征在于，所述电源上电模块还包括反馈单元，所述反馈单元包括反馈MOS管N2，所述反馈MOS管N2的源极接地，漏极连接所述B节点，栅极连接A节点。
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