CN105027439B - 带有低等待时间升压电路的电压电平移位器 - Google Patents
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Abstract
本公开的某些方面提供了采用低等待时间的AC耦合升压电路的电压电平移位电路，以及纳入此类电平移位电路的其他电路和装置。此类电平移位电路相比于常规电平移位器提供显著更低的等待时间(例如，减小了至少二分之一的等待时间)。通过提供在诸仿真角上一致的等待时间，本文描述的电平移位电路与常规电平移位器相比还提供显著更低的功耗和减少的占空循环畸变。
Description
技术领域
本公开的某些方面一般涉及电子电路，尤其涉及电压电平移位电路。
背景
随着集成电路(IC)的最小特征尺寸持续缩减以及对功耗降低的期望持久存在，数字电路的核心逻辑部分正由越来越低的电压供电，诸如低至1.0V或更低。然而，IC的其他部分(例如，输入/输出(I/O)部分)的电源电压可能仍处于较高电压电平，诸如1.8V、2.5V、3.3V或更高。这些较高电压电平可被用于与其他逻辑类型对接或者用于确保与其他设备的兼容性。因此，使用电压电平移位器来将数字输入信号从相对低的电源电压进行电平移位到高电源电压，或者反之。
电压电平移位器在许多应用中被用作低电压与高电压控制或时钟信号之间的接口。这些应用包括模数转换器(ADC)、数模转换器(DAC)、时钟电平移位器、以及具有多个电源电压的任何其他高速接口。理想的电平移位器将输入信号移位到不同电平，并且没有任何问题地将两个接口连接在一起，使得该电平移位器的影响几乎是可忽略的。然而，常规的电平移位器可能具有高等待时间、在电压电平极值的各种组合下不一致的性能、和/或在高速接口应用中畸变的占空循环。
作为常规电平移位器的示例，2011年9月11日授予Riccio且题为“Level Shifterfor Multiple Supply Voltage Circuitry(用于多电源电压电路系统的电平移位器)”的美国专利No.6,288,591描述了用于将低电压输入信号移位到高电压输出信号的方法和装置。Riccio的一个示例电平移位器包括电压移位级，其具有第一和第二控制输入节点以及输出节点，其中基于在这些控制输入节点处接收到的控制信号来在输出节点处产生输出信号。该电平移位器还包括：串联耦合在输入节点与第一控制输入节点之间的第一和第二输入反相器；以及耦合在输入节点与第二控制输入节点之间的第三输入反相器。Riccio的第二反相器可包括互补的第一和第二晶体管，每个晶体管的控制端子被耦合至第一反相器的输出。第一晶体管的第一端子耦合至输入节点，且第一晶体管被结构化成基于由第一反相器输出的信号的逻辑值来将输入信号传递到第一控制输入节点。第三反相器可包括互补的第三和第四晶体管，每个晶体管的控制端子被耦合至输入节点。第三晶体管的第一端子耦合至第一反相器的输出，且第三晶体管被结构化成基于输入信号的逻辑值来将由第一反相器输出的信号传递到第二控制输入节点。
2010年8月17日授予Luo且题为“Level Shifter for High-Speed and Low-Leakage Operation(用于高速和低漏泄操作的电平移位器)”的美国专利No.7,777,547也描述了能够在具有不同工作电压摆幅的两个电路系统之间进行对接的示例电压电平移位器。Luo的一个示例电平移位器包括：具有低电源电压的输入缓冲器，用于将外部输入信号反相成内部输入信号；以及具有高电源电压的输出缓冲器，用于将内部输入信号反相成外部输出信号。外部输入信号的高电平低于外部输出信号的高电平。该电压电平移位器被设计成使得输入缓冲器操作成达成低漏泄和高速性能。
概述
本公开的某些方面一般涉及采用低等待时间、低畸变的升压电路的电压电平移位电路。该电平移位电路可被用于在具有多个电源电压的应用中将低电压电平信号(例如，控制或时钟信号)移位到高电压电平信号。
本公开的某些方面提供了一种用于将输入信号从第一电压电平进行电平移位到第二电压电平的电路。该电平移位电路一般包括：交流(AC)耦合升压电路，其被配置成推升输入信号，以使得该升压电路的第一和第二节点具有大于或等于第一电压电平的电压值；第一逻辑反相器，其被配置成产生具有最高达第二电压电平的幅度的第一输出信号，其中该升压电路的第一节点耦合至第一逻辑反相器的输入；以及第二逻辑反相器，其被配置成产生具有最高达第二电压电平的幅度的第二输出信号，其中该升压电路的第二节点耦合至第二逻辑反相器的输入。对于某些方面，第一或第二逻辑反相器中的至少一者包括互补金属氧化物半导体(CMOS)反相器。
根据某些方面，该升压电路一般包括第一电容器，其耦合至该升压电路的第一节点并被配置成接收该输入信号的逻辑反相。该升压电路还可包括第二电容器，其耦合至该升压电路的第二节点并被配置成接收该输入信号。
根据某些方面，该升压电路由第三电压电平供电。第三电压电平可不同于或等于第一电压电平。对于某些方面，第一和第二节点的电压值位于第一电压电平与第一和第三电压电平之和之间(含第一电压电平以及第一和第三电压电平之和)。如果第一和第三电压电平相同，则第一和第二节点的电压值位于第一电压电平与两倍第一电压电平之间(含第一电压电平以及两倍第一电压电平)。
根据某些方面，该升压电路包括第一和第二开关，它们被配置成在闭合时分别将第三电压电平连接至该升压电路的第一和第二节点。该升压电路的第二节点可以是对第一开关的控制，且该升压电路的第一节点可以是对第二开关的控制。对于某些方面，第一和第二开关包括第一和第二n沟道金属氧化物半导体场效应晶体管(MOSFET)。第一晶体管(即，第一n沟道MOSFET、或即NMOS)的栅极可耦合至该升压电路的第二节点，第一晶体管的源极可耦合至该升压电路的第一节点，并且第一晶体管的漏极可耦合至第三电压电平。第二晶体管(即，第二NMOS)的栅极可耦合至该升压电路的第一节点，第二晶体管的源极可耦合至该升压电路的第二节点，并且第二晶体管的漏极可耦合至第三电压电平。
对于某些方面，在电平移位电路中，某些晶体管的漏极和源极可彼此交换。例如，第一晶体管的栅极可耦合至该升压电路的第二节点，第一晶体管的漏极可耦合至该升压电路的第一节点，并且第一晶体管的源极可耦合至第一电压电平。作为另一示例，第二晶体管的栅极可耦合至该升压电路的第一节点，第二晶体管的漏极可耦合至该升压电路的第二节点，并且第二晶体管的源极可耦合至第一电压电平。
根据某些方面，第二电压电平可高于第一电压电平。对于某些方面，第一输出信号可以是第二输出信号的逻辑反相。对于某些方面，该输入信号的逻辑反相驱动第一逻辑反相器的另一输入，和/或该输入信号驱动第二逻辑反相器的另一输入。
根据某些方面，该升压电路的第一或第二节点被配置成在该输入信号变为动态之前被初始化为起始值。
根据某些方面，第三电压电平由第二电压电平供电且被配置成经由跟踪电路来跟踪第二电压电平。该跟踪电路可包括p沟道MOSFET(PMOS)。该PMOS的源极可耦合至第二电压电平，该PMOS的漏极可耦合至该PMOS的栅极，并且该PMOS的栅极可耦合至第三电压电平。
根据某些方面，该电平移位电路进一步包括：第一开关，其被配置成在闭合时将该升压电路的第一节点连接至第一逻辑反相器的输入；第二开关，其被配置成在闭合时将该升压电路的第二节点连接至第二逻辑反相器的输入；第三开关，其被配置成在闭合时将第一逻辑反相器的输入短接至第一电压电平的基准电压电平；以及第四开关，其被配置成在闭合时将第二逻辑反相器的输入短接至第一电压电平的基准电压电平。该基准电压电平可以是例如地。对于某些方面，该输入信号可控制第一或第三开关中的至少一者的操作，和/或该输入信号的逻辑反相可控制第二或第四开关中的至少一者的操作。
本公开的某些方面提供了电子信号转换器，诸如模数转换器(ADC)(例如，delta-sigma(ΔΣ)ADC)或数模转换器(DAC)。该转换器一般包括如上所述的电平移位电路。例如，输入信号可以是用于该转换器的采样时钟信号。
本公开的某些方面提供了一种用于无线通信的装置。该装置一般包括至少一个发射电路或接收电路，其一般包括如上所述的电平移位电路。
本公开的某些方面提供了一种用于将输入信号从第一电压电平进行电平移位到第二电压电平的方法。该方法一般包括：在AC耦合升压电路中推升输入信号，以使得该升压电路的第一和第二节点具有大于或等于第一电压电平的电压值；以及从第一逻辑反相器输出具有最高达第二电压电平的幅度的第一输出信号，其中该升压电路的第一节点耦合至第一逻辑反相器的输入。对于某些方面，该方法进一步包括从第二逻辑反相器输出具有最高达第二电压电平的幅度的第二输出信号，其中该升压电路的第二节点耦合至第二逻辑反相器的输入。
附图简述
为了能详细理解本公开的以上陈述的特征所用的方式，可参照各方面来对以上简要概述的内容进行更具体的描述，其中一些方面在附图中解说。然而应该注意，附图仅解说了本公开的某些典型方面，故不应被认为限定其范围，因为本描述可允许有其他等同有效的方面。
图1是根据本公开的某些方面的带有AC耦合升压电路的示例电平移位电路的框图。
图2是根据本公开的某些方面的示例AC耦合升压电路的框图。
图3是根据本公开的某些方面的第一配置中的带有AC耦合升压电路的示例电平移位电路的示意图。
图4是根据本公开的某些方面的第二配置中的带有AC耦合升压电路的示例电平移位电路的示意图。
图5解说了根据本公开的某些方面的添加到图4的示意图的示例电压跟踪电路。
图6解说了根据本公开的某些方面的添加到图5的示意图的示例初始化开关。
图7解说了根据本公开的某些方面的在操作期间图3的示意图中的各个节点处的示例电压轨迹。
图8解说了根据本公开的某些方面的在操作期间图4的示意图中的各个节点处的示例电压轨迹。
图9是根据本公开的某些方面的用于对输入信号进行电压电平移位的示例操作的流程图。
详细描述
以下描述本公开的各个方面。应当明显的是，本文的教导可以用各种各样的形式来体现，并且本文所公开的任何特定结构、功能或两者仅是代表性的。基于本文的教导，本领域技术人员应领会本文所公开的方面可独立于任何其它方面来实现并且这些方面中的两个或更多个可以用各种方式加以组合。例如，可以使用本文所阐述的任何数目的方面来实现装置或实践方法。另外，可使用作为本文所阐述的一个或多个方面的补充或与之不同的其他结构、功能性、或者结构和功能性来实现此种装置或实践此种方法。不仅如此，一方面可包括权利要求的至少一个元素。
措辞“示例性”在本文中用于表示“用作示例、实例或解说”。本文中描述为“示例性”的任何方面不必被解释为优于或胜过其他方面。
示例电平移位电路
电压电平移位电路(或电平移位器)在许多应用中被用作低电压与高电压控制或时钟信号之间的接口。这些应用包括模数转换器(ADC)、数模转换器(DAC)、时钟电平移位器、以及具有多个电源电压的任何其他高速接口。例如，接入点(AP)或用户终端的收发机前端中的发射和/或接收电路可纳入一个或多个电平移位电路，诸如纳入在用于传送的DAC中或者用于接收的ADC中。
遗憾的是，常规电平移位电路通常具有高等待时间。在一些电路中(例如，在Δ-ΣADC中)，此类高等待时间限制了ADC的有效采样或放大时间。此外，电平移位器等待时间在诸仿真角上具有宽泛变动(例如，电平移位器中的这两个不同电压电平中每一者的最大值和最小值的各种组合，由此提供4个不同角)。这种变动使诸角上总体性能的一致性降级。不仅如此，常规电平移位器的上升和下降时间延迟也没有良好对准，并且这使得高速接口应用中的占空循环发生畸变。
相应地，需要具有低等待时间、低功耗、低占空循环畸变、以及在各种操作条件下有一致性能的电平移位电路。
本公开的某些方面提供了采用低等待时间升压电路以力图解决等待时间和/或时钟畸变问题的电平移位电路。这些电平移位器具有在诸角上一致的等待时间，并且相比于常规架构消耗显著更少的功率。
图1是根据本公开的某些方面的示例电平移位电路100的框图，其用于对输入信号(Vin)进行移位以在振幅上从第一最大电压电平(V1)变动到第二最大电压电平(V2)。第二电压电平可高于第一电压电平。输入信号可在振幅上在第一电压电平(V1)与基准电压电平(Vref)之间变动。
电平移位电路100一般包括交流(AC)耦合升压电路102，其可如图所示地由第一电压电平(V1)供电，或者由第三电压电平(V3)供电，如以下详细描述的。AC耦合升压电路102被配置成使输入信号(Vin)升压，以使得该升压电路的第一和第二节点104、106具有大于或等于第一电压电平的电压值(例如，最高达第一电压电平的2倍(≤2V1))。电平移位电路100还包括第一逻辑反相器108，其被配置成产生具有最高达且包含第二电压电平(V2)的幅度的第一输出信号(Vout,1)。升压电路102的第一节点104耦合至第一逻辑反相器108的输入110。电平移位电路100还包括第二逻辑反相器112，其被配置成产生具有最高达且包含第二电压电平(V2)的幅度的第二输出信号(Vout,2)。升压电路102的第二节点106耦合至第二逻辑反相器112的输入114。对于某些方面，升压电路102可接收输入信号的逻辑反相而在其他方面，升压电路或者电平移位电路的另一部分可从接收到的输入信号(Vin)生成
图2是根据本公开的某些方面的示例AC耦合升压电路102的框图。该升压电路一般包括耦合至该升压电路的第一节点104的第一电容器202。第一电容器202可被配置成接收输入信号的逻辑反相升压电路102还包括耦合至该升压电路的第二节点106的第二电容器204。第二电容器可被配置成接收输入信号(Vin)。
升压电路102还包括第一和第二开关206、208，它们被配置成在闭合时分别将第一电压电平(V1)连接至升压电路的第一和第二节点104、106。第一和第二开关可交叉耦合，以使得升压电路102的第二节点106是对第一开关206的控制(即，控制其断开和闭合)，而该升压电路的第一节点104是对第二开关208的控制。
图3是根据本公开的某些方面的示例电平移位电路的示意图300。在示意图300中，输入信号(例如，低压差时钟信号CK_ldo)被移位以在振幅上从相对较低的最大电压电平(标示为Vdd_lo，其可例如相对于Vss或地具有电位0.9、0.95、或1.0V)变动到较高的最大电压电平(标示为Vdd_hi，其可例如相对于Vss或地具有电位1.65、1.8、或1.98V)。
在图3的拓扑中，该电压电平移位电路的核心包括甚低等待时间AC耦合升压电路。该AC耦合升压电路包括两个交叉耦合开关302、304，它们可以是n沟道金属氧化物半导体(NMOS)晶体管(不同于常规电平移位器拓扑中的PMOS晶体管)。这两个NMOS晶体管的漏极与较低电压电平(Vdd_lo)相连接。第一NMOS晶体管(第一交叉耦合开关302)的源极耦合至第二PMOS晶体管(第二交叉耦合开关304)的栅极。第二PMOS晶体管的源极耦合至第一NMOS晶体管的栅极。
该升压电路还包括两个电容器202、204。第一电容器202被配置成在一端接收输入信号的逻辑反相(例如，CKB_ldo)，并在另一端耦合至该升压电路的第一节点104(A1)。第一节点还可包括第二交叉耦合开关304的栅极和/或第一交叉耦合开关302的源极。第二电容器204被配置成在一端接收输入信号(例如，CK_ldo)，并在另一端耦合至该升压电路的第二节点106(A2)。第二节点还可包括第一交叉耦合开关302的栅极和/或第二交叉耦合开关304的源极。
该升压电路的输出通过开关S1、S2被施加到逻辑反相器108、112。开关S1、S2可以是p沟道金属氧化物半导体(PMOS)晶体管320、324，如图3中所解说。在这种情形中，第一PMOS晶体管320的漏极可耦合至该升压电路的第一节点(A1)，并且其源极可耦合至第一逻辑反相器108的输入(B1)。输入信号(例如，CK_ldo)可耦合至第一PMOS晶体管320的栅极并控制其操作。对称地，第二PMOS晶体管324的源极可耦合至该升压电路的第二节点(A2)，并且第二PMOS晶体管的漏极可耦合至第二逻辑反相器112的输入(B2)。输入信号的逻辑反相(例如，CKB_ldo)可耦合至第二PMOS晶体管324的栅极并控制其操作。
下拉开关S3、S4可被用于将逻辑反相器108、112的输入B1、B2下拉至地(或另一基准电压电平Vss)。如图3中解说的，下拉开关S3、S4可以是NMOS晶体管322、326。在此实例中，第一下拉NMOS晶体管322的漏极可耦合至第一逻辑反相器108的输入(B1)，且第一下拉NMOS晶体管的源极可耦合至基准电压电平(诸如地)。输入信号(例如，CK_ldo)可耦合至第一下拉NMOS晶体管322的栅极并控制其操作。类似地，第二下拉NMOS晶体管326的漏极可耦合至第二逻辑反相器112的输入(B2)，且其源极可耦合至基准电压电平(诸如地)。输入信号的逻辑反相(例如，CKB_ldo)可耦合至第二下拉NMOS晶体管326的栅极并控制其操作。
开关S1、S2的输出耦合至逻辑反相器108、112的输入以将这些输出在逻辑上反相，并且作为去往/来自耦合至该电压电平移位电路的总输出(CK_hv和CKB_hv)的电路的电流的源/阱。由较高电压电平(例如，Vdd_hi)供电但由开关S1、S2的输出和升压电路的输出在较低电压电平(例如，Vdd_lo)驱动的逻辑反相器108、112通常是电平移位电路的最终级，从而提供最高能摆动到该较高电压电平的输出。
如图3中所示，逻辑反相器108、112可以是互补金属氧化物半导体(CMOS)反相器。CMOS反相器通常包括至少一个PMOS晶体管310、314以及至少一个NMOS晶体管312、316。当至逻辑反相器108、112的输入为逻辑高(H)时，NMOS晶体管被激活并将该逻辑反相器的输出下拉至地，且PMOS晶体管截止。相反，当至逻辑反相器的输入为逻辑低(L)时，PMOS晶体管被激活并将该逻辑反相器的输出上拉至逻辑高(H)电平(例如，Vdd_hi)，且NMOS晶体管截止。
在操作期间，输入信号(例如，CK_ldo)可在基准电压电平(例如，Vss或地)与较低电压电平(例如，Vdd_lo)之间摆动。例如，如果输入信号是时钟，则输入信号可按时钟频率在Vss与Vdd_lo之间交替(具有特定占空比)，如图7中在关于图3的示意图300中的各个节点的示例电压轨迹700中解说的。这种波动的输入信号及其逻辑反相(例如，CKB_ldo)将通过电容器202、204以相反方式接通和关断交叉耦合开关302、304，由此引导第一和第二节点处的电压在较低电压电平(例如，Vdd_lo)与高于第一电压电平的电压值(取决于对该升压电路供电的电压)之间摆动。例如，在较低电压电平(例如，Vdd_lo)对升压电路供电以及输入信号的情况下，第一和第二节点可具有为该较低电压电平的2倍(例如，2Vdd_lo)的最大幅值。
当由于输入信号(例如，CK_ldo)为逻辑高(H)而使该升压电路的第一输出(即，第一节点)为逻辑低(L)时，开关S1关断，并且第一逻辑反相器108的输入B1通过下拉开关S3被短接至基准电压电平。这导致该电平移位电路在第一逻辑反相器108处的总输出(例如，CK_hv)为H。相反，当由于输入信号为L而使得该升压电路的第一输出为H时，下拉开关S3关断，开关S1接通，并且第一输出被施加于输入B1，从而导致该电平移位电路在第一逻辑反相器108处的总输出(例如，CK_hv)为L。
类似地，当由于输入信号(例如，CK_ldo)为逻辑低(L)而使该升压电路的第二输出(即，第二节点)为L时，开关S2关断，并且第二逻辑反相器112的输入B2通过下拉开关S4被短接至基准电压电平。这导致该电平移位电路在第二逻辑反相器112处的总输出(例如，CKB_hv)为H。相反，当由于输入信号为H而使得该升压电路的第二输出为H时，下拉开关S4关断，开关S2接通，并且第二输出被施加于输入B2，从而导致该电平移位电路在第二逻辑反相器112处的总输出(例如，CKB_hv)为L。
通过该AC耦合升压电路，图3的电平移位电路与常规电平移位器相比提供较低的等待时间和降低的功耗。例如，常规电平移位电路可能汲取约60μA的电流，而图3的电平移位电路针对相同的电压电平可能仅汲取约30μA，由此使功耗减半。比较上升(下降)沿上的等待时间，常规电平移位电路可具有约106ps(165ps)的延迟，而图3的电平移位电路可具有仅为约92ps(81ps)的延迟。此外，关于诸仿真角上的等待时间变动，常规电平移位电路可具有约190ps(165ps)的上升(下降)沿延迟变动，而图3的电平移位电路可具有仅为约113ps(84ps)的变动。
图4是根据本公开的某些方面的第二配置中的带有AC耦合升压电路的示例电平移位电路的示意图400。图4中的拓扑是图3中的电平移位电路的简化版本，其中开关S1–S4已被移除。另外，升压电路的输出(即，第一和第二节点A1、A2)被耦合至逻辑反相器108、112中的PMOS晶体管310、314的栅极并控制其操作。作为至逻辑反相器108、112的另一输入，输入信号(例如，CK_ldo)被耦合至NMOS晶体管316的栅极，且输入信号的逻辑反相(例如，CKB_ldo)被耦合至NMOS晶体管312的栅极，用于控制其操作。
图8解说了在操作期间图4的示意图400中的各个节点处的示例电压轨迹800。电压轨迹800是图7中的电压轨迹700的子集，其中相应的节点展现类似的行为。
通过以上描述的拓扑，图4的电平移位电路与常规电平移位器相比提供较低的等待时间和降低的功耗。例如，常规电平移位电路可能汲取约60μA的电流，而图4的电平移位电路针对相同的电压电平可能仅汲取约30μA，由此使功耗减半。比较上升(下降)沿上的等待时间，常规电平移位电路可具有约106ps(165ps)的延迟，而图4的电平移位电路可具有仅为约56ps(61ps)的延迟。此外，关于诸仿真角上的等待时间变动，常规电平移位电路可具有约190ps(165ps)的上升(下降)沿延迟变动，而图4的电平移位电路可具有仅为约16ps(53ps)的变动。
相比于图3的电平移位电路，图4的电平移位电路提供更低延迟(以及减少的延迟变动)。然而，图4的电路在极值仿真角处(例如，在Vdd_lo和Vdd_hi正在相反方向上改变时)减慢。
作为从第一电压电平(例如，输入信号的电压电平)对升压电路供电的替换方案，可从跟踪第二电压电平(例如，电压移位电路的总输出的电压电平)的第三电压电平对升压电路供电。图5的示意图500解说了根据本公开的某些方面的添加到图4的示意图400的示例电压跟踪电路502。电压跟踪电路502输出跟随电平移位电路的第二电压电平(例如，Vdd_hi)的跟踪电压(例如，Vdd_t)。以此方式，由于仿真角引起的变动减小，这是因为唯一的变量是第二电压电平的最大值和最小值(加上在跟踪电路502的操作中相对细微的变动)。
如图5中解说的，电压跟踪电路502可包括PMOS晶体管504，其源极耦合至第二电压电平(例如，Vdd_hi)并且其漏极和栅极耦合在一起。电阻器可连接在基准电压电平(例如，地或Vss)与PMOS晶体管504的栅极/漏极之间，以使得可跨电阻器506建立跟踪电压(例如，Vdd_t)。
在图5的带有跟踪电路502的电平移位电路的操作期间，第一和第二节点可经由电容器202、204以及交叉耦合开关302、304的开关操作被引导成在第一电压电平(例如，Vdd_lo)与第一和跟踪电压电平之和(例如，Vdd_lo+Vdd_t)之间摆动。图5的电平移位电路具有图3和4中的电路的所有优点，加上由于跟踪电路502导致的在所有仿真角上一致的低延迟。此外，图5的电平移位电路提供减少占空循环畸变的平衡式上升/下降延迟。
以上描述的电平移位电路的正常操作被延迟直至电容器202、204被充电，并且可能要花几个循环来将这些电容器完全充满电。然而，如果这些电容器被初始化成具有该电荷，则电平移位电路就可在输入信号(例如，CK_ldo)和/或其逻辑反相(例如，CKB_ldo)变为可用之后迅速地开始操作。因此，根据某些方面，电平移位电路可在输入信号开始波动之前(即，在输入信号保持恒定之时)被初始化。
例如，图6的示意图600解说了根据本公开的某些方面的添加到图5的电平移位电路的示例初始化开关602。初始化开关602可在初始化期间(此时该开关闭合)将第一节点104(A1)——以及至第一逻辑反相器108的PMOS晶体管310的输入——连接至第二电压电平(例如，Vdd_hi)。初始化开关602可以用各种合适的开关组件中的任一种来实现，诸如PMOS晶体管。
作为示例，输入信号(例如，CK_ldo)可被保持在逻辑低(L)，以使得输入信号的逻辑反相(例如，CKB_ldo)为逻辑高(H)。通过这种设置，第一电容器202将用第二电压电平来充电，并且第二交叉耦合开关304将接通，以使得第二电容器204将用施加到它的跟踪电压(例如，Vdd_t)来充电。由此，在初始化期间，第二逻辑反相器112中的PMOS晶体管314导通，NMOS晶体管316截止，并且该电压电平移位电路在第二逻辑反相器112处的总输出(例如，CKB_hv)为H，如图6中所示。同样，在初始化期间，第一逻辑反相器108中的PMOS晶体管310截止，NMOS晶体管312导通，并且该电压电平移位电路在第一逻辑反相器108处的总输出(例如，CK_hv)为L。
在初始化之后，初始化开关602可被断开，并且输入信号(例如，CK_ldo)可开始在振幅上变动。从这一点起，图6的电平移位电路可恢复常规操作，如以上关于图4和5描述的。
以上描述的任何电压电平移位电路可实现在模数转换器(ADC)、数模转换器(DAC)、时钟电平移位器、以及具有多个电压电平(例如，多个电源电压)的任何其他高速接口中。例如，接入点(AP)或用户终端的收发机前端中的发射和/或接收电路可纳入一个或多个电平移位电路，诸如纳入在用于传送的DAC中或者用于接收的ADC中。
图9是根据本公开的某些方面的用于对输入信号进行电压电平移位的示例操作900的流程图。操作900可由以上描述的任何电压电平移位电路来执行。操作900可始于在902，在AC耦合升压电路中推升输入信号，以使得该升压电路的第一和第二节点具有大于或等于第一电压电平的电压值。
在904，从第一逻辑反相器输出第一输出信号，其中该升压电路的第一节点耦合至第一逻辑反相器的输入。第一输出信号具有最高达第二电压电平的幅度。对于某些方面，在906，从第二逻辑反相器输出具有最高达第二电压电平的幅度的第二输出信号。该升压电路的第二节点可耦合至第二逻辑反相器的输入。
如上所述，本公开的某些方面提供了相比于常规电平移位电路具有显著更低的等待时间(例如，减小了至少二分之一的等待时间)的电压电平移位器。这些方面还具有在诸仿真角上一致的等待时间，以及相比于常规架构显著更低的功耗。此外，平衡式上升/下降延迟与常规电路相比减少了占空循环畸变。
以上所描述的各种操作和方法可由能够执行相应功能的任何合适的装置来执行。这些装置可包括各种硬件和/或软件组件和/或模块，包括但不限于电路、专用集成电路(ASIC)、或处理器。一般而言，在存在附图中解说的操作的场合，这些操作可具有带相似编号的相应配对装置加功能组件。
如本文所使用的，术语“确定”涵盖各种各样的动作。例如，“确定”可包括演算、计算、处理、推导、研究、查找(例如，在表、数据库或其他数据结构中查找)、探知及诸如此类。而且，“确定”可包括接收(例如，接收信息)、访问(例如，访问存储器中的数据)及诸如此类。而且，“确定”还可包括解析、选择、选取、确立及类似动作。
如本文中所使用的，引述一列项目中的“至少一个”的短语是指这些项目的任何组合，包括单个成员。作为示例，“a、b或c中的至少一个”旨在涵盖：a、b、c、a-b、a-c、b-c和a-b-c。
本文所公开的方法包括用于实现所描述的方法的一个或多个步骤或动作。这些方法步骤和/或动作可以彼此互换而不会脱离权利要求的范围。换言之，除非指定了步骤或动作的特定次序，否则具体步骤和/或动作的次序和/或使用可以改动而不会脱离权利要求的范围。
将理解，权利要求并不被限定于以上所解说的精确配置和组件。可在以上所描述的方法和设备的布局、操作和细节上作出各种改动、更换和变形而不会脱离权利要求的范围。
Claims (18)
1.一种用于将输入信号从第一电压电平进行电平移位到第二电压电平的电路，包括：
交流(AC)耦合升压电路，其被配置成推升所述输入信号，以使得所述升压电路的第一和第二节点具有大于或等于所述第一电压电平的电压值；
第一逻辑反相器，其被配置成产生具有最高达所述第二电压电平的幅度的第一输出信号，其中所述升压电路的所述第一节点耦合至所述第一逻辑反相器的输入；以及
第二逻辑反相器，其被配置成产生具有最高达所述第二电压电平的幅度的第二输出信号，其中所述升压电路的所述第二节点耦合至所述第二逻辑反相器的输入，其中所述升压电路由低于所述第二电压电平的第三电压电平供电，其中所述第一电压电平等于所述第三电压电平。
2.如权利要求1所述的电平移位电路，其特征在于，所述升压电路包括：
第一电容器，其耦合至所述升压电路的所述第一节点并被配置成接收所述输入信号的逻辑反相；以及
第二电容器，其耦合至所述升压电路的所述第二节点并被配置成接收所述输入信号。
3.如权利要求1所述的电平移位电路，其特征在于，所述升压电路包括第一和第二开关，所述第一和第二开关被配置成在闭合时分别将所述第三电压电平连接至所述升压电路的所述第一和第二节点，其中所述升压电路的所述第二节点是对所述第一开关的控制，且其中所述升压电路的所述第一节点是对所述第二开关的控制。
4.如权利要求3所述的电平移位电路，其特征在于，所述第一和第二开关包括第一和第二n沟道金属氧化物半导体场效应晶体管(MOSFET)，其中所述第一晶体管的栅极耦合至所述升压电路的所述第二节点，所述第一晶体管的源极耦合至所述升压电路的所述第一节点，所述第一晶体管的漏极耦合至所述第三电压电平，所述第二晶体管的栅极耦合至所述升压电路的所述第一节点，所述第二晶体管的源极耦合至所述升压电路的所述第二节点，并且所述第二晶体管的漏极耦合至所述第三电压电平。
5.如权利要求1所述的电平移位电路，其特征在于，所述第一和第二节点的电压值位于所述第一电压电平与所述第一和第三电压电平之和之间，含所述第一电压电平以及所述第一和第三电压电平之和。
6.如权利要求1所述的电平移位电路，其特征在于，所述第三电压电平由所述第二电压电平供电且被配置成经由跟踪电路来跟踪所述第二电压电平。
7.如权利要求6所述的电平移位电路，其特征在于，所述跟踪电路包括p沟道金属氧化物半导体场效应晶体管(MOSFET)，其中所述MOSFET的源极耦合至所述第二电压电平，所述MOSFET的漏极耦合至所述MOSFET的栅极，并且所述MOSFET的栅极耦合至所述第三电压电平。
8.如权利要求1所述的电平移位电路，其特征在于，所述升压电路的所述第一或第二节点被配置成在所述输入信号变为动态之前被初始化为起始值。
9.如权利要求1所述的电平移位电路，其特征在于，进一步包括：
第一开关，其被配置成在闭合时将所述升压电路的所述第一节点连接至所述第一逻辑反相器的所述输入；
第二开关，其被配置成在闭合时将所述升压电路的所述第二节点连接至所述第二逻辑反相器的所述输入；
第三开关，其被配置成在闭合时将所述第一逻辑反相器的所述输入短接至所述第一电压电平的基准电压电平；以及
第四开关，其被配置成在闭合时将所述第二逻辑反相器的所述输入短接至所述第一电压电平的所述基准电压电平。
10.如权利要求9所述的电平移位电路，其特征在于，所述基准电压电平为地。
11.如权利要求9所述的电平移位电路，其特征在于，所述输入信号控制所述第一或第三开关中的至少一者的操作，并且所述输入信号的逻辑反相控制所述第二或第四开关中的至少一者的操作。
12.如权利要求1所述的电平移位电路，其特征在于，所述输入信号的逻辑反相驱动所述第一逻辑反相器的另一输入，并且所述输入信号驱动所述第二逻辑反相器的另一输入。
13.如权利要求1所述的电平移位电路，其特征在于，所述第一或第二逻辑反相器中的至少一者包括互补金属氧化物半导体(CMOS)反相器。
14.如权利要求1所述的电平移位电路，其特征在于，所述第二电压电平高于所述第一电压电平。
15.如权利要求1所述的电平移位电路，其特征在于，所述第二输出信号是所述第一输出信号的逻辑反相。
16.一种电子信号转换器，包括：
用于将输入信号从第一电压电平进行电平移位到第二电压电平的电路，所述电路包括：
交流(AC)耦合升压电路，其由所述第一电压电平供电并被配置成推升所述输入信号，以使得所述升压电路的第一和第二节点具有大于或等于所述第一电压电平的电压值；
第一逻辑反相器，其被配置成产生具有最高达所述第二电压电平的幅度的第一输出信号，其中所述升压电路的所述第一节点耦合至所述第一逻辑反相器的输入；以及
第二逻辑反相器，其被配置成产生具有最高达所述第二电压电平的幅度的第二输出信号，其中所述升压电路的所述第二节点耦合至所述第二逻辑反相器的输入，其中所述升压电路由低于所述第二电压电平的第三电压电平供电，其中所述第一电压电平等于所述第三电压电平。
17.如权利要求16所述的转换器，其特征在于，所述输入信号包括所述转换器的采样时钟信号。
18.一种用于将输入信号从第一电压电平进行电平移位到第二电压电平的方法，包括：
在交流(AC)耦合升压电路中推升所述输入信号，以使得所述升压电路的第一和第二节点具有大于或等于所述第一电压电平的电压值；
从第一逻辑反相器输出具有最高达所述第二电压电平的幅度的第一输出信号，其中所述升压电路的所述第一节点耦合至所述第一逻辑反相器的输入；以及
从第二逻辑反相器输出具有最高达所述第二电压电平的幅度的第二输出信号，其中所述升压电路的所述第二节点耦合至所述第二逻辑反相器的输入，其中所述升压电路由低于所述第二电压电平的第三电压电平供电，其中所述第一电压电平等于所述第三电压电平。
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| CN106067804B (zh) * | 2016-08-04 | 2023-04-07 | 成都博思微科技有限公司 | 一种时钟信号的电平位移幅度控制电路 |
| TWI723470B (zh) * | 2018-07-31 | 2021-04-01 | 台灣積體電路製造股份有限公司 | 驅動電路、積體電路、及操作驅動電路的方法 |
| KR102594977B1 (ko) * | 2019-04-09 | 2023-10-30 | 에스케이하이닉스 주식회사 | 신호전달회로 및 이를 포함하는 반도체 장치 |
| JP7379660B2 (ja) | 2019-08-09 | 2023-11-14 | シリコン ストーリッジ テクノロージー インコーポレイテッド | 集積回路のための改善されたレベルシフタ |
| KR102244707B1 (ko) * | 2019-09-20 | 2021-04-27 | 고려대학교 산학협력단 | 조건부 스위칭 신호를 위한 주기적인 리프레시 동작을 수행하는 용량성 결합 레벨 시프터 및 그 동작 방법 |
| CN112865778A (zh) | 2019-11-28 | 2021-05-28 | 硅存储技术股份有限公司 | 用于集成电路的低电压电平移位器 |
| CN111106822B (zh) * | 2019-12-03 | 2023-12-12 | 上海集成电路研发中心有限公司 | 一种电源上电模块 |
| CN114679167B (zh) * | 2022-04-12 | 2023-05-05 | 电子科技大学 | 一种高速无静态功耗的电平位移电路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007311906A (ja) * | 2006-05-16 | 2007-11-29 | Asahi Kasei Electronics Co Ltd | クロック昇圧回路 |
| CN102394629A (zh) * | 2000-01-27 | 2012-03-28 | 瑞萨电子株式会社 | 半导体器件 |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09148913A (ja) * | 1995-11-21 | 1997-06-06 | Seiko Epson Corp | 高電位差レベルシフト回路 |
| US6064250A (en) * | 1996-07-29 | 2000-05-16 | Townsend And Townsend And Crew Llp | Various embodiments for a low power adaptive charge pump circuit |
| TW362277B (en) * | 1996-07-29 | 1999-06-21 | Hynix Semiconductor Inc | Charge pump for a semiconductor substrate |
| JP2880493B2 (ja) * | 1997-02-03 | 1999-04-12 | 松下電器産業株式会社 | チャージポンプ回路および論理回路 |
| IT1304060B1 (it) | 1998-12-29 | 2001-03-07 | St Microelectronics Srl | Variatore di livello per circuiteria a tensione d'alimentazionemultipla |
| JP4432197B2 (ja) * | 2000-03-24 | 2010-03-17 | セイコーエプソン株式会社 | 多段レベルシフト回路およびそれを用いた半導体装置 |
| CN1233093C (zh) | 2002-02-20 | 2005-12-21 | 松下电器产业株式会社 | 驱动电路 |
| US20040104756A1 (en) | 2002-12-03 | 2004-06-03 | Payne James E. | Voltage level shifter circuit having high speed and low switching power |
| US6894537B1 (en) | 2002-12-18 | 2005-05-17 | National Semiconductor Corporation | Apparatus and method for level shifting in power-on reset circuitry in dual power supply domains |
| US7268588B2 (en) | 2005-06-29 | 2007-09-11 | Freescale Semiconductor, Inc. | Cascadable level shifter cell |
| US7304530B2 (en) | 2005-06-30 | 2007-12-04 | Silicon Laboratories Inc. | Utilization of device types having different threshold voltages |
| KR100711516B1 (ko) * | 2006-02-14 | 2007-04-27 | 한양대학교 산학협력단 | 저전력 및 소면적의 용량 결합형 레벨 시프트 회로 |
| KR101230313B1 (ko) * | 2006-07-05 | 2013-02-06 | 재단법인서울대학교산학협력재단 | 레벨 시프터 및 그의 구동 방법 |
| US7777547B2 (en) | 2007-11-22 | 2010-08-17 | Mediatek Inc. | Level shifter for high-speed and low-leakage operation |
| US7800426B2 (en) | 2008-03-27 | 2010-09-21 | Taiwan Semiconductor Manufacturing Co., Ltd. | Two voltage input level shifter with switches for core power off application |
| KR100911866B1 (ko) * | 2008-04-14 | 2009-08-11 | 주식회사 하이닉스반도체 | 내부전압 생성회로를 포함하는 반도체 메모리장치 |
| SG169941A1 (en) * | 2009-09-11 | 2011-04-29 | Agency Science Tech & Res | Circuit arrangement |
-
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2014
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2019
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Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102394629A (zh) * | 2000-01-27 | 2012-03-28 | 瑞萨电子株式会社 | 半导体器件 |
| JP2007311906A (ja) * | 2006-05-16 | 2007-11-29 | Asahi Kasei Electronics Co Ltd | クロック昇圧回路 |
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| Publication number | Publication date |
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| GR01 | Patent grant | ||
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