JPH09148913A - 高電位差レベルシフト回路 - Google Patents
高電位差レベルシフト回路Info
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- JPH09148913A JPH09148913A JP7303171A JP30317195A JPH09148913A JP H09148913 A JPH09148913 A JP H09148913A JP 7303171 A JP7303171 A JP 7303171A JP 30317195 A JP30317195 A JP 30317195A JP H09148913 A JPH09148913 A JP H09148913A
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Abstract
(57)【要約】
【課題】多電源が混在する半導体集積回路において、異
なる電源系の電位差が非常に大きい場合にもその間の信
号変換速度が速く、消費電流の少ないレベルシフト回路
を提供することにある。 【解決手段】Ｅ1からＥ2へ信号をレベル変換する場合に
Ｅ1とＥ2の間の中間電位の電源を設け、一度中間レベル
の信号に変換して電位差の無理のない状態で繰り返し変
換していく。 【効果】以上により、電気信号を変換する電源系の間の
電位差が大きい場合にも高速動作で、低消費電流、かつ
低電圧動作にも適したレベルシフト回路が得られる。
なる電源系の電位差が非常に大きい場合にもその間の信
号変換速度が速く、消費電流の少ないレベルシフト回路
を提供することにある。 【解決手段】Ｅ1からＥ2へ信号をレベル変換する場合に
Ｅ1とＥ2の間の中間電位の電源を設け、一度中間レベル
の信号に変換して電位差の無理のない状態で繰り返し変
換していく。 【効果】以上により、電気信号を変換する電源系の間の
電位差が大きい場合にも高速動作で、低消費電流、かつ
低電圧動作にも適したレベルシフト回路が得られる。
Description
【０００１】
【発明の属する技術分野】本発明は多電源が混在する半
導体集積回路装置における、異なる電源系間の信号を変
換する回路、殊に異なる電源系間の電位差が大きい場合
に信号を高速に変換するレベルシフト回路の構成に関す
る。
導体集積回路装置における、異なる電源系間の信号を変
換する回路、殊に異なる電源系間の電位差が大きい場合
に信号を高速に変換するレベルシフト回路の構成に関す
る。
【０００２】
【従来の技術】従来のレベルシフト回路の代表的な回路
を図５、図６に示す。図５は西独国特許公開２１５４８
７７（ＤＥ，Ａ）の回路図であり、図６は日本国特許公
開昭５７−５９６９０の回路図である。図５、図６の回
路はともに電源電圧Ｅ1系の信号を電源電圧Ｅ2系の信号
へ変換する構成となっている。
を図５、図６に示す。図５は西独国特許公開２１５４８
７７（ＤＥ，Ａ）の回路図であり、図６は日本国特許公
開昭５７−５９６９０の回路図である。図５、図６の回
路はともに電源電圧Ｅ1系の信号を電源電圧Ｅ2系の信号
へ変換する構成となっている。
【０００３】
【発明が解決しようとする課題】さて、前述した従来の
回路はＥ1とＥ2の電位差があまり大きくない場合には実
用的な回路である。しかしながらＥ1とＥ2の電位差が大
きくなるにつれ、Ｐ型の絶縁ゲート電界効果型トランジ
スタ（以下ＭＯＳＦＥＴと略す）のコンダクタンス定数
βPとＮ型ＭＯＳＦＥＴのコンダクタンス定数βNの比を
非常に大きくとる必要が生じ、動作速度が極端に低下し
たり、消費電流が多大となったり、配置上の形状に無理
が発生したりする問題があった。
回路はＥ1とＥ2の電位差があまり大きくない場合には実
用的な回路である。しかしながらＥ1とＥ2の電位差が大
きくなるにつれ、Ｐ型の絶縁ゲート電界効果型トランジ
スタ（以下ＭＯＳＦＥＴと略す）のコンダクタンス定数
βPとＮ型ＭＯＳＦＥＴのコンダクタンス定数βNの比を
非常に大きくとる必要が生じ、動作速度が極端に低下し
たり、消費電流が多大となったり、配置上の形状に無理
が発生したりする問題があった。
【０００４】そこで本発明はこのような問題点を解決す
るもので、その目的とするところは異なる電源系の電位
差が非常に大きい場合にも動作速度が速く、消費電流の
少ないレベルシフト回路を提供することにある。
るもので、その目的とするところは異なる電源系の電位
差が非常に大きい場合にも動作速度が速く、消費電流の
少ないレベルシフト回路を提供することにある。
【０００５】また、特に低電圧の信号を電圧変換にする
適したレベルシフト回路を提供することにある。
適したレベルシフト回路を提供することにある。
【０００６】
【課題を解決するための手段】本発明の高電位差レベル
シフト回路は ａ） 第１の電圧系の入力信号を第２の電圧系の信号と
して出力するレベルシフト回路において、 ｂ） 第１の電圧系と第２の電圧系の中間の電圧にあた
る第３の電圧系を少なくとも１個有し、 Ｃ） 第１の電圧系の入力信号を第３の電圧系の信号に
一度変換し、その後、該第３の電圧系の信号を第２の電
圧系の信号に変換することを特徴とする。
シフト回路は ａ） 第１の電圧系の入力信号を第２の電圧系の信号と
して出力するレベルシフト回路において、 ｂ） 第１の電圧系と第２の電圧系の中間の電圧にあた
る第３の電圧系を少なくとも１個有し、 Ｃ） 第１の電圧系の入力信号を第３の電圧系の信号に
一度変換し、その後、該第３の電圧系の信号を第２の電
圧系の信号に変換することを特徴とする。
【０００７】
【作用】本発明の上記の構成によれば、第１の電圧系と
第２の電圧系の中間の電圧にあたる第３の電圧系を設け
ているので、電圧変換の際の電圧差が緩和され、Ｐ型Ｍ
ＯＳＦＥＴとＮ型ＭＯＳＦＥＴの間で無理な能力比を設
定する必要がなくなり、その結果、レベルシフト回路と
しての動作速度や消費電流などの電気的諸特性が改善さ
れる。
第２の電圧系の中間の電圧にあたる第３の電圧系を設け
ているので、電圧変換の際の電圧差が緩和され、Ｐ型Ｍ
ＯＳＦＥＴとＮ型ＭＯＳＦＥＴの間で無理な能力比を設
定する必要がなくなり、その結果、レベルシフト回路と
しての動作速度や消費電流などの電気的諸特性が改善さ
れる。
【０００８】
【発明の実施の形態】以下、実施例により本発明の詳細
を示す。図１は本発明の第１の実施例を示す回路図であ
る。図１において１００は負極の電源で基準電位の０に
とっている。１０１は正極の第１電源でＥ1の電位であ
る。１０３は正極の第２電源でＥ2の電位である。１０
２は第１電源と第２電源の間に設けられた電源電極であ
り、Ｅ1とＥ2の中間の電位ＥMを有している。破線１１
１で囲まれた中の回路は０とＥ1の電源で動作する。１
１２はＰ型ＭＯＳＦＥＴ、１１３はＮ型ＭＯＳＦＥＴで
ある。ＭＯＳＦＥＴ１１２と１１３でインバータ回路を
構成し、１１４が入力端子、１１５が出力端子となって
いる。破線１２１で囲まれた中の回路は０とＥMの電源
で動作する。１２２、１２３、１２４、１２５はＰ型Ｍ
ＯＳＦＥＴ、１２６、１２７はＮ型ＭＯＳＦＥＴであ
る。Ｐ型ＭＯＳＦＥＴ１２２と１２３は直列に接続さ
れ、ＭＯＳＦＥＴ１２２のソース電極はＥMの電位を持
つ１０２の電源電極に接続され、ＭＯＳＦＥＴ１２３の
ドレイン電極はＮ型ＭＯＳＦＥＴ１２６のドレイン電極
に接続され、ＭＯＳＦＥＴ１２６のソース電極は負極の
電源１００に接続されている。Ｐ型ＭＯＳＦＥＴ１２４
と１２５は直列に接続され、ＭＯＳＦＥＴ１２４のソー
ス電極はＥMの電位を持つ１０２の電源電極に接続さ
れ、ＭＯＳＦＥＴ１２５のドレイン電極はＮ型ＭＯＳＦ
ＥＴ１２７のドレイン電極に接続され、ＭＯＳＦＥＴ１
２７のソース電極は負極の電源１００に接続されてい
る。ＭＯＳＦＥＴ１２５と１２７のドレイン電極はＭＯ
ＳＦＥＴ１２２のゲート電極に接続されているとともに
記号ＶMで表現した中間レベルでの出力端子１２８に接
続されている。ＭＯＳＦＥＴ１２５と１２７のゲート電
極は互いに接続され、インバータ回路の出力端子１１５
に接続されている。ＭＯＳＦＥＴ１２３と１２６のドレ
イン電極はＭＯＳＦＥＴ１２４のゲート電極に接続され
ているとともに中間レベルでの反転出力端子１２９に接
続されている。ＭＯＳＦＥＴ１２３と１２６のゲート電
極は互いに接続され、インバータ回路の入力端子１１４
に接続されている。破線１３１で囲まれた中の回路は０
とＥ2の電源で動作する。１３２、１３３、１３４、１
３５はＰ型ＭＯＳＦＥＴ、１３６、１３７はＮ型ＭＯＳ
ＦＥＴである。Ｐ型ＭＯＳＦＥＴ１３２と１３３は直列
に接続され、ＭＯＳＦＥＴ１３２のソース電極はＥ2の
電位を持つ１０３の電源電極に接続され、ＭＯＳＦＥＴ
１３３のドレイン電極はＮ型ＭＯＳＦＥＴ１３６のドレ
イン電極に接続され、ＭＯＳＦＥＴ１３６のソース電極
は負極の電源１００に接続されている。Ｐ型ＭＯＳＦＥ
Ｔ１３４と１３５は直列に接続され、ＭＯＳＦＥＴ１３
４のソース電極はＥ2の電位を持つ１０３の電源電極に
接続され、ＭＯＳＦＥＴ１３５のドレイン電極はＮ型Ｍ
ＯＳＦＥＴ１３７のドレイン電極に接続され、ＭＯＳＦ
ＥＴ１３７のソース電極は負極の電源１００に接続され
ている。ＭＯＳＦＥＴ１３５と１３７のドレイン電極は
ＭＯＳＦＥＴ１３２のゲート電極に接続されているとと
もに記号ＶOで表現したレベルシフト回路の出力端子１
３８に接続されている。ＭＯＳＦＥＴ１３５と１３７の
ゲート電極は互いに接続され、中間レベルでの反転出力
端子１２９に接続されている。ＭＯＳＦＥＴ１３３と１
３６のドレイン電極はＭＯＳＦＥＴ１３４のゲート電極
に接続されているとともにレベルシフト回路の反転出力
端子１３９に接続されている。ＭＯＳＦＥＴ１３３と１
３６のゲート電極は互いに接続され、中間レベルでの出
力端子１２８に接続されている。さて次に一般的にＥ1
からＥ2への信号のレベル変換を考える。レベルシフト
回路といっても様々にあるが、従来例であげた図６の回
路、これは本発明の回路の図１の破線１１１と１１２の
組み合わせた回路と同様な回路であるが単独では非常に
優れた回路であるので、これを代表とし、かつ簡単化し
て以下に説明する。図１のＰ型ＭＯＳＦＥＴ１２２、１
２３、１２４、１２５はすべて特性が等しく、コンダク
タンス定数をβP、スレッショルド電圧をＶTPとする。
またＮ型ＭＯＳＦＥＴ１２６、１２７はすべて特性が等
しく、コンダクタンス定数をβN、スレッショルド電圧
をＶTNとする。Ｅ1系の１１１の回路の信号はＥ1もしく
は０の電位であり、とりあえずＥM＝Ｅ2として、これが
Ｅ2系の回路に入力し、信号が変化したときの状態を考
える。０の場合にはＮ型ＭＯＳＦＥＴ１２６は完全にオ
フ（ＯＦＦ）し、Ｐ型ＭＯＳＦＥＴ１２３はオン（Ｏ
Ｎ）するので特に問題はない。しかしＥ1の場合にはＮ
型ＭＯＳＦＥＴ１２６はオンすると同時にＰ型ＭＯＳＦ
ＥＴ１２３も一般的に（Ｅ2−Ｅ1）＞ＶTPが成立するこ
とが殆どであるのでオンし競合する事態が生じる。この
ときＮ型ＭＯＳＦＥＴ１２３は飽和領域の動作であるの
で等価抵抗ＲN1は ＲN1 ＝ ２Ｅ2／βN（Ｅ1−ＶTN）2 またＰ型ＭＯＳＦＥＴ１２３は不飽和領域の動作である
ので等価抵抗ＲP2は ＲP2 ＝ １／βP（Ｅ2−Ｅ1−ＶTP） となる。但し、（Ｅ2−Ｅ1）＞ＶTP とする。
を示す。図１は本発明の第１の実施例を示す回路図であ
る。図１において１００は負極の電源で基準電位の０に
とっている。１０１は正極の第１電源でＥ1の電位であ
る。１０３は正極の第２電源でＥ2の電位である。１０
２は第１電源と第２電源の間に設けられた電源電極であ
り、Ｅ1とＥ2の中間の電位ＥMを有している。破線１１
１で囲まれた中の回路は０とＥ1の電源で動作する。１
１２はＰ型ＭＯＳＦＥＴ、１１３はＮ型ＭＯＳＦＥＴで
ある。ＭＯＳＦＥＴ１１２と１１３でインバータ回路を
構成し、１１４が入力端子、１１５が出力端子となって
いる。破線１２１で囲まれた中の回路は０とＥMの電源
で動作する。１２２、１２３、１２４、１２５はＰ型Ｍ
ＯＳＦＥＴ、１２６、１２７はＮ型ＭＯＳＦＥＴであ
る。Ｐ型ＭＯＳＦＥＴ１２２と１２３は直列に接続さ
れ、ＭＯＳＦＥＴ１２２のソース電極はＥMの電位を持
つ１０２の電源電極に接続され、ＭＯＳＦＥＴ１２３の
ドレイン電極はＮ型ＭＯＳＦＥＴ１２６のドレイン電極
に接続され、ＭＯＳＦＥＴ１２６のソース電極は負極の
電源１００に接続されている。Ｐ型ＭＯＳＦＥＴ１２４
と１２５は直列に接続され、ＭＯＳＦＥＴ１２４のソー
ス電極はＥMの電位を持つ１０２の電源電極に接続さ
れ、ＭＯＳＦＥＴ１２５のドレイン電極はＮ型ＭＯＳＦ
ＥＴ１２７のドレイン電極に接続され、ＭＯＳＦＥＴ１
２７のソース電極は負極の電源１００に接続されてい
る。ＭＯＳＦＥＴ１２５と１２７のドレイン電極はＭＯ
ＳＦＥＴ１２２のゲート電極に接続されているとともに
記号ＶMで表現した中間レベルでの出力端子１２８に接
続されている。ＭＯＳＦＥＴ１２５と１２７のゲート電
極は互いに接続され、インバータ回路の出力端子１１５
に接続されている。ＭＯＳＦＥＴ１２３と１２６のドレ
イン電極はＭＯＳＦＥＴ１２４のゲート電極に接続され
ているとともに中間レベルでの反転出力端子１２９に接
続されている。ＭＯＳＦＥＴ１２３と１２６のゲート電
極は互いに接続され、インバータ回路の入力端子１１４
に接続されている。破線１３１で囲まれた中の回路は０
とＥ2の電源で動作する。１３２、１３３、１３４、１
３５はＰ型ＭＯＳＦＥＴ、１３６、１３７はＮ型ＭＯＳ
ＦＥＴである。Ｐ型ＭＯＳＦＥＴ１３２と１３３は直列
に接続され、ＭＯＳＦＥＴ１３２のソース電極はＥ2の
電位を持つ１０３の電源電極に接続され、ＭＯＳＦＥＴ
１３３のドレイン電極はＮ型ＭＯＳＦＥＴ１３６のドレ
イン電極に接続され、ＭＯＳＦＥＴ１３６のソース電極
は負極の電源１００に接続されている。Ｐ型ＭＯＳＦＥ
Ｔ１３４と１３５は直列に接続され、ＭＯＳＦＥＴ１３
４のソース電極はＥ2の電位を持つ１０３の電源電極に
接続され、ＭＯＳＦＥＴ１３５のドレイン電極はＮ型Ｍ
ＯＳＦＥＴ１３７のドレイン電極に接続され、ＭＯＳＦ
ＥＴ１３７のソース電極は負極の電源１００に接続され
ている。ＭＯＳＦＥＴ１３５と１３７のドレイン電極は
ＭＯＳＦＥＴ１３２のゲート電極に接続されているとと
もに記号ＶOで表現したレベルシフト回路の出力端子１
３８に接続されている。ＭＯＳＦＥＴ１３５と１３７の
ゲート電極は互いに接続され、中間レベルでの反転出力
端子１２９に接続されている。ＭＯＳＦＥＴ１３３と１
３６のドレイン電極はＭＯＳＦＥＴ１３４のゲート電極
に接続されているとともにレベルシフト回路の反転出力
端子１３９に接続されている。ＭＯＳＦＥＴ１３３と１
３６のゲート電極は互いに接続され、中間レベルでの出
力端子１２８に接続されている。さて次に一般的にＥ1
からＥ2への信号のレベル変換を考える。レベルシフト
回路といっても様々にあるが、従来例であげた図６の回
路、これは本発明の回路の図１の破線１１１と１１２の
組み合わせた回路と同様な回路であるが単独では非常に
優れた回路であるので、これを代表とし、かつ簡単化し
て以下に説明する。図１のＰ型ＭＯＳＦＥＴ１２２、１
２３、１２４、１２５はすべて特性が等しく、コンダク
タンス定数をβP、スレッショルド電圧をＶTPとする。
またＮ型ＭＯＳＦＥＴ１２６、１２７はすべて特性が等
しく、コンダクタンス定数をβN、スレッショルド電圧
をＶTNとする。Ｅ1系の１１１の回路の信号はＥ1もしく
は０の電位であり、とりあえずＥM＝Ｅ2として、これが
Ｅ2系の回路に入力し、信号が変化したときの状態を考
える。０の場合にはＮ型ＭＯＳＦＥＴ１２６は完全にオ
フ（ＯＦＦ）し、Ｐ型ＭＯＳＦＥＴ１２３はオン（Ｏ
Ｎ）するので特に問題はない。しかしＥ1の場合にはＮ
型ＭＯＳＦＥＴ１２６はオンすると同時にＰ型ＭＯＳＦ
ＥＴ１２３も一般的に（Ｅ2−Ｅ1）＞ＶTPが成立するこ
とが殆どであるのでオンし競合する事態が生じる。この
ときＮ型ＭＯＳＦＥＴ１２３は飽和領域の動作であるの
で等価抵抗ＲN1は ＲN1 ＝ ２Ｅ2／βN（Ｅ1−ＶTN）2 またＰ型ＭＯＳＦＥＴ１２３は不飽和領域の動作である
ので等価抵抗ＲP2は ＲP2 ＝ １／βP（Ｅ2−Ｅ1−ＶTP） となる。但し、（Ｅ2−Ｅ1）＞ＶTP とする。
【０００９】またＰ型ＭＯＳＦＥＴ１２２は不飽和領域
の動作であるので等価抵抗ＲP3は ＲP3 ＝ １／βP（Ｅ2−ＶTP） と表わされる。ここで、レベルシフト回路が正常に動作
するか否かの限界は一般的にはかなり難解であるが、こ
こでは簡単化して評価の目安を ＲN1 ＜ ＲP2 ＋ ＲP3 とすれば以上の不等式の関係を解いて Ａ ＝ ２Ｅ2（Ｅ2−Ｅ1−ＶTP）（Ｅ2−ＶTP） Ｂ ＝ （Ｅ1−ＶTN）2｛２（Ｅ2−ＶTP）−Ｅ1｝ とおいて βN／βP ＞ Ａ／Ｂ がレベルシフト回路が正常に動作するか否かの限界の判
定式となる。
の動作であるので等価抵抗ＲP3は ＲP3 ＝ １／βP（Ｅ2−ＶTP） と表わされる。ここで、レベルシフト回路が正常に動作
するか否かの限界は一般的にはかなり難解であるが、こ
こでは簡単化して評価の目安を ＲN1 ＜ ＲP2 ＋ ＲP3 とすれば以上の不等式の関係を解いて Ａ ＝ ２Ｅ2（Ｅ2−Ｅ1−ＶTP）（Ｅ2−ＶTP） Ｂ ＝ （Ｅ1−ＶTN）2｛２（Ｅ2−ＶTP）−Ｅ1｝ とおいて βN／βP ＞ Ａ／Ｂ がレベルシフト回路が正常に動作するか否かの限界の判
定式となる。
【００１０】さて、ここで５Ｖ系と１．５Ｖ系の電源が
混在し、かつこの１．５Ｖは乾電池の電源で最悪０．９
Ｖまで電圧効果することがあり、更にＭＯＳ集積回路の
トランジスタのスレッショルド電圧が製造上０．４Ｖ〜
０．７Ｖまでバラツク場合を考える。このとき、最悪条
件としては Ｅ2＝５Ｖ ，Ｅ1＝０．９Ｖ ，ＶTP＝０．７Ｖ ，ＶTN
＝０．４Ｖ であって、この数値を前記の不等式に代入すると βN／βP ＞ ５１２ となる。この不等式の意味するところは、もしＥ1から
Ｅ2へ一気に変換するならばＮ型ＭＯＳＦＥＴ１２６や
１２７の能力をＰ型ＭＯＳＦＥＴ１２２、１２３や１２
４、１２５の能力の５００倍以上に設計する必要がある
ことを示している。もしこの通り設計すればＮ型ＭＯＳ
ＦＥＴとＰ型ＭＯＳＦＥＴの間で異常なほどのアンバラ
ンスが生じ、この不等式の関係を満たすためにＰ型ＭＯ
ＳＦＥＴの能力を非常に小さく設計すれば動作速度が低
下し、またＮ型ＭＯＳＦＥＴの能力を非常に大きく設計
すれば消費電力が多大となる。
混在し、かつこの１．５Ｖは乾電池の電源で最悪０．９
Ｖまで電圧効果することがあり、更にＭＯＳ集積回路の
トランジスタのスレッショルド電圧が製造上０．４Ｖ〜
０．７Ｖまでバラツク場合を考える。このとき、最悪条
件としては Ｅ2＝５Ｖ ，Ｅ1＝０．９Ｖ ，ＶTP＝０．７Ｖ ，ＶTN
＝０．４Ｖ であって、この数値を前記の不等式に代入すると βN／βP ＞ ５１２ となる。この不等式の意味するところは、もしＥ1から
Ｅ2へ一気に変換するならばＮ型ＭＯＳＦＥＴ１２６や
１２７の能力をＰ型ＭＯＳＦＥＴ１２２、１２３や１２
４、１２５の能力の５００倍以上に設計する必要がある
ことを示している。もしこの通り設計すればＮ型ＭＯＳ
ＦＥＴとＰ型ＭＯＳＦＥＴの間で異常なほどのアンバラ
ンスが生じ、この不等式の関係を満たすためにＰ型ＭＯ
ＳＦＥＴの能力を非常に小さく設計すれば動作速度が低
下し、またＮ型ＭＯＳＦＥＴの能力を非常に大きく設計
すれば消費電力が多大となる。
【００１１】さて、ここで図１の回路図に示すようにＥ
1とＥ2の間に中間電位のＥMを設け、Ｅ1系の信号を一度
ＥM系の信号に変換し、その後ＥM系の信号をＥ2系へと
変換する場合を考える。このときの効果を前記の場合と
比較するため Ｅ2＝５Ｖ ，Ｅ1＝０．９Ｖ ，ＶTP＝０．７Ｖ ，ＶTN
＝０．４Ｖ とし、ここにＥM＝１．６Ｖを追加する。
1とＥ2の間に中間電位のＥMを設け、Ｅ1系の信号を一度
ＥM系の信号に変換し、その後ＥM系の信号をＥ2系へと
変換する場合を考える。このときの効果を前記の場合と
比較するため Ｅ2＝５Ｖ ，Ｅ1＝０．９Ｖ ，ＶTP＝０．７Ｖ ，ＶTN
＝０．４Ｖ とし、ここにＥM＝１．６Ｖを追加する。
【００１２】このときの条件はＥ1からＥMでは ＥM＝１．６Ｖ ，Ｅ1＝０．９Ｖ ，ＶTP＝０．７Ｖ ，
ＶTN＝０．４Ｖ となり、この数値を前記の不等式に代入すると βN／βP ＞ １９ となる。次にＥMからＥ2では Ｅ2＝５Ｖ ，ＥM＝１．６Ｖ ，ＶTP＝０．７Ｖ ，ＶTN
＝０．４Ｖ となり、この数値を前記の不等式に代入すると βN／βP ＞ ２２ となる。信号のレベル変換を２回、行なうことは動作速
度や消費電流のような特性には加算の形で現われるの
で、Ｅ1からＥMそしてＥ2のこの場合には概略として βN／βP ＞ ４１ ・・・・（１９＋２２） が評価の目安となる。これはＥ1からＥ2へ直接、変換し
た βN／βP ＞ ５１２ に較べ、大幅に改善されていることが判る。
ＶTN＝０．４Ｖ となり、この数値を前記の不等式に代入すると βN／βP ＞ １９ となる。次にＥMからＥ2では Ｅ2＝５Ｖ ，ＥM＝１．６Ｖ ，ＶTP＝０．７Ｖ ，ＶTN
＝０．４Ｖ となり、この数値を前記の不等式に代入すると βN／βP ＞ ２２ となる。信号のレベル変換を２回、行なうことは動作速
度や消費電流のような特性には加算の形で現われるの
で、Ｅ1からＥMそしてＥ2のこの場合には概略として βN／βP ＞ ４１ ・・・・（１９＋２２） が評価の目安となる。これはＥ1からＥ2へ直接、変換し
た βN／βP ＞ ５１２ に較べ、大幅に改善されていることが判る。
【００１３】図２は本発明の第２の実施例を示す回路図
である。図１の場合と同様に図２において１００は負極
の電源で基準電位の０にとっている。１０１は正極の第
１電源でＥ1の電位である。１０３は正極の第２電源で
Ｅ2の電位である。１０２は第１電源と第２電源の間に
設けられた電源電極であり、Ｅ1とＥ2の中間の電位ＥM
を有している。破線１１１で囲まれた中の回路は０とＥ
1の電源で動作する。破線１２１で囲まれた中の回路は
０とＥMの電源で動作する。破線１３１で囲まれた中の
回路は０とＥ2の電源で動作する。破線１１１、１２
１、１３１の中の各ＭＯＳＦＥＴの構成も図１と同様で
ある。図２の特徴は中間電位ＥMを電圧降下手段２４１
によって正極の第２電源１０３から作りだしている点に
ある。破線２４１の中において、２４２、２４３はＰ型
ＭＯＳＦＥＴであり、ＭＯＳＦＥＴ２４２のソース電極
は正極の第２電源１０３に接続され、ゲート電極とドレ
イン電極は互いに接続されている。ＭＯＳＦＥＴ２４３
のソース電極はＭＯＳＦＥＴ２４２のドレイン電極に接
続され、ゲート電極とドレイン電極は互いに接続されて
いるとともにＥMの電位を持つ中間電源１０２に接続さ
れている。さてＭＯＳＦＥＴはゲート電極とドレイン電
極を互いに接続するとダイオード特性を示し、スレッシ
ョルド電圧分だけ電圧降下を起すので、ＭＯＳＦＥＴ２
４２、２４３によってスレッショルド電圧２個分の電圧
降下を起す電圧降下回路が得られたことになる。したが
って中間電位を持つ電源を特別に外部から供給しなくと
も集積回路内部で作りだすことが出来ることが解る。な
お、図２ではＭＯＳＦＥＴが２個の例を示したが３個以
上を用いて、より大きな電圧降下を作ってもよいし、他
の電圧降下を起す回路を用いてもよい。
である。図１の場合と同様に図２において１００は負極
の電源で基準電位の０にとっている。１０１は正極の第
１電源でＥ1の電位である。１０３は正極の第２電源で
Ｅ2の電位である。１０２は第１電源と第２電源の間に
設けられた電源電極であり、Ｅ1とＥ2の中間の電位ＥM
を有している。破線１１１で囲まれた中の回路は０とＥ
1の電源で動作する。破線１２１で囲まれた中の回路は
０とＥMの電源で動作する。破線１３１で囲まれた中の
回路は０とＥ2の電源で動作する。破線１１１、１２
１、１３１の中の各ＭＯＳＦＥＴの構成も図１と同様で
ある。図２の特徴は中間電位ＥMを電圧降下手段２４１
によって正極の第２電源１０３から作りだしている点に
ある。破線２４１の中において、２４２、２４３はＰ型
ＭＯＳＦＥＴであり、ＭＯＳＦＥＴ２４２のソース電極
は正極の第２電源１０３に接続され、ゲート電極とドレ
イン電極は互いに接続されている。ＭＯＳＦＥＴ２４３
のソース電極はＭＯＳＦＥＴ２４２のドレイン電極に接
続され、ゲート電極とドレイン電極は互いに接続されて
いるとともにＥMの電位を持つ中間電源１０２に接続さ
れている。さてＭＯＳＦＥＴはゲート電極とドレイン電
極を互いに接続するとダイオード特性を示し、スレッシ
ョルド電圧分だけ電圧降下を起すので、ＭＯＳＦＥＴ２
４２、２４３によってスレッショルド電圧２個分の電圧
降下を起す電圧降下回路が得られたことになる。したが
って中間電位を持つ電源を特別に外部から供給しなくと
も集積回路内部で作りだすことが出来ることが解る。な
お、図２ではＭＯＳＦＥＴが２個の例を示したが３個以
上を用いて、より大きな電圧降下を作ってもよいし、他
の電圧降下を起す回路を用いてもよい。
【００１４】図３は本発明の第３の実施例を示す回路図
である。図３において３００は負極の電源で基準電位の
０にとっている。３０１は正極の第１電源でＥ1の電位
である。３０４は正極の第２電源でＥ2の電位である。
３０２と３０３は第１電源と第２電源の間に設けられた
電源で、それぞれＥ1とＥ2の中間の電位ＥMAおよびＥMB
を有している。破線３１１で囲まれた中の回路は０とＥ
1の電源で動作するインバータ回路で、破線３２１で囲
まれた中の回路は０とＥMAの電源で動作し、Ｅ 1系の信
号をＥMA系の信号に変換している。破線３３１で囲まれ
た中の回路は０とＥMBの電源で動作し、ＥMA系の信号を
ＥMB系の信号に変換している。破線３４１で囲まれた中
の回路は０とＥ2の電源で動作し、ＥMB系の信号をＥ2系
の信号に変換している。図３の回路においては中間の電
位を更に増やし、ＥMAとＥMBの２個設けていることに特
徴がある。このときの効果を前記の場合と比較するため Ｅ2＝５Ｖ ，Ｅ1＝０．９Ｖ ，ＶTP＝０．７Ｖ ，ＶTN
＝０．４Ｖ とし、ここにＥMA＝１．４Ｖ ，ＥMB＝２．５Ｖを追加
する。
である。図３において３００は負極の電源で基準電位の
０にとっている。３０１は正極の第１電源でＥ1の電位
である。３０４は正極の第２電源でＥ2の電位である。
３０２と３０３は第１電源と第２電源の間に設けられた
電源で、それぞれＥ1とＥ2の中間の電位ＥMAおよびＥMB
を有している。破線３１１で囲まれた中の回路は０とＥ
1の電源で動作するインバータ回路で、破線３２１で囲
まれた中の回路は０とＥMAの電源で動作し、Ｅ 1系の信
号をＥMA系の信号に変換している。破線３３１で囲まれ
た中の回路は０とＥMBの電源で動作し、ＥMA系の信号を
ＥMB系の信号に変換している。破線３４１で囲まれた中
の回路は０とＥ2の電源で動作し、ＥMB系の信号をＥ2系
の信号に変換している。図３の回路においては中間の電
位を更に増やし、ＥMAとＥMBの２個設けていることに特
徴がある。このときの効果を前記の場合と比較するため Ｅ2＝５Ｖ ，Ｅ1＝０．９Ｖ ，ＶTP＝０．７Ｖ ，ＶTN
＝０．４Ｖ とし、ここにＥMA＝１．４Ｖ ，ＥMB＝２．５Ｖを追加
する。
【００１５】このとき条件はＥ1からＥMAでは ＥMA＝１．４Ｖ ，Ｅ1＝０．９Ｖ ，ＶTP＝０．７Ｖ ，
ＶTN＝０．４Ｖ となり、この数値を前記の不等式に代入すると βN／βP ＞ ６．４ となる。次にＥMAからＥMBでは ＥMB＝２．５Ｖ ，ＥMA＝１．４Ｖ ，ＶTP＝０．７Ｖ
，ＶTN＝０．４Ｖ となり、この数値を前記の不等式に代入すると βN／βP ＞ ５．４ となる。次にＥMBからＥ2では Ｅ2＝５Ｖ ，ＥM＝２．５Ｖ ，ＶTP＝０．７Ｖ ，ＶTN
＝０．４Ｖ となり、この数値を前記の不等式に代入すると βN／βP ＞ ４．４ となる。信号のレベル変換を３回、行なうことは動作速
度や消費電流のような特性には加算の形で現われるの
で、Ｅ1からＥMそしてＥ2のこの場合には概略として βN／βP ＞ １６．２ が評価の目安となる。これはＥ1からＥ2へ直接、変換し
た βN／βP ＞ ５１２ あるいはＥ1からＥMそしてＥ2変換した βN／βP ＞ ４１ に較べ、更に大幅に改善されていることが判る。
ＶTN＝０．４Ｖ となり、この数値を前記の不等式に代入すると βN／βP ＞ ６．４ となる。次にＥMAからＥMBでは ＥMB＝２．５Ｖ ，ＥMA＝１．４Ｖ ，ＶTP＝０．７Ｖ
，ＶTN＝０．４Ｖ となり、この数値を前記の不等式に代入すると βN／βP ＞ ５．４ となる。次にＥMBからＥ2では Ｅ2＝５Ｖ ，ＥM＝２．５Ｖ ，ＶTP＝０．７Ｖ ，ＶTN
＝０．４Ｖ となり、この数値を前記の不等式に代入すると βN／βP ＞ ４．４ となる。信号のレベル変換を３回、行なうことは動作速
度や消費電流のような特性には加算の形で現われるの
で、Ｅ1からＥMそしてＥ2のこの場合には概略として βN／βP ＞ １６．２ が評価の目安となる。これはＥ1からＥ2へ直接、変換し
た βN／βP ＞ ５１２ あるいはＥ1からＥMそしてＥ2変換した βN／βP ＞ ４１ に較べ、更に大幅に改善されていることが判る。
【００１６】また、中間電位の電源を更に増やしていけ
ば特性は一般的に更に改善される。
ば特性は一般的に更に改善される。
【００１７】図４は本発明の第４の実施例を示す回路図
である。図４において４００は正極の電源で基準電位の
０にとっている。４０１は負極の第１電源で−Ｅ1の電
位である。４０３は負極の第２電源で−Ｅ2の電位であ
る。４０２は第１電源と第２電源の間に設けられた電源
電極であり、−Ｅ1と−Ｅ2の中間の電位−ＥMを有して
いる。破線４１１で囲まれた中の回路は０と−Ｅ1の電
源で動作するインバータ回路で、破線４２１で囲まれた
中の回路は０と−ＥMの電源で動作し、−Ｅ1系の信号を
−ＥM系の信号に変換している。破線４３１で囲まれた
中の回路は０と−Ｅ2の電源で動作し、−ＥM系の信号を
−Ｅ2系の信号に変換している。４１２、４２２、４２
３、４２４、４２５、４３２、４３３、４３４、４３５
はＮ型ＭＯＳＦＥＴであり、４１３、４２６、４２７、
４３６、４３７はＰ型ＭＯＳＦＥＴである。図４と図１
の違いは基準電位が負極と正極が入れ替わり、それとと
もにＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴの構成を逆に
した点にある。したがって基準電位（グランド）が正負
入れ替わっても同様に構成でき効果があることが判る。
である。図４において４００は正極の電源で基準電位の
０にとっている。４０１は負極の第１電源で−Ｅ1の電
位である。４０３は負極の第２電源で−Ｅ2の電位であ
る。４０２は第１電源と第２電源の間に設けられた電源
電極であり、−Ｅ1と−Ｅ2の中間の電位−ＥMを有して
いる。破線４１１で囲まれた中の回路は０と−Ｅ1の電
源で動作するインバータ回路で、破線４２１で囲まれた
中の回路は０と−ＥMの電源で動作し、−Ｅ1系の信号を
−ＥM系の信号に変換している。破線４３１で囲まれた
中の回路は０と−Ｅ2の電源で動作し、−ＥM系の信号を
−Ｅ2系の信号に変換している。４１２、４２２、４２
３、４２４、４２５、４３２、４３３、４３４、４３５
はＮ型ＭＯＳＦＥＴであり、４１３、４２６、４２７、
４３６、４３７はＰ型ＭＯＳＦＥＴである。図４と図１
の違いは基準電位が負極と正極が入れ替わり、それとと
もにＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴの構成を逆に
した点にある。したがって基準電位（グランド）が正負
入れ替わっても同様に構成でき効果があることが判る。
【００１８】また、第１、第３の実施例の説明において （Ｅ2−Ｅ1）＞ＶTP （ＥM−Ｅ1）＞ＶTP （Ｅ2−ＥM）＞ＶTP （ＥMA−Ｅ1）＞ＶTP （ＥMB−ＥMA）＞ＶTP （Ｅ2−ＥMB）＞ＶTP の条件のもとに説明をしてきたが、これらが成立しない
場合には正電位と負電位の動作中における競合が起こら
ないので信号のレベル変換は非常に速やかに行なわれ
る。したがって中間電位の電源をもっと多数、細かく設
定し、ひとつひとつのレベル変換をＭＯＳＦＥＴのスレ
ッショルド電圧の範囲内で行なえば、更に高速動作のレ
ベルシフト回路ができる。
場合には正電位と負電位の動作中における競合が起こら
ないので信号のレベル変換は非常に速やかに行なわれ
る。したがって中間電位の電源をもっと多数、細かく設
定し、ひとつひとつのレベル変換をＭＯＳＦＥＴのスレ
ッショルド電圧の範囲内で行なえば、更に高速動作のレ
ベルシフト回路ができる。
【００１９】また、図１、図３の実施例の説明におい
て、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴのコンダクタ
ンス定数βP、βNやスレッショルド電圧ＶTP、ＶTNをそ
れぞれ同一の仮定をおいたが、これは説明と計算の煩雑
さを除くための簡単化の仮定であってＰ型ＭＯＳＦＥＴ
間、及びＮ型ＭＯＳＦＥＴ間でβP、βN、ＶTP、ＶTNが
異なっていても、本発明の中間を利用するという効果は
同様にある。
て、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴのコンダクタ
ンス定数βP、βNやスレッショルド電圧ＶTP、ＶTNをそ
れぞれ同一の仮定をおいたが、これは説明と計算の煩雑
さを除くための簡単化の仮定であってＰ型ＭＯＳＦＥＴ
間、及びＮ型ＭＯＳＦＥＴ間でβP、βN、ＶTP、ＶTNが
異なっていても、本発明の中間を利用するという効果は
同様にある。
【００２０】また、図１、図２、図４においてひとつの
レベルシフト回路は図６の従来例でもあげた例で説明を
したが、本発明の本質は一度で変換せず、中間電位を設
けて無理なく変換を繰り返すことにあるので、個々のレ
ベルシフト回路は図５の回路を含めて使用に制限はな
く、他のよく知られた回路を個々に用いてもよい。
レベルシフト回路は図６の従来例でもあげた例で説明を
したが、本発明の本質は一度で変換せず、中間電位を設
けて無理なく変換を繰り返すことにあるので、個々のレ
ベルシフト回路は図５の回路を含めて使用に制限はな
く、他のよく知られた回路を個々に用いてもよい。
【００２１】
【発明の効果】以上、述べたように本発明によれば異な
る電源系の電位差が大きい場合に中間電位の電源系を設
け、その電源の信号を経由してから最終的に目的とする
電源系にレベル変換するので、その過程に無理がなく、
電源系の電位差が大きい場合にも高速動作のレベルシフ
ト回路が得られるという効果がある。
る電源系の電位差が大きい場合に中間電位の電源系を設
け、その電源の信号を経由してから最終的に目的とする
電源系にレベル変換するので、その過程に無理がなく、
電源系の電位差が大きい場合にも高速動作のレベルシフ
ト回路が得られるという効果がある。
【００２２】また、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥ
Ｔの能力比に無理がないので異常に大きいＭＯＳＦＥＴ
を作る必要がなくなり、消費電流、消費電力を低減でき
るという効果がある。
Ｔの能力比に無理がないので異常に大きいＭＯＳＦＥＴ
を作る必要がなくなり、消費電流、消費電力を低減でき
るという効果がある。
【００２３】また、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥ
Ｔの能力比に無理がないのでレイアウトパターン設計に
おいても無理がなくなり、集積効率が向上するという効
果がある。
Ｔの能力比に無理がないのでレイアウトパターン設計に
おいても無理がなくなり、集積効率が向上するという効
果がある。
【００２４】また、スレッショルド電圧が無視できなく
なる低電圧用の集積回路に適したレベルシフト回路を提
供できるという効果がある。
なる低電圧用の集積回路に適したレベルシフト回路を提
供できるという効果がある。
【図１】本発明の第１の実施例を示す回路図である。
【図２】本発明の第２の実施例を示す回路図である。
【図３】本発明の第３の実施例を示す回路図である。
【図４】本発明の第４の実施例を示す回路図である。
【図５】従来のレベルシフト回路の代表例を示す回路図
である。
である。
【図６】従来のレベルシフト回路の代表例を示す回路図
である。
である。
１００、３００・・・基準となる負極の電源 １０１、３０１・・・Ｅ1の正極の電源 １０２、３０２、３０３・・・正極の中間電源 １０３、３０４・・・Ｅ2の正極の電源 ４００・・・基準となる正極の電源 ４０１・・・−Ｅ1の正極の電源 ４０２・・・負極の中間電源 ４０３・・・−Ｅ2の負極の電源 １１１、３１１・・・０，Ｅ1の電源で動作する回路 １２１、３２１、３３１・・・０，正極の中間電源で動
作する回路 １３１、３４１・・・０，Ｅ2の電源で動作する回路 ４１１・・・０，−Ｅ1の電源で動作する回路 ４２１・・・０，負極の中間電源で動作する回路 ４３１・・・０，−Ｅ2の電源で動作する回路 １１２、１２２、１２３、１２４、１２５、１３２、１
３３、１３４、１３５、２４２、２４３、４１３、４２
６、４２７、４３６、４３７・・・Ｐ型ＭＯＳＦＥＴ １１３、１２６、１２７、１３６、１３７、４１２、４
２２、４２３、４２４、４２５、４３２、４３３、４３
４、４３５・・・Ｎ型ＭＯＳＦＥＴ １１４、４１４・・・入力端子 １１５、１２８、１３８、４１５、４２８、４３８・・
・出力端子 １２９、１３９、４２９、４３９・・・反転出力端子 ２４１・・・電圧降下手段
作する回路 １３１、３４１・・・０，Ｅ2の電源で動作する回路 ４１１・・・０，−Ｅ1の電源で動作する回路 ４２１・・・０，負極の中間電源で動作する回路 ４３１・・・０，−Ｅ2の電源で動作する回路 １１２、１２２、１２３、１２４、１２５、１３２、１
３３、１３４、１３５、２４２、２４３、４１３、４２
６、４２７、４３６、４３７・・・Ｐ型ＭＯＳＦＥＴ １１３、１２６、１２７、１３６、１３７、４１２、４
２２、４２３、４２４、４２５、４３２、４３３、４３
４、４３５・・・Ｎ型ＭＯＳＦＥＴ １１４、４１４・・・入力端子 １１５、１２８、１３８、４１５、４２８、４３８・・
・出力端子 １２９、１３９、４２９、４３９・・・反転出力端子 ２４１・・・電圧降下手段
Claims (4)
- 【請求項１】ａ） 第１の電圧系の入力信号を第２の電
圧系の信号として出力するレベルシフト回路において、 ｂ） 第１の電圧系と第２の電圧系の中間の電圧にあた
る第３の電圧系を少なくとも１個有し、 Ｃ） 第１の電圧系の入力信号を第３の電圧系の信号に
一度変換し、その後、該第３の電圧系の信号を第２の電
圧系の信号に変換することを特徴とする高電位差レベル
シフト回路。 - 【請求項２】請求項１記載の第３の電圧系が電圧降下手
段によって第２の電圧系から生成されていることを特徴
とする高電位差レベルシフト回路。 - 【請求項３】請求項２記載の第３の電圧系を生成する電
圧降下手段が絶縁ゲート電界効果型トランジスタによっ
て構成されていることを特徴とする高電位差レベルシフ
ト回路。 - 【請求項４】請求項１、２および３記載の第３の電圧系
の電位と第１の電圧系の電位の電位差、及び第２の電圧
系の電位と第３の電圧系の電位差が絶縁ゲート電界効果
型トランジスタのスレッショルド電圧以下であることを
特徴とする高電位差レベルシフト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7303171A JPH09148913A (ja) | 1995-11-21 | 1995-11-21 | 高電位差レベルシフト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7303171A JPH09148913A (ja) | 1995-11-21 | 1995-11-21 | 高電位差レベルシフト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09148913A true JPH09148913A (ja) | 1997-06-06 |
Family
ID=17917750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7303171A Withdrawn JPH09148913A (ja) | 1995-11-21 | 1995-11-21 | 高電位差レベルシフト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09148913A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6304069B1 (en) | 2000-01-26 | 2001-10-16 | Mitsubishi Denki Kabushiki Kaisha | Low power consumption multiple power supply semiconductor device and signal level converting method thereof |
| US7245153B2 (en) | 2004-09-29 | 2007-07-17 | Ricoh Company, Ltd. | Level shift circuit having timing adjustment circuit for maintaining duty ratio |
| US7286402B2 (en) | 2000-06-09 | 2007-10-23 | Kabushiki Kaisha Toshiba | Semiconductor memory device using only single-channel transistor to apply voltage to selected word line |
| JP2007306086A (ja) * | 2006-05-09 | 2007-11-22 | Kawasaki Microelectronics Kk | 入力バッファ |
| JP2008131457A (ja) * | 2006-11-22 | 2008-06-05 | Freescale Semiconductor Inc | レベルシフタ回路 |
| JP2009239705A (ja) * | 2008-03-27 | 2009-10-15 | Genusion Inc | レベル変換回路、高電圧ドライバ回路及び不揮発性半導体記憶装置 |
| JP2011019017A (ja) * | 2009-07-07 | 2011-01-27 | Toshiba Corp | レベル変換回路 |
| US7902871B2 (en) | 2007-08-17 | 2011-03-08 | Samsung Electronics Co., Ltd. | Level shifter and semiconductor device having off-chip driver |
| JP2013162311A (ja) * | 2012-02-03 | 2013-08-19 | Rohm Co Ltd | レベルシフタ回路、負荷駆動装置、液晶表示装置、テレビ |
| JP2016513914A (ja) * | 2013-03-06 | 2016-05-16 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | 待ち時間が短い電圧昇圧回路を備えた電圧レベルシフタ |
-
1995
- 1995-11-21 JP JP7303171A patent/JPH09148913A/ja not_active Withdrawn
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US7974148B2 (en) | 2000-06-09 | 2011-07-05 | Kabushiki Kaisha Toshiba | Semiconductor memory device using only single-channel transistor to apply voltage to selected word line |
| US7286402B2 (en) | 2000-06-09 | 2007-10-23 | Kabushiki Kaisha Toshiba | Semiconductor memory device using only single-channel transistor to apply voltage to selected word line |
| US7580285B2 (en) | 2000-06-09 | 2009-08-25 | Kabushiki Kaisha Toshiba | Semiconductor memory device using only single-channel transistor to apply voltage to selected word line |
| US8724424B2 (en) | 2000-06-09 | 2014-05-13 | Kabushiki Kaisha Toshiba | Semiconductor memory device using only single-channel transistor to apply voltage to selected word line |
| US7800973B2 (en) | 2000-06-09 | 2010-09-21 | Kabushiki Kaisha Toshiba | Semiconductor memory device using only single-channel transistor to apply voltage to selected word line |
| US8493814B2 (en) | 2000-06-09 | 2013-07-23 | Kabushiki Kaisha Toshiba | Semiconductor memory device using only single-channel transistor to apply voltage to selected word line |
| US8130589B2 (en) | 2000-06-09 | 2012-03-06 | Kabushiki Kaisha Toshiba | Semiconductor memory device using only single-channel transistor to apply voltage to selected word line |
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| JP2016513914A (ja) * | 2013-03-06 | 2016-05-16 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | 待ち時間が短い電圧昇圧回路を備えた電圧レベルシフタ |
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