JP2007306086A - 入力バッファ - Google Patents

Abstract

【課題】高速かつ広い入力電圧レンジの入力信号を受け取り、信号品質を悪化させることなく、所定の出力電圧レンジの出力信号に変換して出力する入力バッファを提供する。
【解決手段】本発明の入力バッファは、所定のコモンモード電圧であって、所定振幅の入力信号を受け取り、後段のバッファの入力信号として入力可能な最大のコモンモード電圧を持つ、所定の出力電圧レンジの出力信号を出力する第１のバッファと、第１のバッファの出力信号のコモンモード電圧を段階的に低電位側にシフトして低下させた出力信号を出力する第２のバッファと、第２のバッファの出力信号のコモンモード電圧をさらに低電位側にシフトし、コア電源の電圧レンジで動作するロジック回路のしきい値電圧とほぼ一致する電圧まで低下させた出力信号を出力する第３のバッファとを備えている。
【選択図】図１

Description

本発明は、半導体装置のＩ／Ｏ（入出力）領域に配置され、外部から、高速かつ広い入力電圧レンジの入力信号を受け取り、所定の出力電圧レンジの出力信号に変換して出力する入力バッファに関するものである。

上記のように、高速かつ広い入力電圧レンジの入力信号を受け取る入力バッファとして、例えば非特許文献１に標準的な入力バッファが開示されている。図３に示すように、同文献に開示の入力バッファ４０は、ＬＶＤＳ（Low-Voltage Differential Signaling）の規格に適合した低い入力電圧レンジの入力信号ＩＮＰ，ＩＮＮを受け取り、出力電圧レンジが３．３ＶのＣＭＯＳレベルの出力信号ＯＵＴに増幅して出力する。

ＬＶＤＳのコモンモード電圧の入力電圧レンジＶｃｍ＿ｉｎは、１００ｍＶ〜２．４Ｖ、その標準的な信号振幅は２５０〜４００ｍＶであり、１Ｇｂｐｓ（ギガビット／秒）以上の高速動作が要求される。入力バッファ４０は、相補的な入力信号ＩＮＰ，ＩＮＮを入力部の１対（２つ）のＰＭＯＳ（Ｐ型ＭＯＳトランジスタ）４２ａ、４２ｂで受け取ることによって、低い入力電圧レンジの入力信号による駆動を容易にしている。

入力バッファ４０では、入力信号ＩＮＰが高電位、ＩＮＮが低電位である場合、ＰＭＯＳ４２ａがオフ状態、ＰＭＯＳ４２ｂがオン状態となる。その結果、電源から定電流源のＰＭＯＳ４４、オン状態のＰＭＯＳ４２ｂを介して定電流Ｉが流れ、ノードＢが‘Ｈ（ハイレベル）’となってＮＭＯＳ（Ｎ型ＭＯＳトランジスタ）４６ｂがオン状態となる。この時、ＮＭＯＳ４６ａ、ＰＭＯＳ５２ａ、５２ｂはオフ状態となる。従って、出力信号ＯＵＴは、ＮＭＯＳ４６ｂを介してディスチャージされ、‘Ｌ（ローレベル）’となる。

一方、入力信号ＩＮＰが低電位、ＩＮＮが高電位である場合、ＰＭＯＳ４２ａ、４２ｂはオン状態、オフ状態となる。その結果、電源からＰＭＯＳ４４を介して定電流Ｉが流れ、ノードＡが‘Ｈ’となってＮＭＯＳ４６ａがオン状態となる。そして、ＰＭＯＳ５２ａ、５２ｂもオン状態となる。この時、ＮＭＯＳ４６ｂはオフ状態である。従って、出力信号ＯＵＴは、ＰＭＯＳ５２ｂを介してチャージアップされ、‘Ｈ’となる。

Andrea Boni他、"LVDS I/O Interface for Gb/s-per-Pin Operation in 3.5um CMOS", VOL. 36, NO. 4, IEEE JOURNAL OF SOLID-STATE CIRCUITS, APRIL 2001, p.706-711

上記文献の入力バッファ４０は、０．３５μｍの製造プロセスで製造されたものであり、３．３Ｖ単一の電源電圧が、Ｉ／Ｏ領域でもコア領域でも使用されていた。このため、入力バッファ４０によって低い入力電圧レンジの入力信号ＩＮＰ，ＩＮＮを増幅し、出力電圧レンジが３．３ＶのＣＭＯＳレベルの出力信号ＯＵＴを出力してやれば、その後段に接続されるコア領域内のロジック回路も３．３Ｖで動作するので問題はなかった。

しかし、半導体装置の製造プロセスの微細化が進むに従って、Ｉ／Ｏ領域の電源電圧は３．３Ｖのまま変わらなくても、コア領域の電源電圧は次第に低くなってきている。このため、コア領域内のロジック回路に信号を供給する場合、外部から入力される信号の電圧レベルを低電圧側にシフトさせる回路が必要であり、図３に示す従来の入力バッファ４０のように、信号振幅を増幅するだけの回路では不十分になってきた。

また、次第に半導体装置の動作速度の高速化も進んでいる。このため、入力バッファの高速動作によって、コア領域内のロジック回路に供給される信号に、ジッタなどのノイズを生じさせないように注意することが必要になる。

本発明の目的は、前記従来技術に基づく問題点を解消し、高速かつ広い入力電圧レンジの入力信号を受け取り、信号品質を悪化させることなく、所定の出力電圧レンジの出力信号に変換して出力する入力バッファを提供することにある。

上記目的を達成するために、本発明は、半導体装置のＩ／Ｏ領域に配置され、Ｉ／Ｏ電源で動作する入力バッファであって、
所定のコモンモード電圧であって、所定振幅の入力信号を受け取り、後段バッファの入力信号として入力可能な最大のコモンモード電圧を持つ、所定の出力電圧レンジの出力信号を出力する第１のバッファと、
該第１のバッファの出力信号のコモンモード電圧を段階的に低電位側にシフトして低下させた出力信号を出力する第２のバッファと、
該第２のバッファの出力信号のコモンモード電圧をさらに低電位側にシフトし、コア電源の電圧レンジで動作するロジック回路のしきい値電圧とほぼ一致する電圧まで低下させた出力信号を出力する第３のバッファとを備えていることを特徴とする入力バッファを提供するものである。

さらに、コア領域に配置され、前記コア電源で動作し、前記第３のバッファの出力信号の振幅を、前記コア電源の電圧レンジと一致するように増幅もしくは縮小する第４のバッファを備えていることが好ましい。

ここで、前記第１のバッファは、その出力信号の振幅を、前記コア電源の電圧レンジの範囲内に縮小することが好ましい。

また、前記第２のバッファは、１つのバッファ、もしくは、直列に接続され、それぞれ降下電圧の異なる、少なくとも２つのバッファによって構成されていることが好ましい。

また、前記第２および第３のバッファは、それぞれ前記第１および第２のバッファの出力信号の振幅を維持しながら、そのコモンモード電圧を低電位側にシフトすることが好ましい。

また、前記第１、第２および第３のバッファは、差動回路で構成されていることが好ましい。

また、前記第１のバッファは、前記入力信号を受け取る入力部が、デプレッション型のＮＭＯＳトランジスタで構成されていることが好ましい。

本発明の入力バッファでは、伝搬される信号の振幅を小さく抑えることができるため、各段のバッファの入力部を構成するＭＯＳトランジスタを無理なく、高速で動作させることができる。また、小振幅の信号を伝搬することによって、ジッタ等のノイズの発生を大幅に抑制できる。これにより、所定の入力電圧レンジの入力信号を、その品質を悪化させることなく、所定の出力電圧レンジの出力信号に変換できる。

また、本発明の入力バッファでは、入力信号を受け取り、そのコモンモード電圧を、入力可能な入力信号の最大のコモンモード電圧まで上昇させ、その後、段階的に低電位側にシフトさせ、所定の出力電圧レンジの出力信号に変換して出力する。これにより、本発明の入力バッファでは、広い入力電圧レンジの入力信号を受け取って、所定の出力電圧レンジの出力信号に変換することができる。

以下に、添付の図面に示す好適実施形態に基づいて、本発明の入力バッファを詳細に説明する。

図１は、本発明の入力バッファの動作の概略を表す一実施形態の概念図である。同図に示す入力バッファ１０は、半導体装置の外部から、高速かつ広い入力電圧レンジの入力信号を受け取り、所定の出力電圧レンジの出力信号に変換して、コア領域内のロジック回路に供給する。本実施形態の入力バッファ１０は、直列に接続された７段のバッファ１〜７によって構成されている。

ここで、初段のバッファ１、２〜４段目のバッファ２〜４および５段目のバッファ５は、半導体装置のＩ／Ｏ領域に配置され、Ｉ／Ｏ領域用の３．３〜０Ｖの電源（Ｉ／Ｏ電源）で動作する。一方、６〜７段目のバッファ６〜７は、半導体装置のコア領域に配置されたロジック回路の一例を示したもので、コア領域用の１．２〜０Ｖの電源（コア電源）で動作する。

初段のバッファ（第１のバッファ）１は、図１に示すように、Ｉ／Ｏ電源の電圧レンジ３．３〜０Ｖに等しい入力電圧レンジを持ち、そのコモンモード電圧の電圧レンジが、Ｉ／Ｏ電源の電圧レンジよりも狭く、かつ、所定振幅の入力信号を受け取る。初段のバッファ１からは、入力信号として次段に入力可能な最大のコモンモード電圧を持つ、所定の出力電圧レンジの出力信号が出力される。

図１に示すように、初段のバッファ１に入力可能な入力信号のコモンモード電圧の入力電圧レンジは、その最大電位および最小電位ともにＩ／Ｏ電源の最大電位である３．３Ｖ、最小電位である０Ｖよりも、ともに等しい所定の電圧だけ狭くなっている。高電位側の最大許容コモンモード電圧および低電位側の最小許容コモンモード電圧は、初段のバッファ１に入力可能な入力信号の最大振幅の半分の振幅に相当する。

なお、初段のバッファ１の出力信号を、一旦、入力可能な入力信号の最大のコモンモード電圧まで上昇させる理由は、広い入力電圧レンジの入力信号に対応するためである。２〜４段目のバッファ２〜４を正常に動作させるためには、その入力電圧レンジを適正にするために、初段のバッファ１の出力信号のコモンモード電圧を、入力信号の最大のコモンモード電圧まで上昇させる必要がある。

また、初段のバッファ１の出力信号の振幅は、後述するように、コア電源の電圧レンジ１．２〜０Ｖの範囲内に縮小する方が好ましい。また、初段のバッファ１の出力信号の振幅は、小振幅である方が、ジッタ等のノイズの発生を大幅に抑制することができ、高速動作させることができるという利点がある。

初段のバッファ１の出力信号は２段目のバッファ２に入力される。２〜３段目のバッファ２〜３の出力信号はそれぞれ３〜４段目のバッファ３〜４に入力される。２〜４段目のバッファ（第２のバッファ）２〜４は、初段のバッファ１の出力信号の振幅を維持しながら、そのコモンモード電圧を段階的に（徐々に）低電位側にシフトし、５段目のバッファ５が受け取ることが出来る電圧まで低下させた出力信号を出力する。

なお、本実施形態では、２〜４段目のバッファ２〜４において、初段のバッファ１の出力信号の振幅を維持しているが、適宜変更（増幅、縮小）しても良い。また、初段のバッファ１の出力信号のコモンモード電圧を段階的に降下させるために、それぞれＩ／Ｏ電源からの降下電圧が異なる２〜４段目の３つのバッファ２〜４を使用しているが、その段数は、最低１段あれば良く、必要に応じて適宜増減しても良い。

４段目のバッファ４の出力信号は５段目のバッファ（第３のバッファ）５に入力される。５段目のバッファ５は、同様に、４段目のバッファ４の出力信号の振幅を維持しながら、そのコモンモード電圧をさらに低電位側にシフトし、コア電源の１．２〜０Ｖの電圧レンジで動作する６段目のバッファ６のしきい値電圧とほぼ一致する電圧まで低下させた出力信号を出力する。

図１に示すように、５段目のバッファ５に入力可能な入力信号の入力電圧レンジは、コア電源の高電位１．２Ｖよりも高く、かつ、Ｉ／Ｏ電源の高電位３．３Ｖよりも低い範囲の電圧〜０Ｖ（グランド電位）である。

本実施形態では、５段目のバッファ５の出力信号の振幅が、コア電源の電圧レンジ１．２〜０Ｖよりも狭くなっている。従って、５段目のバッファ５において、４段目のバッファ４の出力信号のコモンモード電圧を、６段目のバッファ６のしきい値電圧とほぼ一致する電圧まで低下させた時に、５段目のバッファ５の出力信号の最小電位は、図１に示すように、０Ｖよりも所定の電圧だけ高くなる。

同様に、５段目のバッファ５において、４段目のバッファ４の出力信号の振幅を維持しているが、適宜変更（増幅、縮小）しても良い。

５段目のバッファ５の出力信号は６段目のバッファ（第４のバッファ）６に入力される。前述の通り、本実施形態の入力バッファ１０では、５段目のバッファ５の出力信号の振幅が、コア電源の電圧レンジ１．２〜０Ｖよりも狭くなっている。６段目のバッファ６は、コア電源で動作するため、５段目のバッファ５の出力信号の振幅を、コア電源の電圧レンジ１．２〜０Ｖとほぼ一致するように増幅する。

なお、５段目のバッファ５の出力信号の振幅が、コア電源の電圧レンジよりも広い場合、６段目のバッファ６は、５段目のバッファ５の出力信号の振幅をコア電源の電圧レンジに縮小する。この場合、５段目のバッファ５の出力信号のうち、１．２Ｖ以上の部分と０Ｖ以下の部分は切り捨てられる。従って、ジッタを生じる要因となるため、５段目のバッファ５の出力信号の振幅は、コア電源の電圧レンジよりも狭い方が好ましい。

６段目のバッファ６の出力信号は７段目のバッファ７に入力される。７段目のバッファ７は、６段目のバッファ６の出力信号を単にバッファリングして出力する。すなわち、７段目のバッファ７からは、１．２〜０Ｖの電圧レンジのＣＭＯＳレベルの出力信号が出力される。７段目のバッファ７の出力信号は、図示していないが、コア領域内の後段のロジック回路に供給される。

本実施形態の入力バッファ１０では、初段〜５段目のバッファ１〜５までが、本発明の入力バッファの基本的な部分を構成する。６〜７段目のバッファ６〜７は、コア電源で動作するロジック回路の一例として示してある。言い換えると、６〜７段目のバッファ６〜７は、本発明に必須の構成要素ではないし、必ずしもバッファである必要もなく、コア電源で動作する他の構成の回路であっても良い。

次に、入力バッファ１０の動作を説明する。

入力信号は、初段のバッファ１によって、後段のバッファ２に入力可能な入力信号の最大コモンモード電圧を持つ出力信号に変換される。続いて、２〜４段目のバッファ２〜４によって、初段のバッファ１の出力信号のコモンモード電圧が、その信号振幅を維持しながら段階的に低電位側にシフトされ、５段目のバッファ５によって、６段目のバッファ６のしきい値電圧とほぼ一致する電圧まで低下される。

上記５段目のバッファ５までは、Ｉ／Ｏ電源の３．３〜０Ｖで動作するが、この以降の６〜７段目のバッファ６〜７は、コア電源の１．２〜０Ｖで動作する。５段目のバッファ５の出力信号は、６段目のバッファ６によって、電圧レンジがコア電源の１．２〜０Ｖの信号に変換され、７段目のバッファ７によってバッファリング出力され、コア領域内の後段のロジック回路に供給される。

入力バッファ１０では、伝搬される信号の振幅を小さく抑えることができるため、各段のバッファの入力部を構成するＭＯＳトランジスタを無理なく、高速で動作させることができる。また、小振幅の信号を伝搬することによって、ジッタ等のノイズの発生を大幅に抑制できる。これにより、所定の入力電圧レンジの入力信号を、その品質を悪化させることなく、所定の出力電圧レンジの出力信号に変換できる。

また、入力バッファ１０では、入力信号を受け取り、そのコモンモード電圧を、入力可能な入力信号の最大のコモンモード電圧まで上昇させ、その後、段階的に低電位側にシフトさせ、所定の出力電圧レンジの出力信号に変換して出力する。これにより、入力バッファ１０では、広い入力電圧レンジの入力信号を受け取って、所定の出力電圧レンジの出力信号に変換することができる。

次に、図１に示す入力バッファ１０の具体例を挙げて説明する。

図２は、図１に示す入力バッファの具体的な構成を表す回路図である。同図に示す入力バッファ１１は、図１に示す入力バッファ１０に対応する７段のバッファ１〜７によって構成されている。

初段のバッファ１は、ともに等しい抵抗値ＲＬを持ち、それぞれ出力信号ＯＵＴ１Ｎ，ＯＵＴ１Ｐの振幅を決定する２つの抵抗素子１２ａ、１２ｂと、それぞれ入力信号ＩＮＰ，ＩＮＮを受け取る入力部となる２つのＮＭＯＳ１４ａ、１４ｂと、定電流Ｉを流す定電流源となるＮＭＯＳ１６とによって構成されている。

２つの抵抗素子１２ａ、１２ｂの一方の端子は、Ｉ／Ｏ電源に接続され、その他方の端子は、２つのＮＭＯＳ１４ａ、１４ｂのドレインにそれぞれ接続されている。２つのＮＭＯＳ１４ａ、１４ｂは、各々のゲートに入力信号ＩＮＰ，ＩＮＮが入力され、そのドレインから出力信号ＯＵＴ１Ｎ，ＯＵＴ１Ｐがそれぞれ出力され、ソースはともにＮＭＯＳ１６のドレインに接続されている。ＮＭＯＳ１６は、そのゲートに制御信号（図示省略）が入力され、ソースはグランドに接続されている。

本実施形態の場合、初段のバッファ１では、入力信号ＩＮＰ，ＩＮＮの入力部にデプレッション型のＮＭＯＳ（しきい値電圧が負であり、Ｖｇｓ＝０Ｖであってもオン状態となってドレイン、ソース間に電流が流れる）１４ａ、１４ｂが使用されている。これにより、入力信号ＩＮＰ，ＩＮＮの入力電圧レンジが低い場合であっても動作可能であるので、より一層広い入力電圧レンジの入力信号を受け取ることができる。

なお、入力信号ＩＮＰ、ＩＮＮの入力電圧レンジが高くても良い場合にはエンハンスメント型のＮＭＯＳを使用しても良い。デプレッション型のＮＭＯＳを使用するのは、入力コモンモード電圧が低く、図２のＮＭＯＳ１６が定電流動作するのが難しくなる時である。

初段のバッファ１では、入力信号ＩＮＰが高電位、ＩＮＮが低電位の場合、ＮＭＯＳ１４ａ、１４ｂが各々オン状態、オフ状態となる。その結果、出力信号ＯＵＴ１Ｐは、Ｉ／Ｏ電源から抵抗素子１２ｂを介してチャージアップされ、所定の高電位となる。一方、出力信号ＯＵＴ１Ｎは、Ｉ／Ｏ電源から抵抗素子１２ａ、ＮＭＯＳ１４ａ、１６を介して定電流Ｉが流れ、所定の低電位となる。

一方、入力信号ＩＮＰが低電位、ＩＮＮが高電位の場合の動作は、上記の場合の動作の逆であるから、ここでは、その説明は省略する。

ここで、上記の所定の高電位および所定の低電位は、図１に示す初段のバッファ１の出力信号の出力電圧レンジの最大電位および最小電位と各々等しい電位である。また、上記の所定の低電位は、定電流源のＮＭＯＳ１６によって流される定電流Ｉと、抵抗素子１２ａ、１２ｂの抵抗値ＲＬとによって決定される。このことは、以下に述べる２〜５段目のバッファ２〜５においても同様である。

２〜４段目のバッファ２〜４は、初段のバッファ１と同様の構成である。両者の相違点は、入力部がエンハンスメント型のＮＭＯＳ１８ａ、１８ｂである点と、２つの抵抗素子１２ａ、１２ｂの一方の端子が、抵抗素子２０を介してＩ／Ｏ電源に接続されている点である。抵抗素子２０は、抵抗値ＲＳを持ち、Ｉ／Ｏ電源からの降下電圧を決定するものである。２〜４段目のバッファ２〜４は、直列に接続された抵抗素子２０の個数が各々１〜３段である点で異なる。

初段のバッファ１の出力信号ＯＵＴ１Ｐ，ＯＵＴ１Ｎは、２段目のバッファ２の入力部のＮＭＯＳ１８ａ、１８ｂのゲートにそれぞれ入力されている。同様に、２段目のバッファ２の出力信号ＯＵＴ２Ｐ，ＯＵＴ２Ｎは、３段目のバッファ３の入力部のＮＭＯＳ１８ａ、１８ｂのゲートに入力され、３段目のバッファ３の出力信号ＯＵＴ３Ｐ，ＯＵＴ３Ｎは、４段目のバッファ４の入力部のＮＭＯＳ１８ａ、１８ｂのゲートに入力されている。

２〜４段目のバッファ２〜４は、初段のバッファ１と同様に動作する。すなわち、入力信号ＯＵＴ１Ｐが高電位、ＯＵＴ１Ｎが低電位の場合、出力信号ＯＵＴ２Ｐは所定の高電位となり、ＯＵＴ２Ｎは所定の低電位となる。一方、入力信号ＯＵＴ１Ｐが低電位、ＯＵＴ１Ｎが高電位の場合、出力信号ＯＵＴ２Ｐは所定の低電位となり、ＯＵＴ２Ｎは所定の高電位となる。３〜４段目のバッファ３〜４の動作も同様である。

２段目のバッファ２では、抵抗素子２０の抵抗値ＲＳによって、Ｉ／Ｏ電源の３．３Ｖから所定の電圧（Ｖ＝Ｉ×ＲＳ）だけ降下された電圧が２つの抵抗素子１２ａ、１２ｂに印加される。これによって、２段目のバッファ２の出力信号ＯＵＴ２Ｐ，ＯＵＴ２Ｎのコモンモード電圧は、図１に示すように、Ｉ／Ｏ電源の３．３Ｖから上記所定の電圧だけ降下される。３〜４段目のバッファ３〜４についても同様である。

５段目のバッファ５は、定電流Ｉを流す定電流源のＰＭＯＳ２２と、それぞれ入力信号ＯＵＴ４Ｐ，ＯＵＴ４Ｎを受け取る入力部となる２つのＰＭＯＳ２４ａ、２４ｂと、ともに等しい抵抗値ＲＬ２を持ち、それぞれ出力信号ＯＵＴ５Ｎ，ＯＵＴ５Ｐの振幅を決定する２つの抵抗素子２６ａ、２６ｂと、抵抗値ＲＳ２を持ち、グランドからの上昇電圧を決定する抵抗素子２８とによって構成されている。

ＰＭＯＳ２２は、そのソースがＩ／Ｏ電源に接続され、ゲートには制御信号（図示省略）が入力され、ドレインは、２つのＰＭＯＳ２４ａ、２４ｂのソースに接続されている。２つのＰＭＯＳ２４ａ、２４ｂは、そのゲートに、４段目のバッファ４の出力信号ＯＵＴ４Ｐ，ＯＵＴ４Ｎがそれぞれ入力され、ドレインは、それぞれ抵抗素子２６ａ、２６ｂを介して抵抗素子２８の一方の端子に接続され、抵抗素子２８の他方の端子はグランドに接続されている。

５段目のバッファ５では、入力信号ＯＵＴ４Ｐが高電位、ＯＵＴ４Ｎが低電位の場合、ＰＭＯＳ２４ａ、２４ｂが各々オフ状態、オン状態となる。その結果、出力信号ＯＵＴ５Ｐは、Ｉ／Ｏ電源からＰＭＯＳ２２、２４ｂ、抵抗素子２６ｂ、２８を介して電流Ｉが流れ、所定の高電位となる。一方、出力信号ＯＵＴ５Ｎは、抵抗素子２６ａ、２８を介してグランドにディスチャージされ、所定の低電位となる。

一方、入力信号ＯＵＴ４Ｐが低電位、ＯＵＴ４Ｎが高電位の場合の動作は、上記の場合の動作の逆であるから、ここでは、その説明は省略する。

５段目のバッファ５では、抵抗素子２８の抵抗値ＲＳ２によって、グランドの電位（０Ｖ）から所定の電圧（Ｖ＝Ｉ×ＲＳ２）だけ上昇された電圧が２つの抵抗素子２６ａ、２６ｂに印加される。これによって、５段目のバッファ５の出力信号ＯＵＴ５Ｐ，ＯＵＴ５Ｎの最小電位は、図１に示すように、グランドの電位から上記所定の電圧だけ上昇された電位となる。

ここで、入力バッファ１１では、初段のバッファ１の入力部がＮＭＯＳ１４ａ、１４ｂ、２〜４段目のバッファ２〜４の入力部がＮＭＯＳ１８ａ、１８ｂによって構成され、５段目のバッファ５の入力部がＰＭＯＳ２４ａ、２４ｂによって構成されている。

２〜４段目のバッファ２〜４ように、入力部がＮＭＯＳで構成されたバッファを使用すると、ある程度までコモンモード電圧を低下させた時点で、入力電圧レンジが不適正な範囲となって、入力部のＮＭＯＳトランジスタが正常に動作しなくなるので、それ以上電圧を低下させることが困難になる。そのため、５段目のバッファ５は、低い電圧レンジの入力信号に対応可能なように、入力部がＰＭＯＳで構成されている。

なお、５段目のバッファ５の入力部のＭＯＳトランジスタは、ＰＭＯＳに限定されるわけではなく、例えば前述のデプレッション型のＮＭＯＳを使用しても良い。また、１〜４段目のバッファ１〜４の入力部もＮＭＯＳで構成することに限定されず、ＰＭＯＳを使用しても良い。しかし、ＰＭＯＳよりもＮＭＯＳの方が駆動能力が大きいなどの利点があるため、ＮＭＯＳを使用する方が好ましい。

６段目のバッファ６は、カレントミラー回路となる２つのＰＭＯＳ３０ａ、３０ｂと、入力信号ＯＵＴ５Ｐ，ＯＵＴ５Ｎをそれぞれ受け取る入力部となる２つのＮＭＯＳ３２ａ、３２ｂとによって構成されている。

２つのＰＭＯＳ３０ａ、３０ｂのソースは、コア電源に接続され、そのゲートはともにＰＭＯＳ３０ａのドレインに接続され、そのドレインは、２つのＮＭＯＳ３２ａ、３２ｂのドレインにそれぞれ接続されている。また、２つのＮＭＯＳ３２ａ、３２ｂのゲートには、５段目のバッファ５の出力信号ＯＵＴ５Ｐ，ＯＵＴ５Ｎがそれぞれ入力され、そのソースはともにグランドに接続されている。

６段目のバッファ６では、入力信号ＯＵＴ５Ｐが高電位、ＯＵＴ５Ｎが低電位の場合、ＮＭＯＳ３２ａ、３２ｂが各々オン状態、オフ状態となる。その結果、ＰＭＯＳ３０ａのドレインがＮＭＯＳ３２ａを介してグランドにディスチャージされ、２つのＰＭＯＳ３０ａ、３０ｂはともにオン状態となる。従って、出力信号ＯＵＴ６は、コア電源からＰＭＯＳ３０ｂを介してチャージアップされ、コア電源の１．２Ｖとなる。

一方、入力信号ＯＵＴ５Ｐが低電位、ＯＵＴ５Ｎが高電位の場合、ＮＭＯＳ３２ａ、３２ｂが各々オフ状態、オン状態となる。その結果、出力信号ＯＵＴ６は、ＮＭＯＳ３２ｂを介してグランドにディスチャージされ、グランドの０Ｖとなる。

７段目のバッファ７は、コア電源で動作するロジック回路の一例としてのバッファを概念的に示したものである。７段目のバッファ７には、６段目のバッファ６の出力ＯＵＴ６が入力され、７段目のバッファ７からは、ＣＭＯＳレベル（１．２〜０Ｖ）の出力信号ＯＵＴが出力されている。７段目のバッファの出力信号ＯＵＴは、コア領域内の次段のロジック回路（図示省略）に入力されている。

図２に示す入力バッファ１１では、初段〜６段目までのバッファ１〜６が、差動回路で構成されている。これら各段のバッファ１〜６を差動回路で構成することによって、ノイズの影響を大幅に低減することができる。

次に、入力バッファ１１の動作を説明する。

入力信号ＩＮＰが高電位、ＩＮＮが低電位の場合、前述の通り、初段のバッファ１の出力信号ＯＵＴ１Ｐは高電位、ＯＵＴ１Ｎは低電位となる。この時、初段のバッファ１の出力信号ＯＵＴ１Ｐ，ＯＵＴ１Ｎは、図１に示すように、入力可能な入力信号ＩＮＰ，ＩＮＮの最大コモンモード電圧を持つ出力信号となる。

続く、２〜４段目のバッファの出力信号ＯＵＴ２〜４Ｐは高電位、ＯＵＴ２〜４Ｎは低電位となる。２〜４段目のバッファ２〜４では、図１に示すように、初段のバッファ１の出力信号ＯＵＴ１Ｐ，ＯＵＴ１Ｎのコモンモード電圧が、その信号振幅を維持しながら段階的に低電位側にシフトされる。４段目のバッファ４の出力信号ＯＵＴ４Ｐ，ＯＵＴ４Ｎは、５段目のバッファの、入力可能な入力電圧レンジ内の信号となる。

続く、５段目のバッファ５の出力信号ＯＵＴ５Ｐは高電位、ＯＵＴ５Ｎは低電位となる。出力信号ＯＵＴ５Ｐ，ＯＵＴ５Ｎのコモンモード電圧は、その信号振幅を維持しながら６段目のバッファ６のしきい値電圧とほぼ一致する電圧まで低下される。

続く、６段目のバッファ６の出力信号ＯＵＴ６は高電位となる。６段目のバッファ６では、入力信号ＯＵＴ５Ｐ，ＯＵＴ５Ｎが増幅されて、その出力信号ＯＵＴ６は、コア電源のＣＭＯＳレベルの１．２〜０Ｖの範囲の信号となる。出力信号ＯＵＴ６は、７段目のバッファ７によってバッファリング出力され、コア領域内の後段のロジック回路に供給される。

一方、入力信号ＩＮＰが低電位、ＩＮＮが高電位の場合の動作は、上記の場合の動作の逆である。従って、６段目のバッファ６の出力信号ＯＵＴ６は低電位、すなわち、グランド電位となる。

なお、本発明の入力バッファについて、図２に示す具体例を挙げて説明したが、本発明はこれに限定されず、図１に示す概念図で表される入力バッファと同等の機能を果たすものであれば、その具体的な構成は何ら制限されない。また、Ｉ／Ｏ電源は３．３〜０Ｖ、コア電源は１．２〜０Ｖに限定されるわけではなく、上記実施形態の場合とは、それぞれ異なる電源電圧であっても良い。

本発明は、基本的に以上のようなものである。
以上、本発明の入力バッファについて詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。

本発明の入力バッファの動作の概略を表す一実施形態の概念図である。 図１に示す入力バッファの具体的な構成を表す回路図である。 従来の入力バッファの構成を表す一例の回路図である。

符号の説明

１０、１１、４０ 入力バッファ
１〜７ バッファ
２２、２４ａ、２４ｂ、３０ａ、３０ｂ、４２ａ、４２ｂ、４４、５２ａ、５２ｂ ＰＭＯＳ（Ｐ型ＭＯＳトランジスタ）
１４ａ、１４ｂ、１６、１８ａ、１８ｂ、３２ａ、３２ｂ、４６ａ、４６ｂ、４８ａ、４８ｂ、５０ａ、５０ｂ ＮＭＯＳ（Ｎ型ＭＯＳトランジスタ）
１２ａ、１２ｂ、２０、２６ａ、２６ｂ、２８ 抵抗素子

Claims (7)

1. 半導体装置のＩ／Ｏ領域に配置され、Ｉ／Ｏ電源で動作する入力バッファであって、
   所定のコモンモード電圧であって、所定振幅の入力信号を受け取り、後段バッファの入力信号として入力可能な最大のコモンモード電圧を持つ、所定の出力電圧レンジの出力信号を出力する第１のバッファと、
   該第１のバッファの出力信号のコモンモード電圧を段階的に低電位側にシフトして低下させた出力信号を出力する第２のバッファと、
   該第２のバッファの出力信号のコモンモード電圧をさらに低電位側にシフトし、コア電源の電圧レンジで動作するロジック回路のしきい値電圧とほぼ一致する電圧まで低下させた出力信号を出力する第３のバッファとを備えていることを特徴とする入力バッファ。
2. さらに、コア領域に配置され、前記コア電源で動作し、前記第３のバッファの出力信号の振幅を、前記コア電源の電圧レンジと一致するように増幅もしくは縮小する第４のバッファを備えていることを特徴とする請求項１に記載の入力バッファ。
3. 前記第１のバッファは、その出力信号の振幅を、前記コア電源の電圧レンジの範囲内に縮小することを特徴とする請求項１または２に記載の入力バッファ。
4. 前記第２のバッファは、１つのバッファ、もしくは、直列に接続され、それぞれ降下電圧の異なる、少なくとも２つのバッファによって構成されていることを特徴とする請求項１〜３のいずれかに記載の入力バッファ。
5. 前記第２および第３のバッファは、それぞれ前記第１および第２のバッファの出力信号の振幅を維持しながら、そのコモンモード電圧を低電位側にシフトすることを特徴とする請求項１〜４のいずれかに記載の入力バッファ。
6. 前記第１、第２および第３のバッファは、差動回路で構成されていることを特徴とする請求項１〜５のいずれかに記載の入力バッファ。
7. 前記第１のバッファは、前記入力信号を受け取る入力部が、デプレッション型のＮＭＯＳトランジスタで構成されていることを特徴とする請求項６に記載の入力バッファ。

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