JP4806289B2 - 入力バッファ - Google Patents
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Description
所定のコモンモード電圧であって、所定振幅の入力信号を受け取り、後段差動回路の入力信号として入力可能な最大のコモンモード電圧を持つ、所定の出力電圧レンジの出力信号を出力する第1の差動回路と、
該第1の差動回路の出力信号のコモンモード電圧を段階的に低電位側にシフトして低下させた出力信号を出力する第2の差動回路と、
該第2の差動回路の出力信号のコモンモード電圧をさらに低電位側にシフトし、コア電源の電圧レンジで動作するロジック回路のしきい値電圧とほぼ一致する電圧まで低下させた出力信号を出力する第3の差動回路とを備えており、該第3の差動回路は該第2の差動回路の出力を受け取る入力部が、PMOSトランジスタで構成されていることを特徴とする入力バッファを提供するものである。
ここで、前記第3の差動回路は、
前記I/O電源に接続された定電流源と、
前記第2の差動回路の出力がゲートに接続され、ソースが該定電流源に接続された第1および第2のPMOSトランジスタと、
該第1および第2のPMOSトランジスタのドレインとグランドとの間に接続された負荷抵抗とから構成され、
前記第1および第2のPMOSトランジスタのドレインから前記コア電源の電圧レンジで動作するロジック回路のしきい値電圧とほぼ一致する電圧まで低下させた出力信号を出力することが好ましい。
以上、本発明の入力バッファについて詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
1〜7 バッファ
22、24a、24b、30a、30b、42a、42b、44、52a、52b PMOS(P型MOSトランジスタ)
14a、14b、16、18a、18b、32a、32b、46a、46b、48a、48b、50a、50b NMOS(N型MOSトランジスタ)
12a、12b、20、26a、26b、28 抵抗素子
Claims (6)
- 半導体装置のI/O領域に配置され、I/O電源で動作する入力バッファであって、
所定のコモンモード電圧であって、所定振幅の入力信号を受け取り、後段差動回路の入力信号として入力可能な最大のコモンモード電圧を持つ、所定の出力電圧レンジの出力信号を出力する第1の差動回路と、
該第1の差動回路の出力信号のコモンモード電圧を段階的に低電位側にシフトして低下させた出力信号を出力する第2の差動回路と、
該第2の差動回路の出力信号のコモンモード電圧をさらに低電位側にシフトし、コア電源の電圧レンジで動作するロジック回路のしきい値電圧とほぼ一致する電圧まで低下させた出力信号を出力する第3の差動回路とを備えており、該第3の差動回路は該第2の差動回路の出力を受け取る入力部が、PMOSトランジスタで構成されていることを特徴とする入力バッファ。 - 前記第3の差動回路は、
前記I/O電源に接続された定電流源と、
前記第2の差動回路の出力がゲートに接続され、ソースが該定電流源に接続された第1および第2のPMOSトランジスタと、
該第1および第2のPMOSトランジスタのドレインとグランドとの間に接続された負荷抵抗とから構成され、
前記第1および第2のPMOSトランジスタのドレインから前記コア電源の電圧レンジで動作するロジック回路のしきい値電圧とほぼ一致する電圧まで低下させた出力信号を出力する、ことを特徴とする請求項1に記載の入力バッファ。 - さらに、コア領域に配置され、前記コア電源で動作し、前記第3の差動回路の出力信号の振幅を、前記コア電源の電圧レンジと一致するように増幅もしくは縮小する第4のバッファを備えていることを特徴とする請求項1または2に記載の入力バッファ。
- 前記第1の差動回路は、その出力信号の振幅を、前記コア電源の電圧レンジの範囲内に縮小することを特徴とする請求項1〜3のいずれかに記載の入力バッファ。
- 前記第2の差動回路は、1つの差動回路、もしくは、直列に接続され、それぞれ降下電圧の異なる、少なくとも2つの差動回路によって構成されていることを特徴とする請求項1〜4のいずれかに記載の入力バッファ。
- 前記第2および第3の差動回路は、それぞれ前記第1および第2の差動回路の出力信号の振幅を維持しながら、そのコモンモード電圧を低電位側にシフトすることを特徴とする請求項1〜5のいずれかに記載の入力バッファ。
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