JP4481314B2 - 信号変換回路 - Google Patents
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Description
図1は、本発明の第1の実施形態に係る信号変換回路を含むレール・ツー・レール式の差動増幅回路の構成図である。このレール・ツー・レール回路1は、幅広い同相電圧範囲の入力信号を取得し、所定の増幅をして出力する差動増幅回路であり、例えばLVDSの受信装置に用いられる。レール・ツー・レール回路1は、入力された差動電圧信号の同相電圧レベルを所定の同相電圧レベルに変換する信号変換回路2と、所定の同相電圧レベルに変換された変換差動電圧信号を増幅する差動増幅回路4とを備える。
続いて、本発明の第2の実施形態について説明する。図4は、本発明の第2の実施形態に係る信号変換回路の回路図である。信号変換回路30は、先に述べた信号変換回路2と同様、レール・ツー・レール式の差動増幅回路に用いられる回路であって、入力された差動電圧信号の同相電圧レベルを所定の同相電圧レベルに変換する。信号変換回路30の第1の入力端子31及び第2の入力端子32には、差動電圧信号INp及びINnがそれぞれ入力される。信号変換回路30は、この差動電圧信号INp及びINnの同相電圧レベルを所定の同相電圧レベルに変換し、第1の出力端子33及び第2の出力端子34から差動電圧信号OUT2p及びOUT2nとしてそれぞれ出力する。図1に示す差動増幅回路4は、差動電圧信号OUT2p及びOUT2nをそれぞれ取得し、電圧増幅を行い、増幅された差動電圧信号OUT2p及びOUT2nを出力する。
図5は、本発明の第3の実施形態に係る信号変換回路を示す回路図である。図5に示す信号変換回路2Aは、信号変換回路2においてソースフォロア部20に代えてソースフォロア部20Aを備えている構成において、第1の実施形態と異なっている。信号変換回路2Aのその他の構成は、信号変換回路2と同様である。
(i)入力同相電圧レベルVicがVdd−Vthp−Vthn2以上Vdd以下(図3における領域Aに相当)であるとき、差動アンプ部10が動作して、ソースフォロア部20Aは動作しないので、出力同相電圧レベルVocは差動アンプ部10によって定まる。
(ii)入力同相電圧レベルVicがVss以上Vthn以下(図3における領域Bに相当)であるとき、ソースフォロア部20Aが動作し、差動アンプ部10は動作しないので、出力同相電圧レベルVocはソースフォロア部20Aによって定まる。
(iii)入力同相電圧レベルVicがVthn以上Vdd−Vthp−Vthn2以下(図3における領域Cに相当)であるとき、差動アンプ部10とソースフォロア部20Aとが共に動作するので、出力同相電圧レベルVocは差動アンプ部10とソースフォロア部20Aとの双方によって定まる。
図6は、本発明の第4の実施形態に係る信号変換回路を示す回路図である。図6に示す信号変換回路2Bは、信号変換回路2Aにおいてソースフォロア部20Aに代えてソースフォロア部20Bを備えている構成において、第3の実施形態と異なっている。信号変換回路2Bのその他の構成は、信号変換回路2Aと同様である。
(i)入力同相電圧レベルVicがVdd−Vthp以上Vdd以下(図3における領域Aに相当)であるとき、差動アンプ部10が動作して、ソースフォロア部20Bは動作しないので、出力同相電圧レベルVocは差動アンプ部10によって定まる。
(ii)入力同相電圧レベルVicがVss以上Vthn以下(図3における領域Bに相当)であるとき、ソースフォロア部20Bが動作し、差動アンプ部10は動作しないので、出力同相電圧レベルVocはソースフォロア部20Bによって定まる。
(iii)入力同相電圧レベルVicがVthn以上Vdd−Vthp以下(図3における領域Cに相当)であるとき、差動アンプ部10とソースフォロア部20Bとが共に動作するので、出力同相電圧レベルVocは差動アンプ部10とソースフォロア部20Bとの双方によって定まる。
(iv)入力同相電圧レベルVicがVss以上Vdd−Vthp−Vthn2以下であるとき、ソースフォロア部20Bにおける第1のソースフォロア部20cと第2のソースフォロア部20dとが共に動作する。
(v)入力同相電圧レベルVicがVdd−Vthp−Vthn2以上Vdd−Vthp以下であるとき、ソースフォロア部20Bにおける第2のソースフォロア部20dは動作するが、第1のソースフォロア部20cは動作しない。
Vdd−Vthp−Vthn2<Vthn・・・(9)
差動アンプ部10におけるトランジスタとソースフォロア部20Bにおけるトランジスタが同一種類であれば、ほぼVthn=Vthn2であるので、上記(9)式は下式(10)のように表される。
Vdd<2Vthn+Vthp・・・(10)
上記(10)式によれば、電源電圧がトランジスタのしきい値の3倍の値より小さいことが示されている。
Vdd≧Vthn+Vthp
Vdd−Vthp≧Vthn・・・(11)
上記(11)式によれば、ソースフォロア部20Bにおける第2のソースフォロア部20dの動作可能な入力同相電圧レベルVicの上限値Vdd−Vthpは、差動アンプ部10の動作可能な入力同相電圧レベルVicの下限値Vthnより大きいことがわかる。すなわち、第4の実施形態では、差動アンプ部10とソースフォロア部20Bにおける第2のソースフォロア部20dとが同時に動作する入力同相電圧領域が存在し、入力レール・ツー・レール動作が行われることがわかる。
図7は、本発明の第5の実施形態に係る信号変換回路を示す回路図である。図7に示す信号変換回路30Aは、信号変換回路30においてソースフォロア部50に代えてソースフォロア部50Aを備えている構成において、第2の実施形態と異なっている。信号変換回路30Aのその他の構成は、信号変換回路30と同様である。
(i)入力同相電圧レベルVicがVss以上Vthn+Vthp2以下であるとき、差動アンプ部40が動作して、ソースフォロア部50Aは動作しないので、出力同相電圧レベルVocは差動アンプ部40によって定まる。
(ii)入力同相電圧レベルVicがVdd−Vthp以上Vdd以下であるとき、ソースフォロア部50Aが動作し、差動アンプ部40は動作しないので、出力同相電圧レベルVocはソースフォロア部50Aによって定まる。
(iii)入力同相電圧レベルVicがVthn+Vthp2以上Vdd−Vthp以下であるとき、差動アンプ部40とソースフォロア部50Aとが共に動作するので、出力同相電圧レベルVocは差動アンプ部40とソースフォロア部50Aとの双方によって定まる。
図8は、本発明の第6の実施形態に係る信号変換回路を示す回路図である。図8に示す信号変換回路30Bは、信号変換回路30Aにおいてソースフォロア部50Aに代えてソースフォロア部50Bを備えている構成において、第5の実施形態と異なっている。信号変換回路30Bのその他の構成は、信号変換回路30Aと同様である。
(i)入力同相電圧レベルVicがVss以上Vthn以下であるとき、差動アンプ部40が動作して、ソースフォロア部50Bは動作しないので、出力同相電圧レベルVocは差動アンプ部40によって定まる。
(ii)入力同相電圧レベルVicがVdd−Vthp以上Vdd以下であるとき、ソースフォロア部50Aが動作し、差動アンプ部40は動作しないので、出力同相電圧レベルVocはソースフォロア部50Bによって定まる。
(iii)入力同相電圧レベルVicがVthn以上Vdd−Vthp以下であるとき、差動アンプ部40とソースフォロア部50Bとが共に動作するので、出力同相電圧レベルVocは差動アンプ部40とソースフォロア部50Bとの双方によって定まる。
(iv)入力同相電圧レベルVicがVthn+Vthp2以上Vdd以下であるとき、ソースフォロア部50Bにおける第1のソースフォロア部50cと第2のソースフォロア部50dとが共に動作する。
(v)入力同相電圧レベルVicがVthn以上Vthn+Vthp2以下であるとき、ソースフォロア部50Bにおける第2のソースフォロア部50dは動作するが、第1のソースフォロア部50cは動作しない。
(iv)入力同相電圧レベルVicが−Vss+Vthn+Vthp2以上Vdd以下であるとき、ソースフォロア部50Bにおける第1のソースフォロア部50cと第2のソースフォロア部50dとが共に動作する。
(v)入力同相電圧レベルVicが−Vss+Vthn以上−Vss+Vthn+Vthp2以下であるとき、ソースフォロア部50Bにおける第2のソースフォロア部50dは動作するが、第1のソースフォロア部50cは動作しない。
−Vss+Vthn+Vthp2>−Vthp・・・(12)
差動アンプ部40におけるトランジスタとソースフォロア部50Bにおけるトランジスタが同一種類であれば、ほぼVthp=Vthp2であるので、上記(12)式は下式(13)のように表される。
Vss<Vthn+2Vthp・・・(13)
上記(13)式によれば、電源電圧の絶対値がトランジスタのしきい値の絶対値の3倍の値より小さいことが示されている。
Vss≧Vthn+Vthp
−Vss+Vthn≦−Vthp・・・(14)
上記(14)式によれば、ソースフォロア部50Bにおける第2のソースフォロア部50dの動作可能な入力同相電圧レベルVicの下限値−Vss+Vthnは、差動アンプ部40の動作可能な入力同相電圧レベルVicの上限値−Vthpより小さいことがわかる。すなわち、第4の実施形態では、差動アンプ部40とソースフォロア部50Bにおける第2のソースフォロア部50dとが同時に動作する入力同相電圧領域が存在し、入力レール・ツー・レール動作が行われることがわかる。
Claims (6)
- 第1の入力端子及び第2の入力端子に差動電圧信号を入力し、この差動電圧信号の同相電圧レベルを変換して、前記同相電圧レベルが変換された差動電圧信号を第1の出力端子及び第2の出力端子から出力する信号変換回路であって、
一端が高電位側の電源に接続され、他端が前記第1の出力端子に接続された第1の抵抗器と、
一端が前記高電位側の電源に接続され、他端が前記第2の出力端子に接続された第2の抵抗器と、
前記第1の出力端子に接続されたドレイン電極と、前記第2の入力端子に接続されたゲート電極と、ソース電極と、を有する第1のNMOSトランジスタと、
前記第2の出力端子に接続されたドレイン電極と、前記第1の入力端子に接続されたゲート電極と、ソース電極と、を有する第2のNMOSトランジスタと、
前記第1の出力端子に接続されたソース電極と、前記第1の入力端子に接続されたゲート電極と、低電位側の電源に接続されたドレイン電極と、を有する第1のPMOSトランジスタと、
前記第2の出力端子に接続されたソース電極と、前記第2の入力端子に接続されたゲート電極と、前記低電位側の電源に接続されたドレイン電極と、を有する第2のPMOSトランジスタと、
前記第1のNMOSトランジスタのソース電極及び前記第2のNMOSトランジスタのソース電極と前記低電位側の電源との間に設けられ、一定電流を発生する電流源と、
を備えることを特徴とする信号変換回路。 - 第1の入力端子及び第2の入力端子に差動電圧信号を入力し、この差動電圧信号の同相電圧レベルを変換して、前記同相電圧レベルが変換された差動電圧信号を第1の出力端子及び第2の出力端子から出力する信号変換回路であって、
一端が低電位側の電源に接続され、他端が前記第1の出力端子に接続された第1の抵抗器と、
一端が前記低電位側の電源に接続され、他端が前記第2の出力端子に接続された第2の抵抗器と、
前記第1の出力端子に接続されたドレイン電極と、前記第2の入力端子に接続されたゲート電極と、ソース電極と、を有する第1のPMOSトランジスタと、
前記第2の出力端子に接続されたドレイン電極と、前記第1の入力端子に接続されたゲート電極と、ソース電極と、を有する第2のPMOSトランジスタと、
前記第1の出力端子に接続されたソース電極と、前記第1の入力端子に接続されたゲート電極と、高電位側の電源に接続されたドレイン電極と、を有する第1のNMOSトランジスタと、
前記第2の出力端子に接続されたソース電極と、前記第2の入力端子に接続されたゲート電極と、前記高電位側の電源に接続されたドレイン電極と、を有する第2のNMOSトランジスタと、
前記第1のPMOSトランジスタのソース電極及び前記第2のPMOSトランジスタのソース電極と前記高電位側の電源との間に設けられ、一定電流を発生する電流源と、
を備えることを特徴とする信号変換回路。 - 第1の入力端子及び第2の入力端子に差動電圧信号を入力し、この差動電圧信号の同相電圧レベルを変換して、前記同相電圧レベルが変換された差動電圧信号を第1の出力端子及び第2の出力端子から出力する信号変換回路であって、
一端が高電位側の電源に接続され、他端が前記第1の出力端子に接続された第1の抵抗器と、
一端が前記高電位側の電源に接続され、他端が前記第2の出力端子に接続された第2の抵抗器と、
前記第1の出力端子に接続されたドレイン電極と、前記第2の入力端子に接続されたゲート電極と、ソース電極と、を有する第1のNMOSトランジスタと、
前記第2の出力端子に接続されたドレイン電極と、前記第1の入力端子に接続されたゲート電極と、ソース電極と、を有する第2のNMOSトランジスタと、
前記第1の出力端子に接続されたドレイン電極と、第1のバイアス電圧が入力されたゲート電極と、ソース電極と、を有する第3のNMOSトランジスタと、
前記第2の出力端子に接続されたドレイン電極と、前記第1のバイアス電圧が入力されたゲート電極と、ソース電極と、を有する第4のNMOSトランジスタと、
前記第3のNMOSトランジスタの前記ソース電極に接続されたソース電極と、前記第1の入力端子に接続されたゲート電極と、低電位側の電源に接続されたドレイン電極と、を有する第1のPMOSトランジスタと、
前記第4のNMOSトランジスタの前記ソース電極に接続されたソース電極と、前記第2の入力端子に接続されたゲート電極と、前記低電位側の電源に接続されたドレイン電極と、を有する第2のPMOSトランジスタと、
前記第1のNMOSトランジスタのソース電極及び前記第2のNMOSトランジスタのソース電極と前記低電位側の電源との間に設けられ、一定電流を発生する電流源と、
を備えることを特徴とする信号変換回路。 - 前記第1の出力端子に接続されたソース電極と、前記第1の入力端子に接続されたゲート電極と、ドレイン電極と、を有する第3のPMOSトランジスタと、
前記第2の出力端子に接続されたソース電極と、前記第2の入力端子に接続されたゲート電極と、ドレイン電極と、を有する第4のPMOSトランジスタと、
前記第3のPMOSトランジスタの前記ドレイン電極に接続されたドレイン電極と、第2のバイアス電圧が入力されたゲート電極と、前記低電位側の電源に接続されたソース電極と、を有する第5のNMOSトランジスタと、
前記第4のPMOSトランジスタの前記ドレイン電極に接続されたドレイン電極と、前記第2のバイアス電圧が入力されたゲート電極と、前記低電位側の電源に接続されたソース電極と、を有する第6のNMOSトランジスタと、
を更に備えることを特徴とする請求項3に記載の信号変換回路。 - 第1の入力端子及び第2の入力端子に差動電圧信号を入力し、この差動電圧信号の同相電圧レベルを変換して、前記同相電圧レベルが変換された差動電圧信号を第1の出力端子及び第2の出力端子から出力する信号変換回路であって、
一端が低電位側の電源に接続され、他端が前記第1の出力端子に接続された第1の抵抗器と、
一端が前記低電位側の電源に接続され、他端が前記第2の出力端子に接続された第2の抵抗器と、
前記第1の出力端子に接続されたドレイン電極と、前記第2の入力端子に接続されたゲート電極と、ソース電極と、を有する第1のPMOSトランジスタと、
前記第2の出力端子に接続されたドレイン電極と、前記第1の入力端子に接続されたゲート電極と、ソース電極と、を有する第2のPMOSトランジスタと、
前記第1の出力端子に接続されたドレイン電極と、第1のバイアス電圧が入力されたゲート電極と、ソース電極と、を有する第3のPMOSトランジスタと、
前記第2の出力端子に接続されたドレイン電極と、前記第1のバイアス電圧が入力されたゲート電極と、ソース電極と、を有する第4のPMOSトランジスタと、
前記第3のPMOSトランジスタの前記ソース電極に接続されたソース電極と、前記第1の入力端子に接続されたゲート電極と、高電位側の電源に接続されたドレイン電極と、を有する第1のNMOSトランジスタと、
前記第4のPMOSトランジスタの前記ソース電極に接続されたソース電極と、前記第2の入力端子に接続されたゲート電極と、前記高電位側の電源に接続されたドレイン電極と、を有する第2のNMOSトランジスタと、
前記第1のPMOSトランジスタのソース電極及び前記第2のPMOSトランジスタのソース電極と前記高電位側の電源との間に設けられ、一定電流を発生する電流源と、
を備えることを特徴とする信号変換回路。 - 前記第1の出力端子に接続されたソース電極と、前記第1の入力端子に接続されたゲート電極と、ドレイン電極と、を有する第3のNMOSトランジスタと、
前記第2の出力端子に接続されたソース電極と、前記第2の入力端子に接続されたゲート電極と、ドレイン電極と、を有する第4のNMOSトランジスタと、
前記第3のNMOSトランジスタの前記ドレイン電極に接続されたドレイン電極と、第2のバイアス電圧が入力されたゲート電極と、前記高電位側の電源に接続されたソース電極と、を有する第5のPMOSトランジスタと、
前記第4のNMOSトランジスタの前記ドレイン電極に接続されたドレイン電極と、前記第2のバイアス電圧が入力されたゲート電極と、前記高電位側の電源に接続されたソース電極と、を有する第6のPMOSトランジスタと、
を更に備えることを特徴とする請求項5に記載の信号変換回路。
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