JP2007534258A

JP2007534258A - 低スキューの対称差動出力信号を有するレールツーレール同相モード動作を有する高速差動レシーバ

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Publication number: JP2007534258A
Application number: JP2007509040A
Authority: JP
Inventors: エリー、ジー．コーリー; ディーシー、セッションズ
Original assignee: Koninklijke Philips NV; Koninklijke Philips Electronics NV
Current assignee: Koninklijke Philips NV
Priority date: 2004-04-20
Filing date: 2005-04-19
Publication date: 2007-11-22
Also published as: US7724087B2; EP1741180A1; CN100576725C; ATE541358T1; US20080258812A1; CN1943107A; EP1741180B1; WO2005104356A1

Abstract

レールツーレール同相モード電圧を有する小さな差動電圧を受けて増幅するための新たな方法および装置を提供する、新規な高速差動レシーバ（１００）が開示される。レシーバの出力信号は、低いスキューと高い対称性を有する差動信号である。この高速差動レシーバ（１００）は、結果として生じる信号が再結合され、標準化され、増幅される前の、差動位相分割方法論に基づく同相モード電圧の標準化に基づいている。方法は、差動信号分割ステージ（１１０）、これに続く同相モード電圧標準化ステージ（１３０）、そして制御された利得のトランスインピーダンスステージ（１５０）の使用と、次いで、対称であり性質的にバランスの取れた１つまたは２つのレールツーレール増幅ステージ（１７０）を用いた増幅と、を含む。

Description

本発明は、差動レシーバ回路の分野、特に、差動出力信号の低スキューおよび対称性を有するレールツーレール同相モード動作を有する差動レシーバ回路の分野に関する。

レールツーレール同相モード電圧（ＣＭＶ：common mode voltage）範囲を有する、低スイングの差動信号を受信するために用いられる従来技術の１つは、２つのレシーバ回路を使用することである。第１のレシーバ回路は、例えば、ＮＭＯＳタイプの入力トランジスタであり、これは、供給電圧電位（Ｖｄｄ）に近いＣＭＶを有する信号を受信するために使用され、第２のレシーバ回路は、グランド電位ｇｎｄに近いＣＭＶを有する信号を受信するためのＰＭＯＳタイプの入力トランジスタである。２つのレシーバ回路からの出力信号は、次いで、その出力ポートからのシングルエンドの出力信号に合成される。差動レシーバ回路は、通常、任意の形態の差動増幅器であるが、最も一般的なものは、典型的には、非常に正確な折り返しカスコード（folded cascode）型の差動増幅器である。

米国特許第５，８０１，５６４号は、第１および第２の差動増幅器を使用する、スキューが減少された差動レシーバを開示している。あいにくながら、所定の動作を達成するために、２つの差動増幅器を慎重に結合することが必要とされる。加えて、この回路は、非常に複雑であり、結果として、差動出力信号における低スキューおよび対称性の生成に影響を及ぼす。

よって、低スキューおよび対称性の差動出力信号を有する高速性能の差動レシーバを、低い設計コストで提供する必要性がある。本発明の目的は、従って、差動出力信号の低スキューおよび対称性を提供する一方で、レールツーレール同相モード動作を有する差動レシーバ回路を提供することである。

本発明によると、差動レシーバ回路が提供され、回路は、第１の電位を受けるための第１のレールとしての第１の供給電圧ポートと、第１の電位よりも低い第２の電位を受けるための第２のレールとしての第２の供給電圧ポートと、第１および第２の供給電圧ポートの間に配置された第１の分岐および第２の分岐と、差動入力信号を受信するための第１および第２の入力ポートと、２つの相補差動出力信号を供給するための第１から第４の出力ポートと、を備える差動信号スプリッタと、２つの相補差動出力信号をレベルシフトして、１つの相補差動出力信号を形成するための同相モード電圧（ＣＭＶ：common mode voltage）標準化ステージであって、差動信号スプリッタステージの第１から第４の出力ポートと電気的に結合された第１から第４の入力ポートと、第１および第２の出力ポートと、を備えるＣＭＶ標準化ステージと、ＣＭＶ標準化ステージの第１および第２の出力ポートと電気的に結合された第１および第２の入力ポートと、低い信号スキューおよび対称性を有するレールツーレール相補差動出力信号を供給するための第１および第２の出力ポートと、を備えるトランスインピーダンス増幅器と、を備え、差動信号スプリッタ、同相モード電圧（ＣＭＶ）標準化ステージおよび増幅器は、第１および第２の供給電圧ポートの間に配置され、第１および第２の供給電圧ポートから、第１および第２の電位を受ける。

本発明によると、差動出力信号を供給する方法が提供され、方法は、第１のレールとしての第１の電圧と、第２の他のレールとしての第２の他の電圧とを供給すること、同相モード電圧（ＣＭＶ）を有する差動入力信号であって、第２の電圧から第１の電圧へのレールツーレール以外の差動入力信号を受信すること、差動入力信号を、重複部分以外は電位的に互いに離れるようにして、交差電圧を有する２つの相補差動出力信号に位相分割すること、２つの相補差動出力信号をレベルシフトし、相補差動信号のそれぞれの内の類似する信号を合計して、レールツーレール以外のものである１つの相補出力信号を形成すること、１つの相補出力信号を増幅して、レベルシフトされた信号と同様の時間的な特性と、第１および第２の電圧の間のほぼレールツーレールの遷移と、を有するレールツーレール相補差動信号を形成すること、を備える。

本発明によると、回路が提供され、回路は、第１のレールとしての第１の電圧と、第２の他のレールとしての第２の他の電圧とを供給するための手段と、同相モード電圧（ＣＭＶ）を有し、第２の電圧から第１の電圧へのレールツーレール以外の差動入力信号を受信するための手段と、差動入力信号を、重複部分以外は電位的に互いに離れるようにして、交差電圧を有する２つの相補差動出力信号に位相分割するための手段と、２つの相補差動出力信号をレベルシフトし、相補差動信号のそれぞれの内の類似する信号を合計して、レールツーレール以外の１つの相補出力信号を形成するための手段と、１つの相補出力信号を増幅して、レベルシフトされた信号と同様の時間的な特性と、第１および第２の電圧の間のほぼレールツーレールの遷移と、を有するレールツーレール相補差動信号を形成するための手段と、を備える。

本発明によると、命令データを記憶するための記憶媒体が提供され、記憶媒体は、第１のレールとしての第１の電圧と、第２の他のレールとしての第２の他の電圧とを供給するための第１の命令データと、同相モード電圧（ＣＭＶ）を有する差動入力信号であって、第２の電圧から第１の電圧へのレールツーレール以外の差動入力信号を受信するための第２の命令データと、差動入力信号を、重複部分以外は電位的に互いに離れるように、交差電圧を有する２つの相補差動出力信号に位相分割するための第３の命令データと、２つの相補差動出力信号をレベルシフトし、相補差動信号のそれぞれの内の類似する信号を合計して、レールツーレール以外の１つの相補出力信号を形成するための第４の命令データと、１つの相補出力信号を増幅して、レベルシフトされた信号と同様の時間的な特性と、第１および第２の電圧の間のほぼレールツーレールの遷移と、を有するレールツーレール相補差動信号を形成するための第５の命令データと、を備える。

本発明の好適な実施形態を、これより、以下の図面と共に説明する。

図１Ａ〜図１Ｄは、本発明の好適な実施形態に係るレールツーレール同相モード電圧（ＣＭＶ：common mode voltage）の差動レシーバ回路１００の複数のステージを示している。差動レシーバ回路１００は、直列に配置される対称な回路の４つのステージで構成される。図１Ａは、第１のステージである差動信号スプリッタ入力ステージ１１０を示している。図１Ｂは、第２のステージ、ＣＭＶ標準化ステージ１３０を示している。図１Ｃは、第３のステージ、トランスインピーダンス増幅ステージ１５０を示している。図１Ｄは、第４のステージ、バッファステージを示しており、これは、レールツーレール出力ドライバステージ１７０である。

図１Ａを参照すると、第１のステージ１１０は、２つの対称回路分岐、第１の分岐１１１と第２の分岐１１２とにより構成されている。第１の分岐１１１には、第１のｎチャンネル金属酸化物半導体（ＮＭＯＳ）トランジスタ（ＮＭＯＳ１）１１３と、第１のｐチャンネル金属酸化物半導体（ＰＭＯＳ）トランジスタ（ＰＭＯＳ１）１１４と、が配置されている。第２の分岐１１２には、第２のＮＭＯＳトランジスタ（ＮＭＯＳ２）１１５と、第２のＰＭＯＳトランジスタ（ＰＭＯＳ２）１１６と、が配置されている。Ｒ１が付された４つの抵抗負荷１１７ａ〜１１７ｄは、デバイスＮＭＯＳ１１１３、ＰＭＯＳ１１１４およびＮＭＯＳ２１１５、ＰＭＯＳ２１１６のドレインおよびソース端子を、それぞれ、電位電圧ＶｄｄおよびＶｓｓを受けるために接続された第１および第２の供給電圧ポート１１０ｃおよび１１０ｄに電気的に結合する。

トランジスタＰＭＯＳ１１１４およびＮＭＯＳ２１１５のゲート端子は、互いに電気的に結合され、“Ｉｎ＋”が付された第１の入力ポート１１０ａと電気的に結合されている。トランジスタＰＭＯＳ２１１６およびＮＭＯＳ１１１３のゲート端子は、“Ｉｎ−”が付された第２の入力ポート１１０ｂに互いに電気的に結合されている。第１および第２の入力ポート１１０ａおよび１１０ｂは、第１のステージ１１０への差動入力ポートを形成する。第１のステージ１１０は、各信号ｄｎ、ｓｎ、ｓｐ、ｄｐを供給するための、ｉｎｎ１、ｉｎｐ１、ｉｎｎ２、ｉｎｐ２が付された４つの出力ポート１１０ｅ〜１１０ｈを追加的に有する。

使用において、第１の１１０ステージは、差動信号位相分割ステージとして機能する。このステージの差動入力ポート１１０および１１０ｂに供給される入力信号は、レールツーレールの同相モード電圧（ＣＭＶ）を有する約５０ｍｖ〜４００ｍｖの電位を有する小さな差動信号である。

第１の分岐１１１は、ＮＭＯＳ１およびＰＭＯＳ１デバイス１１３および１１４で構成され、これらは、パス−ゲート構成で互いに電気的に結合される。このパス−ゲートのそれぞれの側は、それぞれの抵抗器に電気的に結合され、ここで抵抗器１１７ａおよび１１７ｂは、それぞれ、ＮＭＯＳ１およびＰＭＯＳ１デバイス１１３および１１４のドレインおよびソース端子を、１１０ｃおよび１１０ｄ供給電圧ポートに電気的に結合する。抵抗器１１７ｃおよび１１７ｄを用いて、ＮＭＯＳ２およびＰＭＯＳ２デバイス１１５および１１６のドレインおよびソース端子が、１１０ｃおよび１１０ｄ供給電圧ポートにそれぞれ結合される。

図２Ａを参照すると、この図は、小さな差動信号“ｉｎ＋”および“ｉｎ−”が、ＭＯＳデバイス１１３および１１４のゲート端子である入力ポート１１０および１１０ｂに印加される際に、何が起こるかを図解している。“ｉｎ＋”電圧が上昇すると、ＰＭＯＳ１デバイス１１４は、より少ない電流を通し、同じことが、その反対ではあるが、ＮＭＯＳ１デバイス１１３に対しても生じる。入力ポート１１０ｂに対して、信号“Ｉｎ−”の電位が下降すると、ＮＭＯＳ１デバイス１１３は、より少ない電流を流す。合計の効果は、パス−ゲートインピーダンスを増加させ、従って、この第１の分岐１１１を伝播する電流を減少させることである。図２Ｂに示されるように、出力ポート１１０ｅおよび１１０ｆに対して、“ｄｎ”電圧の増加および“ｓｎ”電圧の減少が、“ｉｎ＋”電圧上昇の結果として見られる。

同様の種類のイベントが、第２の分岐１１２に見られるが、これは、第１の分岐１１１と反対の効果を有する。図２Ｃを参照すると、この“ｉｎ＋”電圧上昇の遷移は、１１０ｇおよび１１０ｈ出力ポートに見られるように、結果として“ｓｐ”電圧の減少、および“ｄｐ”電圧の増加をもたらす。図２Ｄは、各出力ポート１１０ｅ〜１１０ｈから、この第１のステージ１１０のために供給される、４つの重畳された出力信号ｄｎ、ｓｎ、ｓｐおよびｄｐを示している。この図は、また、１つの差動信号による開始を示しており、これは結果として、交差点の上および下の組、“Ａ”が付された２０１ａおよび２０１ｂ、ならびに“Ｂ”が付された２０２ａおよび２０２ｂ、の間にほぼ数ピコ秒の非常に小さなスキューを有する、２つの相補差動信号の生成をもたらす。さらに、入力ＣＭＶが変化するにつれて、対応する交差電圧が、電位を上昇または下降させるが、時間またはタイミング関係において、比較的一定のままとなる。また、差動振幅が変化するにつれて、両方の相補差動出力信号の差動振幅も変化する。

図１Ａに戻ると、入力ＣＭＶが、高い方のＶｄｄ電位に向けて動くにつれて、パス−ゲート構造は、ＰＭＯＳ１デバイス１１４がオフであるか、またはオフにするために閉じられているかのいずれの場合でも、電流を通す。入力ＣＭＶが、グランド向けに動くにつれて、パス−ゲート構造は、ＮＭＯＳ１デバイス１１３がオフであるか、またはオフにするために閉じられているかのいずれの場合でも、電流を通す。

よって、ＣＭＶの極端な場合としては、高い方のＶｄｄまたは低い方のＶｓｓのいずれに向けても、差動位相分割は、それぞれＮＭＯＳ１デバイス１１３またはＰＭＯＳ１デバイス１１４のいずれかであるＭＯＳデバイスの１つによって行なわれる。極端なＣＭＶの場合では、第１の分岐１１１が、第２の分岐１１２よりも多くの電流を通す場合、差動位相分割は、レールツーレールＣＭＶで動作する。

任意で、この第１のステージの差動利得は、１未満であり、ここでは任意で、差動入力電圧の５０％である。好ましくは、集積化された製造の間、ＰＭＯＳおよびＮＭＯＳデバイス１１３から１１６ならびに抵抗器１１７ａ〜１１７ｄのぞれぞれの寸法が、交差電圧および差動位相分割の最良の性能のためにほぼ最適化されるように選択される。

図１Ｂに戻ると、ＣＭＶ標準化ステージが、ＭＮ１１３４およびＭＮ２１３６が付された２つのＮＭＯＳデバイスと、ＭＰ１１３３およびＭＰ２１３５が付された２つのＰＭＯＳデバイスと、を有して示されている。デバイスＭＰ１１３３およびＭＰ２１３５のドレイン端子は、互いに電気的に結合され、Ｖｄｄを受信するために、抵抗器Ｒ２１３７ａを介して第１の供給電圧ポート１３０ｃにさらに電気的に結合される。デバイスＭＮ１１３４およびＭＮ２１３６のソース端子は、互いに電気的に結合され、Ｖｓｓを受信するために、抵抗器Ｒ２１３７ｂを介して第２の供給電圧ポート１３０ｄにさらに電気的に結合される。デバイスＭＮ１１３４およびＭＮ２１３６のソース端子は、互いに電気的に結合され、抵抗器Ｒ２１３７ｂを介して第２の供給電圧ポート１３０ｄにさらに電気的に結合されている。第３の抵抗器Ｒ３１３７ｃは、デバイスＭＰ１１３３のソース端子とデバイスＭＮ１１３４のドレイン端子の間に形成された接点と、デバイスＭＰ２１３５のソース端子とデバイスＭＮ２１３６のドレイン端子との間に形成された接点との間に配置されている。

ＰＭＯＳデバイスＭＰ１１３３およびＭＰ２１３５のゲート端子は、第２のステージ１３０への入力ポート１３０ｅおよび１３０ｆを形成し、それぞれ、第１のステージの下側の出力ポート１１０ｆおよび１１０ｈと電気的に結合される。ＮＭＯＳデバイスＭＮ１１３４およびＭＮ２１３６のゲート端子は、第１のステージの上側の出力ポート１１０ｅおよび１１０ｇに電気的に結合される。この第２のステージは、相補差動ステージであり、これを用いて、同相モード電圧（ＣＭＶ）が、ほぼＶｄｄ／２に標準化される。

図３Ａを参照すると、入力ポート１３０ｅに供給される入力電圧“ｉｎｐ１”が、入力ポート１３０ｇに供給される入力電圧“ｉｎｐ２”よりも低い場合、かつ、入力ポート１３０ｆに供給される入力電圧“ｉｎｎ２”が、入力ポート１３０ｈに供給される“ｉｎｎ１”よりも高い場合、正電流経路が、抵抗器Ｒ３１３７ｃを、信号“ｉｎ２−”で示されるように、ノード１３１ａから、信号“ｉｎ２＋”で示されるように、ノード１３１ｂに向けて流れる。主電流経路が、第１の供給電圧ポート１３０ｃから、抵抗器Ｒ２１３７ａ、トランジスタＭＰ１１３３、抵抗器Ｒ３１３７ｃ、抵抗器ＭＮ２１３６、抵抗器Ｒ２１３７ｂを通して、最後にグランドＶｓｓである第２の供給電圧ポート１３０ｄへと形成される。

入力条件が逆にされた場合、逆が真となる。正電流は、抵抗器Ｒ３を通して、ノード１３１ｂ、“ｉｎ２＋”から、ノード１３１ａ、“ｉｎ２−”へ伝播する。好ましくは、ＰＭＯＳおよびＮＭＯＳデバイス、１３３，１３５，１３４，１３６は、等しいアクティブ領域および同等の利得ｇｍを有するように設計されている。これは、第１のステージ１１０の容量性装荷を等しくし、かつこの第２のステージ１３０の出力ポート１３１ａおよび１３１ｂから供給される出力信号のスキューおよび対称性を補助する。等しい利得ｇｍにより、トランジスタＭＰ１１３３，ＭＰ２１３５およびＭＮ１１３４，ＭＮ２１３６に対して、レジスタＲ３１３７ｃを流れる正および負の電流は等しい。従って、第２のステージ１３０の出力ポート１３１ａおよび１３１ｂから供給される出力差動電圧は、ほぼＶｄｄ／２のＣＭＶで中心が合わされる。さらに、第２のステージ１３０は、主にＣＭＶの標準化に使用されるため、このステージの電圧利得は、必須ではない。電圧利得は、第３のステージ１５０において行なわれる。

さらに、図３Ａでは、差動入力ＣＭＶが、第１のステージに対して変化するにつれて、出力ポート１１０ｅ〜１１０ｈから供給される４つの出力信号が、電位を上および下にシフトする。図３Ｂを参照すると、出力ポート１３１ａおよび１３１ｂから供給される第２のステージ１３０の差動出力信号が、差動振幅を変化させるにつれて、そのＣＭＶが、ほぼＶｄｄ／２で一定のままとなる。

図１Ｃおよび図１Ｄに戻ると、これらの図は、トランスインピーダンスステージを示している。第２のステージの出力ポート、１３１ａおよび１３１ｂは、入力ポート１５０ａおよび１５０ｂと電気的に結合され、信号“ｉｎ２＋”および“ｉｎ２−”は、第３のステージ１５０のこれらのポートから供給される。トランスインピーダンスステージ１５０は、２つのインバータ、第１のインバータ１５１および第２のインバータ１５２を、それぞれのフィードバック負荷抵抗器１５７ａおよび１５７ｂと共に含む。各抵抗器Ｒ４、１５７ａおよび１５７ｂは、負のフィードバックを、インバータの入力ポート１５０ａおよび１５０ｂに、その出力ポートから供給し、従って、各インバータの通常は高い利得を、数百または数千から、５などの小さな値へと下げる。このトランスインピーダンスステージ１５０の正味の効果は、入力ポート１５０ａおよび１５０ｂに供給される差動入力信号が仕様内にある場合、等しい立ち上がりおよび立ち下がり時間を有する出力波形を生成することである。この第３のステージ１５０は、第２のステージ１３０への抵抗負荷を形成し、それは、トランスインピーダンスステージ入力ポート１５０ａおよび１５０ｂに供給される入力信号が、定義からして電流の形態を取るためである。

図３Ｂを参照すると、トランスインピーダンスステージ１５０の出力ポート１５０ｃおよび１５０ｄから供給される出力信号“ｉｎ３＋”および“ｉｎ３−”は、レールツーレールではなく、これは、クロウバー（crowbar）またはスルー電流（through current）が関係するためである。実質的に、トランスインピーダンスステージ１５０は、第２のステージ１３０に、余剰の電流により負荷をかけ、第２のステージ１３０に対する追加的なＣＭＶの均等化を提供する。加えて、トランスインピーダンスステージ１５０の出力信号は、回路の設計によって制御されるため、出力ポート１５０ｃおよび１５０ｄから供給される信号“ｉｎ３＋”および“ｉｎ３−”は、非常に低いスキューを有する対称的な差動信号であり、ほぼＶｄｄ／２で中心が合わされるが、レールツーレールではない。図３Ｃを参照すると、第１のステージ１１０の差動入力ＣＭＶが変化するにつれて、第３のステージ１５０の差動出力信号が、差動振幅において変化するが、そのＣＭＶは、ほぼＶｄｄ／２で一定のままとなる。

図１Ｄを参照すると、第４のステージに、第３のステージ１５０の出力ポート１５０ｃおよび１５０ｄに電気的に結合された２つの入力ポート１７０ａおよび１７０ｂが設けられている。この第４のステージ１７０は、第３のステージ１５０からの出力信号を受信し、バッファ回路１７１およびｂ１７２を用いてこれらをバッファし、出力信号“ｏｕｔ＋”および“ｏｕｔ−”を、出力ポート１７０ｃおよび１７０ｄに形成する。図３ｄを参照すると、結果として生じる出力信号、“ｏｕｔ＋”および“ｏｕｔ−”は、レールツーレールである。設計によって、この第４のステージ１７０は、第３のステージ１５０の出力信号を増幅およびバッファし、かつ、波形およびＣＭＶの低いスキューと、立ち上がりおよび立ち下がりの対称性を保つように、最適化される。

有利なことに、本発明の実施形態に係る差動レシーバは、低いスキューおよび高い対称性が好ましいような、高速の、または任意で低速の差動信号増幅および信号通信に使用可能である。

多くの他の実施形態を、本発明の要旨および範囲から逸脱することなく考案することが可能である。

図１Ａは、レールツーレール同相モード電圧（ＣＭＶ：common mode voltage）差動レシーバ回路の第１のステージである、差動信号スプリッタ入力ステージを示している。図１Ｂは、レールツーレールＣＭＶ差動レシーバ回路の第２のステージである、ＣＭＶ標準化ステージを示している。図１Ｃは、レールツーレールＣＭＶ差動レシーバ回路の第３のステージである、トランスインピーダンス増幅ステージを示している。図１Ｄは、レールツーレール出力ドライバステージである、レールツーレールＣＭＶ差動レシーバ回路の第４のステージである、バッファステージを示している。図２Ａは、レールツーレールＣＭＶ差動レシーバ回路の差動入力ポートに供給される、小さな差動信号入力信号“ｉｎ＋”および“ｉｎ−”を図解している。図２Ｂは、“ｉｎ＋”電圧上昇の結果としての“ｄｎ”電圧の増加および“ｓｎ”電圧の減少を示している。図２Ｃは、“ｉｎ＋”電圧上昇の結果としての“ｓｐ”電圧の増加および“ｄｐ”電圧の減少を示している。図２Ｄは、各出力ポートから第１のステージのために供給される、４つの重畳された出力信号を示している。図３Ａは、第２のステージの出力ポートから供給される出力信号“ｉｎ２−”および“ｉｎ２＋”を示している。図３Ｂは、第３のステージの出力ポートから供給される出力信号“ｉｎ３−”および“ｉｎ３＋”を示している。図３Ｃは、レールツーレールＣＭＶ差動レシーバ回路の出力ポートから供給される出力信号“ｏｕｔ−”および“ｏｕｔ＋”を示している。

Claims

第１の電位を受けるための第１のレールとしての第１の供給電圧ポートと、前記第１の電位よりも低い第２の電位を受けるための第２のレールとしての第２の供給電圧ポートと、
前記第１の供給電圧ポートおよび前記第２の供給電圧ポートの間に配置された第１の分岐および第２の分岐と、差動入力信号を受信するための第１の入力ポートおよび第２の入力ポートと、２つの相補差動出力信号を供給するための第１から第４の出力ポートと、を備える差動信号スプリッタと、
２つの前記相補差動出力信号をレベルシフトして、１つの相補差動出力信号を形成するための同相モード電圧（ＣＭＶ：common mode voltage）標準化ステージであって、前記差動信号スプリッタステージの第１から第４の出力ポートと電気的に結合された第１から第４の入力ポートと、第１および第２の出力ポートと、を備えるＣＭＶ標準化ステージと、
前記ＣＭＶ標準化ステージの前記第１および第２の出力ポートと電気的に結合された第１および第２の入力ポートと、低い信号スキューおよび対称性を有するレールツーレール相補差動出力信号を供給するための第１および第２の出力ポートと、を備えるトランスインピーダンス増幅器と、を備え、
前記差動信号スプリッタ、前記同相モード電圧（ＣＭＶ）標準化ステージおよび前記トランスインピーダンス増幅器は、前記第１の供給電圧ポートと、前記第２の供給電圧ポートとの間に配置され、前記第１の供給電圧ポートおよび前記第２の供給電圧ポートから、第１および第２の電位を受ける、
ことを特徴とする差動レシーバ回路。
前記トランスインピーダンス増幅器の前記第１の出力ポートおよび前記第２の出力ポートに電気的に結合された、第１の入力ポートおよび第２の入力ポートと、前記レールツーレール相補差動出力信号を供給するための第１の出力ポートおよび第２の出力ポートと、を備えるバッファステージ、を備えることを特徴とする請求項１に記載の差動レシーバ回路。
前記第１の分岐は、
ゲート、ドレインおよびソース端子を有する第１のＰＭＯＳデバイスと、
ゲート端子と、前記第１のＰＭＯＳデバイスの前記ドレインおよびソース端子と電気的に結合されたドレインおよびソース端子と、を有する第１のＮＭＯＳデバイスと、を備えることを特徴とする請求項１に記載の差動レシーバ回路。
前記第２の分岐は、
ゲート、ドレインおよびソース端子を有する第２のＰＭＯＳデバイスと、
ゲート端子と、前記第２のＰＭＯＳデバイスの前記ドレインおよびソース端子と電気的に結合されたドレインおよびソース端子と、を有する第２のＮＭＯＳデバイスと、を備え、
前記第１のＰＭＯＳデバイスおよび前記第２のＮＭＯＳデバイスの前記ゲート端子は、互いに電気的に結合されて、前記差動信号スプリッタステージの前記第１の入力ポートを形成し、
前記第２のＰＭＯＳデバイスおよび前記第１のＮＭＯＳデバイスの前記ゲート端子は、前記差動信号スプリッタステージの前記第２の入力ポートを形成する、
ことを特徴とする請求項３に記載の差動レシーバ回路。
前記ＮＭＯＳデバイスおよびＰＭＯＳデバイスは、ほぼ等しいアクティブ領域と、ほぼ等しい利得とを備える、ことを特徴とする請求項４に記載の差動レシーバ回路。
前記第１の分岐は、電気的に結合された前記第１のＮＭＯＳデバイスおよび第１のＰＭＯＳデバイスの前記ドレイン端子と前記第１の供給電圧ポートとの間と、電気的に結合された前記第１のＮＭＯＳデバイスおよび第１のＰＭＯＳデバイスの前記ソース端子と前記第２の供給電圧ポートとの間と、にそれぞれ配置された２つのほぼ同じ抵抗器の第１の組を備え、
前記差動信号スプリッタステージの前記第１の出力ポートおよび前記第２の出力ポートは、それぞれ、前記第１のＮＭＯＳデバイスおよび前記第１のＰＭＯＳデバイスの電気的に結合された前記ドレインおよびソース端子において形成されている、
ことを特徴とする請求項４に記載の差動レシーバ回路。
前記第２の分岐は、電気的に結合された前記第２のＮＭＯＳデバイスおよび第２のＰＭＯＳデバイスの前記ドレイン端子と前記第１の供給電圧ポートとの間と、電気的に結合された前記第２のＮＭＯＳデバイスおよび第２のＰＭＯＳデバイスの前記ソース端子と前記第２の供給電圧ポートとの間と、にそれぞれ配置された、前記抵抗器の第１の組とほぼ同じである、２つのほぼ同じ抵抗器の第２の組を備え、
前記差動信号スプリッタステージの前記第３の出力ポートおよび前記第４の出力ポートは、それぞれ、前記第２のＮＭＯＳデバイスおよび第２のＰＭＯＳデバイスの電気的に結合された前記ドレインおよびソース端子において形成されている、
ことを特徴とする請求項６に記載の差動レシーバ回路。
前記同相モード電圧正規化ステージは、
第１の分岐と、
第２の分岐と、
両方の分岐の第１の端と、前記第１の供給電圧ポートとの間の第１の抵抗結合と、両方の分岐の第２の端と、前記第２の供給電圧ポートとの間の第２の抵抗結合と、を備え、
前記第１の抵抗結合および第２の抵抗結合の抵抗値は、ほぼ等しい、
ことを特徴とする請求項１に記載の差動レシーバ回路。
前記ＣＭＶ標準化ステージの前記第１の分岐は、
前記ＣＭＶ標準化ステージの前記第１の入力ポートと電気的に結合されたゲート端子と、前記第１の分岐の前記第１の端と電気的に結合されたドレイン端子と、ソース端子と、を有する第１のＰＭＯＳデバイスと、
前記ＣＭＶ標準化ステージの前記第２の入力ポートと電気的に結合されたゲート端子と、前記第１のＰＭＯＳデバイスの前記ソース端子と電気的に結合され、前記ＣＭＶ標準化ステージの前記第１の出力ポートを形成するドレイン端子と、前記第１の分岐の前記第２の端に電気的に結合されたソース端子と、を有する第１のＮＭＯＳデバイスと、を備える、
ことを特徴とする請求項８に記載の差動レシーバ回路。
前記ＣＭＶ標準化ステージの前記第２の分岐は、
前記ＣＭＶ標準化ステージの前記第３の入力ポートと電気的に結合されたゲート端子と、前記第２の分岐の前記第１の端と電気的に結合されたドレイン端子と、ソース端子と、を有する第２のＰＭＯＳデバイスと、
前記ＣＭＶ標準化ステージの前記第４の入力ポートと電気的に結合されたゲート端子と、前記第２のＰＭＯＳデバイスの前記ソース端子と電気的に結合され、前記ＣＭＶ標準化ステージの前記第２の出力ポートを形成するドレイン端子と、前記第２の分岐の前記第２の端に電気的に結合されたソース端子と、を有する第２のＮＭＯＳデバイスと、を備える、
ことを特徴とする請求項９に記載の差動レシーバ回路。
前記ＮＭＯＳデバイスおよびＰＭＯＳデバイスは、ほぼ等しいアクティブ領域およびほぼ等しい利得を備える、ことを特徴とする請求項１０に記載の差動レシーバ回路。
前記ＣＭＶ標準化ステージの前記第１の出力ポートと前記第２の出力ポートとの間に配置された第３の抵抗器を備える、ことを特徴とする請求項１に記載の差動レシーバ回路。
前記トランスインピーダンス増幅器は、
前記トランスインピーダンス増幅ステージの前記第１の入力ポートと前記第１の出力ポートとの間に配置された第１のインバータ回路と、
前記第１のインバータ回路に並列に配置された第４の抵抗器と、を備えることを特徴とする請求項１に記載の差動レシーバ回路。
前記トランスインピーダンス増幅器は、
前記トランスインピーダンス増幅ステージの前記第２の入力ポートと前記第２の出力ポートの間に配置された第２のインバータ回路と、
前記第２のインバータ回路に並列に配置された第４の抵抗器と、を備えることを特徴とする請求項１３に記載の差動レシーバ回路。
前記バッファステージは、前記バッファステージの前記第１の入力ポートと前記第１の出力ポートの間に配置された第１のバッファ回路を備える、ことを特徴とする請求項２に記載の差動レシーバ回路。
前記バッファステージは、前記バッファステージの前記第２の入力ポートと前記第２の出力ポートの間に配置された第２のバッファ回路を備える、ことを特徴とする請求項１５に記載の差動レシーバ回路。
前記差動入力信号は、ほぼ５０ｍｖ〜４００ｍｖの電位を有し、レールツーレール同相モード電圧（ＣＭＶ）を有する、ことを特徴とする請求項１に記載の差動レシーバ回路。
同一の集積化回路半導体基板を備え、
前記差動信号スプリッタ、前記ＣＭＶ標準化ステージ、前記トランスインピーダンス増幅回路、および前記バッファステージは、前記同一の集積化回路半導体基板内に集積化される、ことを特徴とする請求項２に記載の差動レシーバ回路。
差動出力信号を供給する方法であって、
第１のレールとしての第１の電圧と、第２の他のレールとしての第２の他の電圧とを供給し、
同相モード電圧（ＣＭＶ）を有する差動入力信号であって、前記第２の電圧から前記第１の電圧へのレールツーレール以外の差動入力信号を受信し、
前記差動入力信号を、重複部分以外は電位的に互いに離れるように、交差電圧を有する２つの相補差動出力信号に位相分割し、
２つの前記相補差動出力信号をレベルシフトし、前記相補差動信号のそれぞれの内の類似する信号を合計して、レールツーレール以外の１つの相補出力信号を形成し、
１つの前記相補出力信号を増幅して、前記レベルシフトされた信号と同様の時間的な特性と、前記第１および第２の電圧の間のほぼレールツーレールの遷移と、を有するレールツーレール相補差動信号を形成する、
ことを特徴とする方法。
前記ＣＭＶを、前記第２の電圧レベルと前記第１の電圧レベルの間の電位のほぼ半分に標準化する、ことを特徴とする請求項１９に記載の方法。
前記入力信号ＣＭＶにおける変化に対して、前記入力信号変化に対する前記交差電圧が変化する、ことを特徴とする請求項１９に記載の方法。
前記入力信号の差動振幅における変化に対して、両方の相補差動出力信号の差動振幅も変化する、ことを特徴とする請求項１９に記載の方法。
前記差動入力信号を受信するための第１のステージが設けられており、前記第１のステージの差動利得は、１よりも少ない、ことを特徴とする請求項１９に記載の方法。
前記第１のステージの前記差動利得は、前記差動入力信号に対する差動入力電圧のほぼ半分である、ことを特徴とする請求項１９に記載の方法。
第１のレールとしての第１の電圧と、第２の他のレールとしての第２の他の電圧とを供給するための第１の命令データと、
同相モード電圧（ＣＭＶ）を有する差動入力信号であって、前記第２の電圧から前記第１の電圧へのレールツーレール以外の差動入力信号を受信するための第２の命令データと、
前記差動入力信号を、重複部分以外は電位的に互いに離れるように、交差電圧を有する２つの相補差動出力信号に位相分割するための第３の命令データと、
２つの前記相補差動出力信号をレベルシフトし、前記相補差動信号のそれぞれの内の類似する信号を合計して、レールツーレール以外の１つの相補出力信号を形成するための第４の命令データと、
１つの前記相補出力信号を増幅して、前記レベルシフトされた信号と同様の時間的な特性と、前記第１および第２の電圧の間のほぼレールツーレールの遷移と、を有するレールツーレール相補差動信号を形成するための第５の命令データと、
を備える命令データを記憶するための記憶媒体。