CN109905111B - 适用于GaN高速栅驱动电路的电平位移电路 - Google Patents

Abstract

适用于GaN高速栅驱动电路的电平位移电路，属于电源管理技术领域。本发明利用电压转电流再转电压的结构进行栅驱动控制信号传输，实现了轨到轨输出能力，能够防止GaN高速栅驱动电路在死区时间内开关节点电压为负而引起的信号延迟甚至丢失的情况；采用动态电流支路进行快速电压瞬变保护，采用抗共模瞬态噪声干扰模块进行防浮动电源轨dv/dt串扰的保护，实现了电平位移电路输入端及中间节点的高CMTI能力；采用限制电流的正反馈锁存模块来锁存电流作输出保持结构，降低了电平位移电路的传输延迟，实现高速信号传输，且提供了低阻通路及正反馈防止电路输出受到浮动电源轨的高dv/dt能力串扰，从而实现了电平位移电路输出端的高CMTI能力，提高了电路的可靠性。

Description

适用于GaN高速栅驱动电路的电平位移电路

技术领域

本发明属于电源管理技术领域，具体涉及一种适用于GaN高速栅驱动电路的电平位移电路。

背景技术

由于GaN功率开关器件(如GaN HEMT)具有低栅电荷Qg、低导通电阻R_{ds_on}、耐高压、无反向恢复时间等良好的器件物理特性，GaN功率开关器件高压半桥硬开关驱动技术在高频、高功率密度功率转换应用(如半桥、全校、同步整流BUCK转换器等)中越加重要。高速、低功耗、高CMTI(Common Mode Transient Immunity，抗共模瞬态噪声干扰能力)的电平位移电路在GaN功率开关器件驱动电路的高侧驱动电路中非常关键，因为其决定着高侧驱动传输延迟(尤其是在输入电压更高的应用中)，且电平位移电路的输出范围、CMTI能力决定着高侧驱动的信号完整性。而GaN功率开关器件高压半桥硬开关驱动电路相较于传统Si功率开关器件而言，由于栅电荷Qg及导通电阻R_{ds_on}很小，在半桥硬开关驱动下器件开关速度非常快，通常适用于MHz开关频率、CMTI达50V/ns的应用中，因此GaN功率开关器件高压半桥硬开关驱动电路的电平位移电路应具备50V/ns的CMTI能力及尽量达到低于5ns的传输延迟；此外，由于GaN功率开关器件半桥硬开关驱动应用下，死区时间内，功率开关节点电压V_SW的负压将远大于Si功率开关器件的情况，因此电平位移电路应具备轨到轨输出的能力，以保证驱动信号在传输过程中不会丢失。而传统适用于Si功率开关器件驱动电路的电平位移电路结构在高压应用下传输延迟高、CMTI低、通常不能实现轨到轨输出，因此不适用于GaN功率开关器件半桥硬开关驱动应用。

如图1为传统适用于Si功率开关器件的电平位移电路，其工作过程可描述如下：处于低压域(芯片内部电源V_DD到芯片地V_SS)的栅驱动输入信号HI被转换成边沿触发的短脉冲信号HINP、HINN控制电平位移电路中的高压MOS管MH1与MH2，当MH1(或MH2)开启时，流过MH1(或MH2)的电流由MH1(或MH2)及电阻R决定，该电流在R上形成的压降将参考高侧的浮动电源轨BST，正常工作情况下，该压降将低于后级逻辑电路的识别电平V_T，从而被后级逻辑电平识别并恢复至与HI同频同相、相同占空比的栅极控制信号以控制高侧功率管。综上所述，即：低压域(V_DD-V_SS)的栅驱动输入信号用于对电平位移电路进行短脉冲控制，其输出信号参考高侧的浮动电源轨，从而落入高侧电压域(浮动电源轨V_BST到驱动电路的开关节点电压V_SW)并被逻辑电路恢复成为正常的栅驱动信号。其中齐纳(Zener)管用于限制电平位移电路的输出相对浮动电源轨BST的压降，防止压降过大引起后级逻辑电路被击穿；短脉冲控制用于限制电平位移电路的功耗。

如图1所示，传统适用于Si功率开关器件的电平位移电路迁移至GaN功率开关器件栅驱动时存在以下问题：1.该电路输出仅以浮动电源轨BST进行参考，并非轨到轨输出，而GaN功率开关器件栅驱动电路在半桥硬开关拓扑下、死区时间内，可能存在功率开关节点电压V_SW为负的情况(典型值为V_SW＝-2.5～-3V，且会随着负载电流及封装和PCB寄生参数的增大而增大)，导致后级逻辑电路的识别电平V_T随着其参考地SW的变化而变化，最终使得电平位移电路的输出压降脱离逻辑电路的识别范围，造成控制信号丢失；2.当上功率管开启时，浮动电源轨BST通过自举电容耦合开关节点SW的电压变化速率dv/dt，该dv/dt将通过寄生电容串扰至电平位移电路输入端、内部节点或输出节点，形成的噪声可能导致电路误触发(如通过高压管栅漏寄生电容C_GS将其栅极控制信号串扰至高电平)；更有可能存在的情况是，由于电平位移电路的输出通过电阻R连接至BST(出于节省功耗的考虑，R一般比较大)，这将导致输出节点电压无法跟随上BST的快速变化，拉大输出节点与BST之间的压差，导致后级电路误识别；3.在高压应用下，芯片内低压域电路靠电平位移电路的高压管MH1、MH2的漏端隔绝来自浮动电源轨BST的高压，而耐压能力越强，高压管漏端对地寄生电容越大，这将导致MH1(或MH2)开启时，电平位移电路的输出变化得很慢(变化速度由流过R的电流大小及高压管漏端寄生电容C_PX决定)，使得电平位移电路的传输延迟变得很长。GaN功率开关器件栅驱动电路通常应用在高压、高开关频率、高CMTI的场合，上述传统电平位移电路的缺点将导致其不能适用于GaN功率开关器件栅驱动。

发明内容

针对GaN功率开关器件栅驱动对传输速度、抗共模瞬态噪声干扰能力和轨到轨输出能力的要求以及传统电平位移电路无法适用GaN功率开关器件栅驱动的不足之处，本发明提出一种高速电平位移电路，其在保证电平位移电路实现超低传输延迟的情况下，可实现GaN功率开关器件半桥硬开关驱动应用中抗开关节点电压V_SW为负压的轨到轨输出能力(在典型V_SW＝-2.5～-3V的DC电压下依然可实现轨到轨输出)，且能达到很高的抗共模瞬态噪声干扰能力(CMTI＝50V/ns)，适用于GaN功率开关器件半桥硬开关驱动应用。

本发明的技术方案为：

适用于GaN高速栅驱动电路的电平位移电路，包括第一电压-电流转换模块、第二电压-电流转换模块、第一电流-电压转换模块、第二电流-电压转换模块、第一抗共模瞬态噪声干扰模块、第二抗共模瞬态噪声干扰模块、第一动态电流支路、第二动态电流支路、正反馈锁存模块和非线性控制电流镜模块，

所述第一电压-电流转换模块包括第一高压NMOS管MH1、第一NMOS管M1和第一PMOS管M3，

第一NMOS管M1的栅极连接第一输入信号HINP，其漏极连接第一高压NMOS管MH1的源极，其源极接地；

第一高压NMOS管MH1的栅极连接电源电压，其漏极作为第一节点X连接第一PMOS管M3的栅极和漏极，第一PMOS管M3的源极连接浮动电源轨；

所述第二电压-电流转换模块包括第二高压NMOS管MH2、第二NMOS管M2和第二PMOS管M6，

第二NMOS管M2的栅极连接第二输入信号HINN，其漏极连接第二高压NMOS管MH2的源极，其源极接地；

第二高压NMOS管MH2的栅极连接电源电压，其漏极作为第二节点Y连接第二PMOS管M6的栅极和漏极，第二PMOS管M6的源极连接浮动电源轨；

所述第一输入信号HINP和第二输入信号HINN分别为所述GaN高速栅驱动电路的栅驱动控制信号HI的上升沿触发短脉冲信号和下降沿触发短脉冲信号；

所述第一电流-电压转换模块包括第三PMOS管M4、第四PMOS管M8、第三NMOS管M9和第四NMOS管M10，

第三PMOS管M4的栅极连接第一PMOS管M3的栅极，其源极连接浮动电源轨，其漏极连接第三NMOS管M9的漏极和电平位移电路的第一输出端；

第四PMOS管M8的栅极连接所述第二节点Y，其源极连接浮动电源轨，其漏极连接第三NMOS管M9的栅极、第四NMOS管M10的栅极和漏极；

第三NMOS管M9和第四NMOS管M10的源极连接所述GaN高速栅驱动电路的开关节点；

所述第二电流-电压转换模块包括第五PMOS管M5、第六PMOS管M7、第五NMOS管M11和第六NMOS管M12，

第六PMOS管M7的栅极连接第二PMOS管M6的栅极，其源极连接浮动电源轨，其漏极连接第五NMOS管M11的漏极和电平位移电路的第二输出端；

第五PMOS管M5的栅极连接所述第一节点X，其源极连接浮动电源轨，其漏极连接第五NMOS管M11的栅极、第六NMOS管M12的栅极和漏极；

第五NMOS管M11和第六NMOS管M12的源极连接所述GaN高速栅驱动电路的开关节点；

所述第一抗共模瞬态噪声干扰模块包括第七PMOS管M01和所述第一电压-电流转换模块中的第一高压NMOS管MH1，

第七PMOS管M01的栅极和源极连接第一高压NMOS管MH1的栅极，其漏极连接第一高压NMOS管MH1的源极；

所述第二抗共模瞬态噪声干扰模块包括第八PMOS管M02和所述第二电压-电流转换模块中的第二高压NMOS管MH2，

第八PMOS管M02的栅极和源极连接第二高压NMOS管MH2的栅极，其漏极连接第二高压NMOS管MH2的源极；

所述非线性控制电流镜模块用于为所述正反馈锁存模块提供第一偏置电流和第二偏置电流；

所述正反馈锁存模块包括第九PMOS管M19、第十PMOS管M21、第七NMOS管M20和第八NMOS管M22，

第九PMOS管M19的源极连接所述第一偏置电流，其栅极连接第七NMOS管M20的栅极、第十PMOS管M21和第八NMOS管M22的漏极以及所述电平位移电路的第二输出端，其漏极连接第七NMOS管M20的漏极、第十PMOS管M21和第八NMOS管M22的栅极以及所述电平位移电路的第一输出端；

第十PMOS管M21的源极连接所述第一偏置电流，第七NMOS管M20和第八NMOS管M22的源极连接所述第二偏置电流；

所述第一动态电流支路用于为所述第一节点X提供一条低阻通路连接至浮动电源轨；

所述第二动态电流支路用于为所述第二节点Y提供一条低阻通路连接至浮动电源轨。

具体的，所述第一动态电流支路包括第十一PMOS管M23、第十二PMOS管M24和第九NMOS管M03，

第十一PMOS管M23的源极连接浮动电源轨，其栅极连接所述第二节点Y，其漏极连接第十二PMOS管M24的源极；

第十二PMOS管M24的栅极和漏极连接所述第一节点X；

第九NMOS管M03的栅极和源极连接所述GaN高速栅驱动电路的开关节点，其漏极连接所述第一节点X；

所述第二动态电流支路包括第十三PMOS管M25、第十四PMOS管M26和第十NMOS管M04，

第十三PMOS管M25的源极连接浮动电源轨，其栅极连接所述第一节点X，其漏极连接第十四PMOS管M26的源极；

第十四PMOS管M26的栅极和漏极连接所述第二节点Y；

第十NMOS管M04的栅极和源极连接所述GaN高速栅驱动电路的开关节点，其漏极连接所述第二节点Y。

具体的，所述非线性控制电流镜模块包括第一电阻R1、第二电阻R2、第三电阻R0、第十五PMOS管M13、第十六PMOS管M14、第十七PMOS管M15、第十一NMOS管M16、第十二NMOS管M17和第十三NMOS管M18，

第十五PMOS管M13的栅漏互连并连接第一电阻R1的一端以及第十六PMOS管M14和第十七PMOS管M15的栅极，其源极通过第三电阻R0后连接浮动电源轨；

第十一NMOS管M16的栅漏互连并连接第一电阻R1的另一端以及第十二NMOS管M17和第十三NMOS管M18的栅极，其源极通过第二电阻R2后连接所述GaN高速栅驱动电路的开关节点；

第十六PMOS管M14和第十七PMOS管M15的源极连接浮动电源轨，其漏极均输出所述第一偏置电流并分别连接所述正反馈锁存模块中第九PMOS管M19和第十PMOS管M21的源极；

第十二NMOS管M17和第十三NMOS管M18的源极连接所述GaN高速栅驱动电路的开关节点，其漏极均输出所述第二偏置电流并分别连接所述正反馈锁存模块中第七NMOS管M20和第八NMOS管M22的源极。

本发明的有益效果为：本发明提出的电平位移电路采用V-I-V结构进行栅驱动控制信号传输，1.实现了电平位移电路的轨到轨输出能力，防止GaN功率开关器件半桥硬开关栅驱动电路在死区时间内开关节点电压为负而引起的传统电平位移电路发生信号延迟甚至丢失的情况；2.降低了电路传输延迟，实现高速信号传输；采用动态电流支路进行快速电压瞬变保护(即Bias-Slew-Immunity-Enhancement)，采用抗共模瞬态噪声干扰模块进行防浮动电源轨dv/dt串扰的保护，实现了电平位移电路输入端及中间节点的高CMTI能力；采用限制电流的正反馈锁存模块来锁存电流作输出保持结构，降低了电平位移电路的传输延迟，且提供了低阻通路及正反馈防止电路输出受到浮动电源轨的高dv/dt能力串扰，从而实现了电平位移电路输出端的高CMTI能力，提高了电路的可靠性。

附图说明

图1为传统的适用于Si功率开关器件栅驱动电路的电平位移电路的拓扑结构和原理示意图。

图2为本发明提出的适用于GaN高速栅驱动电路的电平位移电路的架构设计原理图。

图3为本发明提出的适用于GaN高速栅驱动电路的电平位移电路的具体电路实现方式。

图4为实施例中将本发明提出的电平位移电路应用于GaN功率开关器件高速栅驱动IC的一种应用拓扑搭建方式。

具体实施方式

下面结合附图和具体实施例详细描述本发明的技术方案：

本发明考虑到：1.在轨到轨输出要求下，当GaN栅驱动电路进入死区时间，功率开关节点电压V_SW为负值，而芯片电压范围为芯片内部电源V_DD到芯片地V_SS，负压已脱离前端电路最低电压，因此电平位移电路想实现轨到轨输出(尤其是产生电压为V_SW的逻辑低信号)，不可采用传统的只利用电压信号进行传输的方式；2.在高压应用要求下，高耐压管的耐压区寄生电容将拉长电压变化速度，因此高耐压管所在支路不可用于传输电压信号给后级电路作电压识别(如传统电平位移电路以高耐压管漏端电压的变化作为输出)，否则将延长电平位移电路的传输延迟。根据以上两点，本发明在GaN栅驱动电路架构下提出的电平位移电路采用了电压转电流(V-to-I)、电流转电压(I-to-V)的信号传输方式，即：将栅驱动控制信号HI(电压信号)的高/低，转为电流信号的有/无，由于电流信号几乎不受DC共模电压范围对信号传输的影响，电流信号可在高压域的浮动电源轨BST-SW产生轨到轨的输出。更有：GaN栅驱动电路应用应满足高CMTI的要求，电平位移电路作为衔接低压域电路(V_DD-V_SS)和高圧域的浮动电源轨电路(V_BST-V_SW)的关键模块，应当1.具有抗高dv/dt串扰的结构，防止电平位移电路输入端及内部节点被误触发；2.在高耐压管的大寄生电容处，应当有低阻通路连接至浮动电源轨(如动态电流支路)，使得该处能跟随浮动电源轨进行快速电压瞬变(Bias-Slew-Immunity-Enhancement)；3.电平位移电路输出端应当由输出保持结构(State-Latch)锁存正确的输出信号，并提供低阻通路或正反馈至浮动电源轨，防止输出端受高dv/dt串扰而发生错误。针对以上三点，本发明在GaN栅驱动电路架构下提出一种电平位移电路，其输入端受抗共模瞬态噪声干扰模块保护，其电路内部节点如高耐压管(第一高压NMOS管MH1和第二高压NMOS管MH2)存在大寄生电容的地方由动态电流支路提供保护(Bias-Slew-Immunity-Enhancement)，电平位移电路的输出设置有输出保持电路即正反馈锁存模块(State-Latch)锁存正确的输出并提供低阻通路至浮动电源轨，因此本发明提出的电平位移电路满足GaN栅驱动电路的应用，其原理图如图2的架构。

出于上述架构设计的考虑，本发明提出如图3的电平位移电路，包括第一电压-电流转换模块、第二电压-电流转换模块、第一电流-电压转换模块、第二电流-电压转换模块、第一抗共模瞬态噪声干扰模块、第二抗共模瞬态噪声干扰模块、第一动态电流支路、第二动态电流支路、正反馈锁存模块和非线性控制电流镜模块，其中第一电压-电流转换模块包括第一高压NMOS管MH1、第一NMOS管M1和第一PMOS管M3，第一NMOS管M1的栅极连接第一输入信号HINP，其漏极连接第一高压NMOS管MH1的源极，其源极接地；第一高压NMOS管MH1的栅极连接电源电压，其漏极作为第一节点X连接第一PMOS管M3的栅极和漏极，第一PMOS管M3的源极连接浮动电源轨；第二电压-电流转换模块包括第二高压NMOS管MH2、第二NMOS管M2和第二PMOS管M6，第二NMOS管M2的栅极连接第二输入信号HINN，其漏极连接第二高压NMOS管MH2的源极，其源极接地；第二高压NMOS管MH2的栅极连接电源电压，其漏极作为第二节点Y连接第二PMOS管M6的栅极和漏极，第二PMOS管M6的源极连接浮动电源轨。第一高压NMOS管MH1和第二高压NMOS管MH2为高耐压管。

第一输入信号HINP和第二输入信号HINN分别为GaN高速栅驱动电路的栅驱动控制信号HI的上升沿触发短脉冲信号和下降沿触发短脉冲信号，第一输入信号HINP和第二输入信号HINN所处电压域为低电压域(电源电压V_DD-地信号V_SS)；电平位移电路的输出信号HLSP、HLSN为与栅驱动控制信号HI同频、同占空比的信号，其所处电压域为高电压域(浮动电源轨信号V_BST-开关节点处信号V_SW)。

对于第一高压NMOS管MH1、第一NMOS管M1和第一PMOS管M3构成的第一电压-电流转换模块，当第一输入信号HINP为高时，第一NMOS管M1开启并将节点C(即第一NMOS管M1漏端)电压拉低至接近地电平V_SS，从而第一高压NMOS管MH1开启，第一节点X电压被拉低，使得二极管接法的第一PMOS管M3开启产生电流I_P，电流I_P的大小由下式决定：

其中μ_p为迁移率，C_ox为单位面积的栅氧化层电容，

为第一PMOS管M3宽长比，V_BST为浮动电源轨BST的电压，V_X为第一节点X电压，V_{th_M3}为第一PMOS管M3阈值电压，λ为沟道长度调制系数。可见，当开关节点电压V_SW为负值时，只要V_BST电压与V_SS的压差足够，第一PMOS管M3即可工作在饱和区，将第一输入信号HINP转换成电流信号I_P，不受V_SW负压影响。第二输入信号HINN经由第二高压NMOS管MH2、第二NMOS管M2和第二PMOS管M6构成的第二电压-电路转换模块转换为电流信号I_N的过程同理。

第一电压-电流转换模块产生的电流信号经过第一电流-电压转换模块再转换为电压信号，实现轨到轨输出功能。如图3所示，第一电流-电压转换模块包括第三PMOS管M4、第四PMOS管M8、第三NMOS管M9和第四NMOS管M10，第三PMOS管M4的栅极连接第一PMOS管M3的栅极，其源极连接浮动电源轨，其漏极连接第三NMOS管M9的漏极和电平位移电路的第一输出端；第四PMOS管M8的栅极连接第二节点Y，其源极连接浮动电源轨，其漏极连接第三NMOS管M9的栅极、第四NMOS管M10的栅极和漏极；第三NMOS管M9和第四NMOS管M10的源极连接GaN高速栅驱动电路的开关节点；第二电流-电压转换模块包括第五PMOS管M5、第六PMOS管M7、第五NMOS管M11和第六NMOS管M12，第六PMOS管M7的栅极连接第二PMOS管M6的栅极，其源极连接浮动电源轨，其漏极连接第五NMOS管M11的漏极和电平位移电路的第二输出端；第五PMOS管M5的栅极连接第一节点X，其源极连接浮动电源轨，其漏极连接第五NMOS管M11的栅极、第六NMOS管M12的栅极和漏极；第五NMOS管M11和第六NMOS管M12的源极连接GaN高速栅驱动电路的开关节点。

在第一电流-电压转换模块中，第一电压-电流转换模块产生的电流I_P经第一PMOS管M3和第三PMOS管M4构成的电流镜镜像，第二电压-电流转换模块产生的电流I_N经第二PMOS管M6和第四PMOS管M8构成的电流镜、第三NMOS管M9和第四NMOS管M10构成的电流镜镜像，两股电流在电平位移电路的第一输出端HLSP进行电流比较。由于产生I_P及I_N的第一输入信号HINP、第二输入信号HINN错相，I_P及I_N在正常工作情况下有且仅有一股电流存在，因此第一输出端HLSP电位非高即低。当I_P存在I_N为0时，第三NMOS管M9关闭，第三PMOS管M4开启，第一输出端HLSP经电流I_P充电至V_BST，第三PMOS管M4进入深线性区；当I_N存在I_P为0时，第三PMOS管M4关闭，第三NMOS管M9开启，第一输出端HLSP经电流I_N放电至V_SW，第三NMOS管M9进入深线性区。电流信号I_N经第二电流-电压转换模块转换为电平位移电平第二输出端HLSN电压信号的过程同理。

第一输入信号HINP和第二输入信号HINN经过V-I-V结构，在V_SW负压情况下依然实现了轨到轨输出，此过程的传输延迟仅由电流镜带宽决定，可推导如下：

以第一PMOS管M3、第三PMOS管M4构成的电流镜为例，电流镜带宽由第一PMOS管M3栅极的第一节点X处的极点p₁决定：

其中C_PX为第一高压NMOS管MH1的漏端对地寄生电容，C_GS为第一PMOS管M3、第三PMOS管M4栅源寄生电容，V_{GS_M3}(t)为t时刻第一PMOS管M3的栅源电压，I_{d_M3}(t)为t时刻第一PMOS管M3的漏电流，V_X(t)为t时刻第一节点X电压。由于电流I_P只要在V_{GS_M3}(t)达到第一PMOS管M3开启条件下就能产生，因此相对传统电平位移电路而言，受电流镜带宽限制的V-I-V结构的传输延迟更低。

本发明提出的电平位移电路设置第一抗共模瞬态噪声干扰模块和第二抗共模瞬态噪声干扰模块防止误触发第一NMOS管M1和第二NMOS管M2；如图3所示，第一抗共模瞬态噪声干扰模块包括第七PMOS管M01和第一电压-电流转换模块中的第一高压NMOS管MH1，第七PMOS管M01的栅极和源极连接第一高压NMOS管MH1的栅极，其漏极连接第一高压NMOS管MH1的源极；第二抗共模瞬态噪声干扰模块包括第八PMOS管M02和第二电压-电流转换模块中的第二高压NMOS管MH2，第八PMOS管M02的栅极和源极连接第二高压NMOS管MH2的栅极，其漏极连接第二高压NMOS管MH2的源极。

第一抗共模瞬态噪声干扰模块中，第一高压NMOS管MH1在第一NMOS管M1与第一PMOS管M3之前起到类似RC低通滤波器的作用，当第一节点X受BST快速抬高影响发生高dv/dt变化时，降低C节点电压受dv/dt串扰的影响程度，而第七PMOS管M01的体二极管在C节点受dv/dt串扰至高电位时，将C节点电压限制在V_DD+0.7V的电压范围内，防止低压管的第一NMOS管M1漏极击穿，同时限制C节点电压的dv/dt，从而防止电平位移电路输入信号受电源轨BST的快速dv/dt变化串扰至高电位而误开启第一NMOS管M1管。第二抗共模瞬态噪声干扰模块防止低压域的第二输入信号HINN误触发第二NMOS管M2同理。

本发明提出的电平位移电路利用第一动态电流支路为第一节点X提供一条低阻通路连接至浮动电源轨，对第一节点X进行动态电流支路保护(Bias-Slew-Immunity-Enhancement)；利用第二动态电流支路用于为第二节点Y提供一条低阻通路连接至浮动电源轨，对第二节点Y进行动态电流支路保护(Bias-Slew-Immunity-Enhancement)。如图3所示给出了第一动态电流支路和第二动态电流支路的一种实现形式，第一动态电流支路包括第十一PMOS管M23、第十二PMOS管M24和第九NMOS管M03，第十一PMOS管M23的源极连接浮动电源轨，其栅极连接第二节点Y，其漏极连接第十二PMOS管M24的源极；第十二PMOS管M24的栅极和漏极连接第一节点X；第九NMOS管M03的栅极和源极连接GaN高速栅驱动电路的开关节点，其漏极连接第一节点X；第二动态电流支路包括第十三PMOS管M25、第十四PMOS管M26和第十NMOS管M04，第十三PMOS管M25的源极连接浮动电源轨，其栅极连接第一节点X，其漏极连接第十四PMOS管M26的源极；第十四PMOS管M26的栅极和漏极连接第二节点Y；第十NMOS管M04的栅极和源极连接GaN高速栅驱动电路的开关节点，其漏极连接第二节点Y。

具体工作原理为：在半桥驱动中，当上功率管快速开启时，开关节点SW处电压快速抬高(以GaN为功率级的情况可以50V/ns的速度抬高)，浮动电源轨BST经自举电容C_boot耦合开关节点SW处电压的快速变化，而第一节点X处存在第一高压NMOS管MH1的漏端寄生电容C_PX，第二节点Y处存在第二高压NMOS管MH2的漏端寄生电容C_PY，若第一PMOS管M3、第二PMOS管M6在浮动电源轨BST快速抬升时处于关断的状态，则第一节点X、第二节点Y电位会因缺乏电流源充电而无法跟随浮动电源轨BST电压的快速变化，导致第一PMOS管M3、第二PMOS管M6的栅源电压及漏源电压突然拉大，引起器件击穿。而第一动态电流支路的第十一PMOS管M23、第十二PMOS管M24，将在第一节点X、第二节点Y电位同时与浮动电源轨BST电压存在高于阈值电压压差时开启，给第一节点X快速充电，使得第一节点X跟随上BST电压为止，防止器件击穿。该动态电流支路在电路正常工作时不会开启，其原因为在正常工作情况下，第一PMOS管M3和第二PMOS管M6所在的第一电压-电流转换模块和第二电压-电流转换模块有且仅有一条支路开启，即第一节点X、第二节点Y电压有且仅有一个与浮动电源轨BST压差达到阈值电压以上。第二动态电流支路的第十三PMOS管M25、第十四PMOS管M26工作原理同上。第一节点X、第二节点Y电压与浮动电源轨BST电压之间的压差将被第九NMOS管M03、第十NMOS管M04进一步限制在V_BST-V_SW-V_D以内，V_D为第九NMOS管M03、第十NMOS管M04的体二极管导通压降。

本发明提出的电平位移电路中，利用正反馈锁存模块恢复低电压域的第一输入信号HINP和第二输入信号HINN的短脉冲信息为高电压域的与栅驱动控制信号HI同频同占空比的栅驱动信号，并利用正反馈结构保存输出状态，为第一输出端HLSP和第二输出端HLSN提供到浮动电源轨BST及GaN高速栅驱动电路开关节点SW的低阻通路防止输出受到高dv/dt串扰。如图3所示，正反馈锁存模块包括第九PMOS管M19、第十PMOS管M21、第七NMOS管M20和第八NMOS管M22，第九PMOS管M19的源极连接第一偏置电流I_B1，其栅极连接第七NMOS管M20的栅极、第十PMOS管M21和第八NMOS管M22的漏极以及电平位移电路的第二输出端，其漏极连接第七NMOS管M20的漏极、第十PMOS管M21和第八NMOS管M22的栅极以及电平位移电路的第一输出端；第十PMOS管M21的源极连接第一偏置电流I_B1，第七NMOS管M20和第八NMOS管M22的源极连接第二偏置电流I_B2。

非线性控制电流镜模块用于为正反馈锁存模块提供第一偏置电流I_B1和第二偏置电流I_B2；如图3所示给出了非线性控制电流镜模块的一种实现形式，包括第一电阻R1、第二电阻R2、第三电阻R0、第十五PMOS管M13、第十六PMOS管M14、第十七PMOS管M15、第十一NMOS管M16、第十二NMOS管M17和第十三NMOS管M18，第十五PMOS管M13的栅漏互连并连接第一电阻R1的一端以及第十六PMOS管M14和第十七PMOS管M15的栅极，其源极通过第三电阻R0后连接浮动电源轨；第十一NMOS管M16的栅漏互连并连接第一电阻R1的另一端以及第十二NMOS管M17和第十三NMOS管M18的栅极，其源极通过第二电阻R2后连接GaN高速栅驱动电路的开关节点；第十六PMOS管M14和第十七PMOS管M15的源极连接浮动电源轨，其漏极均输出第一偏置电流并分别连接正反馈锁存模块中第九PMOS管M19和第十PMOS管M21的源极；第十二NMOS管M17和第十三NMOS管M18的源极连接GaN高速栅驱动电路的开关节点，其漏极均输出第二偏置电流并分别连接正反馈锁存模块中第七NMOS管M20和第八NMOS管M22的源极。

非线性控制电流镜模块提供的第一偏置电流I_B1和第二偏置电流I_B2，限制了正反馈锁存模块的偏置电流，提高正反馈翻转速度，降低电平位移电路的传输延迟。具体而言：

第一电阻R1所在直流偏置DC-bias支路电流I_B可由下式决定：

其中，V_{GS_M13}、V_{GS_M14}、V_{GS_M16}、

为第十五PMOS管M13、第十六PMOS管M14、第十一NMOS管M16、第十三NMOS管M18的栅源电压，V_{th_M13}、V_{th_M14}为第十五PMOS管M13、第十六PMOS管M14的阈值电压，

为第十五PMOS管M13、第十一NMOS管M16的宽长比。非线性控制电流镜决定的第十六PMOS管M14和第十七PMOS管M15最大工作电流即第一偏置电流I_B1，第十二NMOS管M17和第十三NMOS管M18最大工作电流即第二偏置电流I_B2为：

为第十六PMOS管M14和第十二NMOS管M17的宽长比，V_{th_M17}为第十二NMOS管M17的阈值电压。正常工作情况下，若第一输出端HLSP及第二输出端HLSN初始态为第一输出端HLSP为低电位(V_SW)，第二输出端HLSN为高电位(V_BST)，当第一输出端HINP为高电位(V_DD)、第二输出端HINN为低电位(V_SS)，则经V-I-V电路转换，第三PMOS管M4流过电流k1·I_P给HLSP充电(k1为第一PMOS管M3和第三PMOS管M4构成的电流镜镜像比例)，第六NMOS管M12流过电流k2·I_P给第二输出端HLSN放电(k2为第五NMOS管M11和第六NMOS管M12构成的电流镜镜像比例)，当第一输出端HLSP抬高至第十PMOS管M21电流小于第一偏置电流I_B1、第八NMOS管M22电流大于第二偏置电流I_B2，第二输出端HLSN降低至第九PMOS管M19电流大于第一偏置电流I_B1、第七NMOS管M20电流小于第二偏置电流I_B2时，正反馈锁存状态被打破、状态翻转，最终第十六PMOS管M14、第九PMOS管M19和第八NMOS管M22、第十三NMOS管M18进入深线性区，第十七PMOS管M15、第十PMOS管M21、第七NMOS管M20、第十二NMOS管M17进入器件截止区(cut off区)，第二输出端HLSN翻转为低电位(V_SW)、第一输出端HLSP翻转为高电位(V_BST)。第十六PMOS管M14、第九PMOS管M19为第一输出端HLSP提供到浮动电源轨BST的低阻通路，第八NMOS管M22、第十三NMOS管M18为第二HLSN输出端提供到GaN高速栅驱动电路的开关节点SW的低阻通路，第九PMOS管M19栅端Gate_M19→第九PMOS管M19漏端Drain_M19→第八NMOS管M22栅端Gate_M22→第八NMOS管M22漏端Drain_M22(第九PMOS管M19栅端Gate_M19)构成的正反馈结构保持输出，并防止第一输出端HLSP、第二输出端HLSN受dv/dt串扰发生误翻转。

电阻R01及R02是正反馈锁存模块的初始化电阻，为正反馈锁存模块在系统上电过程中提供初始态，防止正反馈锁存模块在上电过程中锁死或输出处于未知状态。

正反馈锁存模块在第一输出端HLSP、第二输出端HLSN状态变化至临近翻转时，正反馈锁存模块的翻转速度可简单作小信号分析如下(以Gate_M19→Drain_M19→Gate_M22→Drain_M22构成的正反馈结构为例)：

其中g_m1为第九PMOS管M19的跨导，V_o1为第九PMOS管M19的漏端输出电压，G₁为从第九PMOS管M19看向交流地的电导(其倒数为R₁)，C₁为第九PMOS管M19从漏端看向交流地的电容，V′_o1为下一刻第九PMOS管M19的漏端输出电压。其余参数对应第八NMOS管M22，g_m2为第八NMOS管M22的跨导，V_o2为第八NMOS管M22的漏端输出电压，G₂为从第八NMOS管M22看向交流地的电导，C₂为第八NMOS管M22从漏端看向交流地的电容，V′_o2为下一刻第八NMOS管M22的漏端输出电压。若简单讲第九PMOS管M19及第八NMOS管M22的各项参数看做相等，则上述表达式可化简为：

拉普拉斯变换得到:

则由公式(6)可得正反馈锁存模块临近翻转时的传输延迟为：

其中V_OH为正反馈锁存模块输出的高电平电位，V_OL为正反馈锁存模块输出的低电平电位。

临近翻转的中间状态过后，正反馈锁存模块的传输延迟由电路的转换速率Slew-Rate决定。

综上所述，本发明针对增强型GaN功率开关器件的物理特性，设计了一种电平位移电路，消除了增强型GaN功率开关器件半桥栅驱动电路在高速高功率应用下工作的负面影响。值得说明的是，本发明使用的系统控制方式和具体电路设计也可应用于Si功率开关器件及其他宽禁带半导体开关器件(如SiC功率开关器件)的驱动电路中，具体而言，针对Si功率开关器件的栅驱动电路，死区时间内下功率管体二极管续流，SW节点电压在死区时间内会下降至负压，本发明同样适用于该种应用。

本领域的普通技术人员可以根据本发明公开的这些技术启示做出各种不脱离本发明实质的其它各种具体变形和组合，这些变形和组合仍然在本发明的保护范围内。

Claims (3)

1.适用于GaN高速栅驱动电路的电平位移电路，其特征在于，包括第一电压-电流转换模块、第二电压-电流转换模块、第一电流-电压转换模块、第二电流-电压转换模块、第一抗共模瞬态噪声干扰模块、第二抗共模瞬态噪声干扰模块、第一动态电流支路、第二动态电流支路、正反馈锁存模块和非线性控制电流镜模块，

所述第一电压-电流转换模块包括第一高压NMOS管MH1、第一NMOS管M1和第一PMOS管M3，

第一NMOS管M1的栅极连接第一输入信号HINP，其漏极连接第一高压NMOS管MH1的源极，其源极接地；

第一高压NMOS管MH1的栅极连接电源电压，其漏极作为第一节点X连接第一PMOS管M3的栅极和漏极，第一PMOS管M3的源极连接浮动电源轨；

所述第二电压-电流转换模块包括第二高压NMOS管MH2、第二NMOS管M2和第二PMOS管M6，

第二NMOS管M2的栅极连接第二输入信号HINN，其漏极连接第二高压NMOS管MH2的源极，其源极接地；

第二高压NMOS管MH2的栅极连接电源电压，其漏极作为第二节点Y连接第二PMOS管M6的栅极和漏极，第二PMOS管M6的源极连接浮动电源轨；

所述第一输入信号HINP和第二输入信号HINN分别为所述GaN高速栅驱动电路的栅驱动控制信号HI的上升沿触发短脉冲信号和下降沿触发短脉冲信号；

所述第一电流-电压转换模块包括第三PMOS管M4、第四PMOS管M8、第三NMOS管M9和第四NMOS管M10，

第三PMOS管M4的栅极连接第一PMOS管M3的栅极，其源极连接浮动电源轨，其漏极连接第三NMOS管M9的漏极和电平位移电路的第一输出端；

第四PMOS管M8的栅极连接所述第二节点Y，其源极连接浮动电源轨，其漏极连接第三NMOS管M9的栅极、第四NMOS管M10的栅极和漏极；

第三NMOS管M9和第四NMOS管M10的源极连接所述GaN高速栅驱动电路的开关节点；

所述第二电流-电压转换模块包括第五PMOS管M5、第六PMOS管M7、第五NMOS管M11和第六NMOS管M12，

第六PMOS管M7的栅极连接第二PMOS管M6的栅极，其源极连接浮动电源轨，其漏极连接第五NMOS管M11的漏极和电平位移电路的第二输出端；

第五PMOS管M5的栅极连接所述第一节点X，其源极连接浮动电源轨，其漏极连接第五NMOS管M11的栅极、第六NMOS管M12的栅极和漏极；

第五NMOS管M11和第六NMOS管M12的源极连接所述GaN高速栅驱动电路的开关节点；

所述第一抗共模瞬态噪声干扰模块包括第七PMOS管M01和所述第一电压-电流转换模块中的第一高压NMOS管MH1，

第七PMOS管M01的栅极和源极连接第一高压NMOS管MH1的栅极，其漏极连接第一高压NMOS管MH1的源极；

所述第二抗共模瞬态噪声干扰模块包括第八PMOS管M02和所述第二电压-电流转换模块中的第二高压NMOS管MH2，

第八PMOS管M02的栅极和源极连接第二高压NMOS管MH2的栅极，其漏极连接第二高压NMOS管MH2的源极；

所述非线性控制电流镜模块用于为所述正反馈锁存模块提供第一偏置电流和第二偏置电流；

所述正反馈锁存模块包括第九PMOS管M19、第十PMOS管M21、第七NMOS管M20和第八NMOS管M22，

第九PMOS管M19的源极连接所述第一偏置电流，其栅极连接第七NMOS管M20的栅极、第十PMOS管M21和第八NMOS管M22的漏极以及所述电平位移电路的第二输出端，其漏极连接第七NMOS管M20的漏极、第十PMOS管M21和第八NMOS管M22的栅极以及所述电平位移电路的第一输出端；

第十PMOS管M21的源极连接所述第一偏置电流，第七NMOS管M20和第八NMOS管M22的源极连接所述第二偏置电流；

所述第一动态电流支路用于为所述第一节点X提供一条低阻通路连接至浮动电源轨；

所述第二动态电流支路用于为所述第二节点Y提供一条低阻通路连接至浮动电源轨。

2.根据权利要求1所述的适用于GaN高速栅驱动电路的电平位移电路，其特征在于，所述第一动态电流支路包括第十一PMOS管M23、第十二PMOS管M24和第九NMOS管M03，

第十一PMOS管M23的源极连接浮动电源轨，其栅极连接所述第二节点Y，其漏极连接第十二PMOS管M24的源极；

第十二PMOS管M24的栅极和漏极连接所述第一节点X；

第九NMOS管M03的栅极和源极连接所述GaN高速栅驱动电路的开关节点，其漏极连接所述第一节点X；

所述第二动态电流支路包括第十三PMOS管M25、第十四PMOS管M26和第十NMOS管M04，

第十三PMOS管M25的源极连接浮动电源轨，其栅极连接所述第一节点X，其漏极连接第十四PMOS管M26的源极；

第十四PMOS管M26的栅极和漏极连接所述第二节点Y；

第十NMOS管M04的栅极和源极连接所述GaN高速栅驱动电路的开关节点，其漏极连接所述第二节点Y。

3.根据权利要求1或2所述的适用于GaN高速栅驱动电路的电平位移电路，其特征在于，所述非线性控制电流镜模块包括第一电阻R1、第二电阻R2、第三电阻R0、第十五PMOS管M13、第十六PMOS管M14、第十七PMOS管M15、第十一NMOS管M16、第十二NMOS管M17和第十三NMOS管M18，

第十五PMOS管M13的栅漏互连并连接第一电阻R1的一端以及第十六PMOS管M14和第十七PMOS管M15的栅极，其源极通过第三电阻R0后连接浮动电源轨；

第十一NMOS管M16的栅漏互连并连接第一电阻R1的另一端以及第十二NMOS管M17和第十三NMOS管M18的栅极，其源极通过第二电阻R2后连接所述GaN高速栅驱动电路的开关节点；

第十六PMOS管M14和第十七PMOS管M15的源极连接浮动电源轨，其漏极均输出所述第一偏置电流并分别连接所述正反馈锁存模块中第九PMOS管M19和第十PMOS管M21的源极；

第十二NMOS管M17和第十三NMOS管M18的源极连接所述GaN高速栅驱动电路的开关节点，其漏极均输出所述第二偏置电流并分别连接所述正反馈锁存模块中第七NMOS管M20和第八NMOS管M22的源极。

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