CN103825598B - 轨间差分缓冲器输入级 - Google Patents

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Abstract

一种轨间差分缓冲器输入级包括以电压跟随器结构连接到电源轨的n型和p型输入差分晶体管对。基准电压生成器包括关于共模输入电压产生动态基准电压的基准差分晶体管对。虚设n型和p型晶体管对具有与输入差分对并联连接的电流传导路径且由动态基准电压控制从而当共模输入电压比阈值更远离动态基准电压时，将电源轨电流从相关联的输入差分对中的一个转移走并使所述一个去活。当共模输入电压比阈值更接近动态基准电压VB时两个虚设对都导通且两个输入差分对都被激活，从而缓冲器输入级的总跨导保持恒定。

Description

轨间差分缓冲器输入级
技术领域
本发明涉及输入缓冲器电路，更特别地，涉及轨(rail)间差分缓冲器输入级，对于在电源轨处的电压之间的基本整个电压差上变化的共模(common mode)输入电压，该轨间差分缓冲器输入级的操作特性得到维持。
背景技术
轨间差分缓冲器输入级可用于驱动例如运算放大器或比较器。这种电路越来越需要以减小的电源电压进行操作，尤其是在超大规模集成(VLSI)电路中。同时，由于来自相邻数字电路的噪声电平，遭遇到共模模拟输入电压的更大变化。差分缓冲器输入级提供差分输出电流，其可以相加以放大差分输入信号，并且阻止共模电压变化影响输出信号。
轨间差分缓冲器输入级的一种配置包括n型和p型输入差分晶体管对，诸如金属氧化物半导体场效应晶体管(MOSFET)，其以电压跟随器结构连接到电源轨。n型输入差分对在共模输入电压更接近高电源电压时导通，p型输入差分对在共模输入电压更接近低电源电压时导通。当共模输入电压处于高和低电源电压之间的值时，n型和p型输入差分对二者均导通，输入级的跨导，也就是对于差分输入电压的小单位变化，输入级的差分输出电流的变化，是单个输入差分对的跨导gm的两倍。然而，可以与n型和p型输入差分晶体管对并联地增加由共模输入电压驱动而不由输入级的差分输入驱动的n型和p型虚设晶体管对。虚设对中的一个或另一个在共模输入电压不接近中间电压时导通并且将尾电流(tail current)直接转移到该级的输出，离开相应的输入差分对，将相应的输入差分对切换到截止，从而输入级的跨导对应于另外的单个输入差分对的跨导gm。当共模输入电压接近中间电压时，两个虚设晶体管对都导通，使尾电流以及相应输入差分对中的每个的跨导gm减半，输入级的总跨导维持在几乎恒定的值gm。
虚设差分对导通和截止的中间电压可以是固定电压，由形成连接在电源轨之间的分压器的电阻器链限定。然而，分压器的电阻必须高以避免高的静态电流消耗，其消耗了大面积的半导体芯片。产生中间电压的这种以及其他途径也不能容易地适应制造工艺变化对MOSFET特性的影响，尤其是如果这些运行在亚阈值电压下的话。
发明内容
示范性实施例提供一种轨间差分缓冲器输入级，可包括：高电压电源轨和低电压电源轨，一对输入端子和多个输出路径；n型和p型输入差分晶体管对，在激活时用于从所述输入端子接收差分输入信号且在各输出路径上提供相应的差分输出电流信号，并且以分压器结构分别连接到所述低电压电源轨和所述高电压电源轨；基准电压生成器，包括基准差分晶体管对，用于从所述输入端子接收共模电压并且产生动态基准电压，所述动态基准电压在所述共模电压小于或大于中间值时分别大于或小于所述共模电压；以及n型和p型虚设晶体管对，分别具有与所述n型和p型输入差分晶体管对的电流传导路径并联连接的电流传导路径，所述虚设晶体管对由所述动态基准电压控制，其中，当所述输入信号的所述共模电压比阈值更远离所述动态基准电压时，所述n型或p型虚设晶体管对导通以使电源轨电流转移离开相应的n型或p型输入差分对并使相应的n型或p型输入差分对去活，当所述输入信号的所述共模电压比所述阈值更接近所述动态基准电压时，两个所述虚设对和两个所述输入差分对都被激活。
附图说明
本发明以示例的方式示于附图中，但是不被附图所示的本发明的实施例所限制，附图中相似的附图标记指示相似的元件。图中的元件以简化和清楚的方式示出，不一定是按比例绘制的。
图1是以示例方式给出的根据本发明一实施例的轨间差分缓冲器输入级的示意性电路图；
图2是以示例方式给出的根据本发明另一实施例的轨间差分缓冲器输入级的示意性电路图；
图3和4分别是图1和2的轨间差分缓冲器输入级中的模块的跨导与共模输入电压的关系曲线；
图5是对于不同的制造工艺参数，图1的轨间差分缓冲器输入级的总跨导与共模输入电压的关系曲线；以及
图6是示出对于不同的制造工艺角，图1的轨间差分缓冲器输入级中的模块的电压规格与动态基准电压之间的关系的图。
具体实施方式
图1和2示出根据本发明实施例的轨间差分缓冲器输入级100和200的例子。输入级100和200中的每个包括高电压电源轨102和低电压电源轨104、一对输入端子106和108以及多个输出路径110、112、114和116。输入级100和200中的每个都包括n型输入差分晶体管对M3和M6以及p型输入差分晶体管对M4和M5以用于在激活时接收来自输入端子106、108的差分输入信号INM-INP并且在各输出路径110、112、114和116上提供相应的差分输出电流信号Io1、Io2、Io3和Io4。n型和p型输入差分晶体管对M3、M6和M4、M5以电压跟随器结构分别连接到低电压电源轨104和高电压电源轨102。输入级100和200分别还包括基准电压生成器118、202，其包括基准差分晶体管对MI和M2用于接收来自输入端子106、108的共模电压(INM+INP)/2并且产生动态基准电压VB，动态基准电压VB在共模电压小于或大于中间值时分别大于或小于共模电压。输入级100和200中的每个还包括n型虚设晶体管对M9和M10以及p型虚设晶体管对M7和M8。n型虚设晶体管对M9、M10和p型虚设晶体管对M7、M8分别具有与n型和p型输入差分晶体管对的电流传导路径并联连接的电流传导路径，虚设晶体管对受动态基准电压VB控制。当输入信号的共模电压(INM+INP)/2比阈值VTH更远离动态基准电压VB时，n型或p型虚设晶体管对M9、M10或M7、M8导通以将电源轨电流从相应的n型或p型输入差分对的相关联的晶体管M6、M3或M4、M5转移走并使该晶体管去活，当输入信号的共模电压(INM+INP)/2比阈值VTH更接近动态基准电压VB时，虚设对M9、M10和M7、M8二者都导通并且输入差分对M6、M3和M4、M5二者都被激活。
在这些例子中，晶体管是金属氧化物半导体场效应晶体管(MOSFET)。基准差分晶体管对M1和M2具有与输入差分对之一近似(例如相同)的沟道宽长比以及工艺特性但是更小的尺寸。在图1所示的例子的情况下，基准差分晶体管对M1和M2是n型MOSFET，其具有与n型输入差分晶体管对M3和M6近似的沟道宽长比和工艺特性。在图2所示的例子的情况下，基准差分晶体管对M1和M2是p型MOSFET，其具有与p型输入差分晶体管对M4和M5近似的宽长比和工艺特性。
在这些例子中，虚设晶体管对M9、M10和M7、M8具有与输入差分对M6、M3和M4、M5中的相应一个近似(例如相同)的尺寸、沟道宽度和长度以及工艺特性。导通的n型和p型虚设晶体管对M9、M10和M7、M8将电源轨电流ITAIL从相应的n型和p型输入差分对的相关联的晶体管M6、M3和M4、M5转移走，转移到它们的输入信号路径110、112、114和116。基准差分晶体管对M1和M2从输入端子106、108接收共模电压(INM+INP)/2。基准电压生成器118、202具有并联的基准电流传导路径120和122，其包括基准差分晶体管对M1和M2中的相应的一个，第一和第二基准电流源124和126串联连接在电源轨104和102中的相应电源轨与基准电流传导路径120和122的并联组合之间。第三基准电流源128与第一基准电流源124和基准电流传导路径120、122的串联组合并联地连接，基准电压生成器118提供跨第二基准电流源126的动态基准电压VB。基准电压生成器可包括串联在第二基准电流源126与基准电流传导路径120、122的并联组合之间的电阻元件R1。
输入差分晶体管对M3、M6和M4、M5的电压跟随器结构可包括串联在相应的电源轨104和102与输入差分晶体管对M3、M6和M4、M5和虚设晶体管对M9、M10和M7、M8的相关联的组合之间的电压跟随器电流源130、132，基准电流源124、126和128提供比电压跟随器电流源130和132更小的电流。基准差分晶体管对M1和M2可以比输入差分晶体管对M3、M6和M4、M5尺寸更小。第三基准电流源128可以提供比第一和第二基准电流源124和126更小的电流。
轨间差分缓冲器输入级100和200可以与例如运算放大器或比较器级(未示出)连接，其可以以AB类进行操作。对于这种输出级，各种合适的结构是已知的。
更具体而言，在图1和2的轨间差分缓冲器输入级100和200中，MOSFET M1至M10运行在亚VT区域中，即在它们的漏-源电流传导路径中流动的电流是亚阈值小泄漏电流，其随栅电压呈指数变化，即使在栅电压处于阈值电压VT以下时。所有MOSFET M1至M10具有相同的沟道宽长比。MOSFET M1和M2是MOSFET M3至M10的尺寸的1/m，MOSFET M3至M10全部都是相同尺寸。来自电压跟随器电流源130、132的偏置电流ITAIL是第一和第二基准电流源124和126的电流性能2σI的m倍。第三基准电流源128的电流性能是σI，其是第一和第二基准电流源124和126的一半。
在输入端子106、108处的电压施加到基准差分晶体管对MI和M2的栅极。在图1的轨间差分缓冲器输入级100中，基准差分晶体管对M1和M2是n型MOSFET。晶体管M1和M2的源极通过第一基准电流源124连接到低电压电源轨104(图中示为接地)。晶体管M1和M2的漏极连接到节点134，节点134通过串联连接的电阻元件R1和第二电流源126连接到高电压电源轨102(图中示为VDD)。动态基准电压VB产生在电阻元件R1和第二基准电流源126之间的节点136处。第三基准电流源128连接在节点134与低电压电源轨104之间。
图3示出n型输入差分晶体管对M3、M6的跨导gmn，p型输入差分晶体管对M4、M5的跨导gmp，以及两个对一起的组合跨导gmall。当来自输入端子106、108的共模电压(INM+INP)/2接近低电压电源轨104的电压(接地)时，基准差分晶体管对M1和M2传导很少电流，表现出高电阻。通过第一基准电流源124的电流与通过第三基准电流源128的电流相比是小的。第三基准电流源128的电流性能小于第二基准电流源126，这将节点134处的电压V1和节点136处的动态基准电压VB朝向高电压电源轨102的电压VDD上拉，高于共模电压(INM+INP)/2。n型输入差分晶体管对M3、M6的栅-源电压小于n型虚设晶体管对M9和M10的栅-源电压。n型虚设晶体管对M9和M10导通以将电源轨电流ITAIL从相关联的晶体管M6、M3转移走并使该晶体管去活，在该状况下其跨导gmn为零。p型虚设晶体管对M7和M8不从相关联的晶体管M4、M5转移走轨电流ITAIL，其跨导gmp在该状况下为最大值。
当来自输入端子106、108的共模电压(INM+INP)/2接近高电压电源轨102的电压VDD时，基准差分晶体管对M1和M2传导更多电流，表现相对低的电阻。第一基准电流源124的电流性能加上第三基准电流源128的电流性能，一起的电流大于第二基准电流源126的性能。节点134处的电压V1和节点136处的动态基准电压VB被朝向低电压电源轨104的电压(接地)下拉，低于共模电压(INM+INP)/2。p型输入差分晶体管对M4、M5的栅-源电压大于p型虚设晶体管对M7和M8的栅-源电压。p型虚设晶体管对M7和M8导通以将电源轨电流ITAIL从相关联的晶体管M4、M5转移走并使该晶体管去活，在该状况下其跨导gmp为零。n型虚设晶体管对M9和M10不将轨电流ITAIL从相关联的晶体管M6、M3转移走，其跨导gmn在该状况下为最大值。
当来自输入端子106、108的共模电压(INM+INP)/2处于高电压电源轨102的电压VDD与低电压电源轨104的电压(接地)之间的中间值时，基准差分晶体管对M1和M2适度地传导更多电流，从而第一基准电流源124开始将它们的源极电压下拉。在输入端子106、108处的共模电压(INM+INP)/2使基准差分晶体管对M1和M2的栅-源电压增大，直到节点134处的电压V1和节点136处的动态基准电压VB处于与共模电压(INM+INP)/2近似的电平。两个虚设晶体管对M7、M8和M9、M10二者都导通，但是仅将轨电流的一半ITAIL/2从相关联的晶体管M4、M5和M6、M3转移走，它们不被去活，但是它们的跨导gmp和gmn在该状况下减半。总跨导gmp+gmn＝gmall在这些状况的所有三个中几乎维持恒定。在轨间差分缓冲器输入级100的一个例子中，两个输入差分晶体管对M4、M5和M6、M3二者都导通时的总跨导gmall与输入差分晶体管对M4、M5和M6、M3中的仅一个晶体管对导通时的总跨导gmall之间的差异不超过4％。
图2的轨间差分缓冲器输入级200与图1的缓冲器输入级100之间的差异在于基准电压生成器202与图1的基准电压生成器118相比被颠倒。基准电压生成器202具有p型基准差分晶体管对M1和M2，而不是基准电压生成器118的n型基准差分晶体管对M1和M2。第一和第二基准电流源124和126分别串联连接在高电压电源轨104和低电压电源轨102与基准电流传导路径120和122的并联组合之间。第三基准电流源128与第一基准电流源124和基准电流传导路径120、122的串联组合并联地连接。
将理解，基准电压生成器202和晶体管M3至MI0的操作与图1所示的基准电压生成器118和晶体管M3至M10相比类似但相反。图4示出轨间差分缓冲器输入级200的n型输入差分晶体管对M3和M6的跨导gmn、p型输入差分晶体管对M7和M8的跨导gmp、以及两个对一起的组合跨导gmall。
与基准电压VB由连接在电源轨之间的高电阻分压器产生时相比，基准电压生成器118和202占据更小的芯片面积。此外，轨间差分缓冲器输入级100和200对制造工艺变化有容忍性。图5示出例如用不同的极端制造条件(统称为工艺角(process corner))制造的轨间差分缓冲器输入级100的架构类似样品的总跨导gmall的变化。图5所示的工艺角为最佳情况(bcs)、最佳n最差p(bnwp)、中间(typ)、最差情况(wcs)和最差n最佳p(wnbp)。将看出，不同的工艺角全部都在相同的共模输入电压处切换跨导。
图6示出例如不同工艺角下的轨间差分缓冲器输入级100的架构类似样品的总跨导的变化和动态基准电压VB对不同工艺角典型-典型(TT)、快n慢p(FNSP)和慢n快p(SNFP)的适应。阴影区域示出这些工艺角正确地切换时的最大和最小动态基准电压VB。如果不同工艺角切换跨导时的动态基准电压VB是固定的，那么将有跨导切换不可接受的工艺角。然而，缓冲器输入级100和200的动态基准电压VB动态地适应于不同工艺角，使得跨导切换能够保持为可接受，即使对于需要不同基准电压VB的工艺角。
在前面的说明书中，已经参照本发明的实施例的具体示例描述了本发明。然而，将显然的是，可以在其中进行各种修改和变化而不偏离所附权利要求所阐述的本发明的更宽泛的思想和范围。
这里论述的连接可以是适于例如经由中间器件传输来往于各节点、单元或器件的信号的任意类型的连接。因此，除非另外地暗示或说明，否则连接可以是直接连接或间接连接。连接可以图示或描述为单个连接、多个连接、单向连接或双向连接。然而，不同的实施例可以改变连接的实现。例如，可以使用单独的单向连接而不是双向连接，反之亦可。此外，可以用串行地或者以分时复用方式传输多个信号的单个连接代替多个连接。类似地，传输多个信号的单个连接可以被分成传输这些信号的子集的各种不同连接。因此，对于传输信号存在许多选择。
尽管在例子中已经描述了具体导电类型或电势极性，但是将理解，导电类型和电势极性可以反转。
本领域技术人员将意识到，功能块之间的边界仅是示范性的，替选实施例可以合并功能块或电路元件或者对各种功能块或电路元件进行功能的替代分解。因此将理解，这里绘示的架构仅是示例性的，实际上可以实施许多其他架构，其实现相同的功能。类似地，实现相同功能的部件的任何布置被有效地“关联”，从而实现期望的功能。因此，组合来实现特定功能的任意两个部件可以看作彼此“关联”从而实现期望功能，而无视架构或中间部件。类似地，这样关联的任意两个部件也可以视为彼此“操作上连接”或“操作上耦合”以实现期望功能。
在权利要求书中，措辞“包括”或“具有”不排除权利要求中所列的那些之外的其他元件或部件的存在。此外，术语“一”、“一个”在这里使用时定义为一个或多个。此外，权利要求中引入性短语诸如“至少一个”和“一个或更多”的使用不应理解为暗示由不定冠词“一”引入的另一权利要求元素将包含这种所引入的权利要求元素的任何特定权利要求限制为仅包括一个这种元素的发明，即使相同权利要求包括引入性短语“一个或更多”或“至少一个”和不定冠词诸如“一”或“一个”。这也适用于定冠词的使用。除非另外说明，否则术语诸如“第一”和“第二”用于这种术语描述的元素之间的任意区分。因此，这些术语不一定意在表示这种元素的时间或其他优先级。某些手段描述于相互不同的权利要求中的事实并不表示这些手段的组合不能被有利地使用。

Claims (10)

1.一种轨间差分缓冲器输入级，包括：
高电压电源轨和低电压电源轨，一对输入端子和多个输出路径；
n型和p型输入差分晶体管对，在激活时用于从所述输入端子接收差分输入信号且在各输出路径上提供相应的差分输出电流信号，并且以分压器结构分别连接到所述低电压电源轨和所述高电压电源轨；
基准电压生成器，包括基准差分晶体管对，用于从所述输入端子接收差分输入信号，并且基于所述差分输入信号的共模电压产生动态基准电压，所述动态基准电压在所述共模电压小于或大于中间值时分别大于或小于所述共模电压，其中，所述中间值为所述高电压电源轨的电压与所述低电压电源轨的电压之间的中间值；以及
n型和p型虚设晶体管对，分别具有与所述n型和p型输入差分晶体管对的电流传导路径并联连接的电流传导路径，所述虚设晶体管对由所述动态基准电压控制，
其中，当所述差分输入信号的所述共模电压比阈值更远离所述动态基准电压时，所述n型或p型虚设晶体管对导通以使电源轨电流转移离开相应的n型或p型输入差分晶体管对并使相应的n型或p型输入差分晶体管对去活，当所述差分输入信号的所述共模电压比所述阈值更接近所述动态基准电压时，所述n型和p型虚设晶体管对和所述n型和p型输入差分晶体管对都被激活。
2.如权利要求1所述的轨间差分缓冲器输入级，其中，所述n型和p型输入差分晶体管对、所述基准差分晶体管对、所述n型和p型虚设晶体管对均采用金属氧化物半导体场效应晶体管MOSFET。
3.如权利要求2所述的轨间差分缓冲器输入级，其中，所述基准差分晶体管对具有与所述输入差分晶体管对之一相同的沟道宽长比和工艺特性但是更小的尺寸。
4.如权利要求2所述的轨间差分缓冲器输入级，其中，所述虚设晶体管对具有与所述输入差分晶体管对中的相应的一个相同的尺寸、沟道宽长比和工艺特性。
5.如权利要求1所述的轨间差分缓冲器输入级，其中，导通的所述n型和p型虚设晶体管对将电源轨电流从相应的n型和p型输入差分晶体管对的相关联的晶体管转移到它们的输出信号路径。
6.如权利要求1所述的轨间差分缓冲器输入级，其中，所述基准差分晶体管对从所述一对输入端子接收所述差分输入信号，所述基准电压生成器具有包括所述基准差分晶体管对中的相应的一个的并联基准电流传导路径、串联连接在所述电源轨中的相应的一个与所述并联基准电流传导路径的并联组合之间的第一基准电流源和第二基准电流源、以及与所述第一基准电流源和所述并联基准电流传导路径的串联组合并联连接的第三基准电流源，所述基准电压生成器提供跨所述第二基准电流源的基准电压。
7.如权利要求6所述的轨间差分缓冲器输入级，其中，所述基准电压生成器包括串联在所述并联基准电流传导路径的并联组合与所述第二基准电流源之间的电阻元件。
8.如权利要求6所述的轨间差分缓冲器输入级，其中，所述输入差分晶体管对的电压跟随器结构包括串联在相应的电源轨与输入差分晶体管对和虚设晶体管对的关联组合之间的电压跟随器电流源，所述第三基准电流源提供比电压跟随器电流源更小的电流。
9.如权利要求8所述的轨间差分缓冲器输入级，其中，所述基准差分晶体管对比所述输入差分晶体管对尺寸更小。
10.如权利要求6所述的轨间差分缓冲器输入级，其中，所述第三基准电流源提供比所述第一基准电流源和所述第二基准电流源更小的电流。
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