KR102438388B1 - 신호 증폭기, 및 이를 포함하는 신호 수신 회로와 장치 - Google Patents

신호 증폭기, 및 이를 포함하는 신호 수신 회로와 장치 Download PDF

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Abstract

본 발명의 일실시예에 따르면, 신호 증폭기, 이를 포함하는 신호 수신 회로 및 이를 포함하는 장치가 제공된다. 본 발명의 일실시예에 따른 신호 증폭기는 제1 전압 범위에 속하는 공통 모드 전압을 가지는 제1 입력 신호를 상기 제1 전압 범위와 상이한 제2 전압 범위에 속하는 공통 모드 전압을 가지는 제1 출력 증폭 신호로 증폭하여 출력하는 제1 증폭기, 상기 제2 전압 범위에 속하는 공통 모드 전압을 가지는 제2 입력 신호를 상기 제2 전압 범위에 속하는 공통 모드 전압을 가지는 제2 출력 증폭 신호로 증폭하여 출력하는 제2 증폭기, 및 상기 제1 출력 증폭 신호 또는 상기 제2 출력 증폭 신호를 출력 증폭 신호로 출력하는 출력기를 포함할 수 있다.

Description

신호 증폭기, 및 이를 포함하는 신호 수신 회로와 장치{Signal amplifier, and signal receiving circuit and device comprising the same}
본 출원은 신호를 수신하기 위해 사용되는 신호 증폭기, 상기 신호 증폭기를 이용하여 신호를 수신하는 신호 수신 회로, 및 상기 신호 수신 회로를 포함하는 장치에 관한 것이다.
서로 다른 장치들 사이에서 데이터 등 신호를 송수신하는 인터페이스 회로는 신호를 수신하는 신호 수신 회로와 신호를 송신하는 신호 송신 회로를 포함한다. 신호 송신 회로가 출력하는 신호의 크기, 예를 들면, 전압범위는 신호 송신 회로의 종류나 신호 송신 회로를 포함하는 장치 등에 따라 달라진다. 따라서, 어떤 장치가 보다 다양한 장치들로부터 신호를 수신하기 위해서는 신호 수신 회로가 수신하는 입력 신호의 범위가 보다 넓어져야 할 필요가 있다.
본 발명의 일실시예에 따르면, 다양한 범위의 입력 신호를 수신할 수 있는 신호 증폭기가 제공된다.
본 발명의 다른 실시예에 따르면, 상기 신호 증폭기를 포함하는 신호 수신 회로가 제공된다.
본 발명의 다른 실시예에 따르면, 상기 신호 증폭기를 포함하는 장치가 제공된다.
본 발명의 일실시예에 따른 신호 증폭기는 제1 전압 범위에 속하는 공통 모드 전압을 가지는 제1 입력 신호를 상기 제1 전압 범위와 상이한 제2 전압 범위에 속하는 공통 모드 전압을 가지는 제1 출력 증폭 신호로 증폭하여 출력하는 제1 증폭기, 상기 제2 전압 범위에 속하는 공통 모드 전압을 가지는 제2 입력 신호를 상기 제2 전압 범위에 속하는 공통 모드 전압을 가지는 제2 출력 증폭 신호로 증폭하여 출력하는 제2 증폭기, 및 상기 제1 출력 증폭 신호 또는 상기 제2 출력 증폭 신호를 출력 증폭 신호로 출력하는 출력기를 포함할 수 있다.
본 발명의 다른 실시예에 따른 신호 수신 회로는 인에이블 신호에 응답하여, 수신 신호의 공통 모드 전압이 제1 전압 범위에 속하면 상기 수신 신호를 제1 입력 신호로 출력하고, 상기 수신 신호의 공통 모드 전압이 상기 제1 전압 범위와 상이한 제2 전압 범위에 속하면 상기 수신 신호를 제2 입력 신호로 출력하는 스위칭부, 및 상기 인에이블 신호에 응답하여 상기 제1 입력 신호 및 상기 제2 입력 신호 중 어느 하나를 증폭하여 상기 제2 전압 범위에 속하는 공통 모드 전압을 가지는 출력 증폭 신호를 출력하는 신호 증폭기를 포함할 수 있다.
본 발명의 다른 실시예에 따른 장치는 인에이블 신호에 응답하여, 수신 신호의 공통 모드 전압이 제1 전압 범위에 속하면 상기 수신 신호를 제1 입력 신호로 출력하고, 상기 수신 신호의 공통 모드 전압이 상기 제1 전압 범위와 상이한 제2 전압 범위에 속하면 상기 수신 신호를 제2 입력 신호로 출력하는 스위칭부와, 상기 인에이블 신호에 응답하여 상기 제1 입력 신호 및 상기 제2 입력 신호 중 어느 하나를 증폭하여 상기 제2 전압 범위에 속하는 공통 모드 전압을 가지는 출력 증폭 신호를 출력하는 신호 증폭기와, 상기 출력 증폭 신호를 입력하여 수신 출력 신호 출력하는 출력부를 포함하는 신호 수신 회로, 송신 신호를 입력받고, 송신 출력 신호를 출력하는 신호 송신 회로, 및 상기 수신 출력 신호를 입력받고, 상기 송신 신호를 출력하는 컨트롤러를 포함할 수 있다.
본 발명의 일실시예에 따른 신호 증폭기, 이를 포함하는 신호 수신 회로, 또는 신호 수신 회로를 포함하는 장치는 넓은 입력 신호의 범위를 가질 수 있다. 이와 동시에, 신호 증폭기, 신호 수신 회로, 또는 장치의 크기를 감소시킬 수도 있다. 나아가, 신호 증폭기, 신호 수신 회로, 또는 장치가 소모하는 전력도 감소시킬 수 있다.
도 1은 본 발명의 일실시예에 따른 신호 수신 회로를 나타내는 블록도이다.
도 2는 본 발명의 일실시예에 따른 신호 수신 회로의 신호 증폭기를 나타내는 블록도이다.
도 3은 본 발명의 일실시예에 따른 신호 수신 회로의 신호 증폭기를 나타내는 회로도이다.
도 4 및 도 5는 도 3에 나타낸 본 발명의 일실시예에 따른 신호 수신 회로의 신호 증폭기를 나타내는 회로도의 동작을 설명하기 위한 도면이다.
도 6은 본 발명의 일실시예에 따른 신호 수신 회로의 신호 증폭기를 나타내는 회로도이다.
도 7 및 도 8은 도 6에 나타낸 본 발명의 일실시예에 따른 신호 수신 회로의 신호 증폭기를 나타내는 회로도의 동작을 설명하기 위한 도면이다.
도 9는 본 발명의 일실시예에 따른 신호 수신 회로를 포함하는 장치를 나타내는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도 1은 본 발명의 일실시예에 따른 신호 수신 회로를 나타내는 블록도로서, 본 발명의 일실시예에 따른 신호 수신 회로는 증폭부(300), 및 출력부(600)를 포함할 수 있다. 증폭부(300)는 신호 증폭기(100) 및 스위칭부(200)를 포함할 수 있고, 출력부(600)는 비교기(400) 및 구동기(500)를 포함할 수 있다.
증폭부(300)는 수신 신호(RXP, RXN)를 입력받고, 증폭하여 출력 증폭 신호(OUT, OUTB)를 출력할 수 있다. 수신 신호(RXP, RXN)의 공통 모드(common-mode) 전압은 상대적으로 접지 전압보다 전원 전압에 가까운 값일 수도 있고, 상대적으로 전원 전압보다 접지 전압에 가까운 값일 수도 있다. 여기서, 공통 모드 전압은 신호들이 가질 수 있는 전압 범위의 중간값으로 정의될 수 있다. 즉, 공통 모드 전압은 신호들이 가질 수 있는 전압 범위의 값들 중 하나로서, 신호들의 대표값으로 볼 수 있다. 출력 증폭 신호들(OUT, OUTB)의 공통 모드 전압은 수신 신호들(RXP, RXN)의 공통 모드 전압과 무관하게 정해진 값을 가진다. 이에 대한 구체적인 내용은 후술한다.
증폭부(300)의 신호 증폭기(100)는 인에이블 신호들(EN_L, EN_H)에 응답하여 동작할 수 있으며, 입력 신호들(IN_L, INB_L, IN_H, INB_L)을 입력받고, 입력 신호들(IN_L, INB_L, IN_H, INB_L) 중 일부를 증폭하여 출력 증폭 신호들(OUT, OUTB)를 출력할 수 있다. 구체적으로, 신호 증폭기(100)는 인에이블 신호들(EN_L, EN_H)에 응답하여 신호 증폭기(100)의 일부 구성은 활성화되고, 다른 일부 구성은 비활성화될 수 있다. 인에이블 신호들(EN_L, EN_H)은 수신 신호들(RXP, RXN)의 공통 모드 전압(또는, 수신 신호들(RXP, RXN)이 가지는 전압 범위)에 따라 결정될 수 있다. 이와 같이 동작함으로써, 소모되는 전력을 감소시킬 수 있다.
또한, 신호 증폭기(100) 내부의 바이어스 회로 등으로 인가되는 바이어스 전압은 신호 증폭기(100) 내의 증폭기의 출력 신호를 이용하여 생성할 수 있다. 따라서, 바이어스 전압을 생성하기 위한 별도의 바이어스 전압 생성부가 불필요하므로, 신호 증폭기(100) 및 신호 수신 회로(10)의 크기를 감소시킬 수 있다. 또한, 이와 같은 구성을 통해 신호 증폭기(100)가 네거티브 피드백(negative feedback) 회로를 포함하게 되어 출력 증폭 신호들(OUT, OUTB)이 안정화될 수 있다.
입력 신호들(IN_L, INB_L)의 범위(또는, 입력 신호들(IN_L, INB_L)의 공통 모드(common mode) 전압의 크기)와 입력 신호들(IN_H, INB_H)의 범위(또는, 입력 신호들(IN_H, INB_H)의 공통 모드 전압의 크기)는 서로 상이할 수 있다. 구체적으로, 입력 신호들(IN_L, INB_L)의 공통 모드 전압은 접지 전압 근처일 수 있고, 입력 신호들(IN_H, INB_H)의 공통 모드 전압은 전원 전압 근처일 수 있다.
출력 증폭 신호들(OUT, OUTB)의 범위, 또는, 출력 증폭 신호들(OUT, OUTB)의 공통 모드 전압은 입력 신호들(IN_L, INB_L, IN_H, INB_H)의 범위와 무관하게 일정한 일정한 값을 가질 수 있다. 출력 증폭 신호들(OUT, OUTB)의 공통 모드 전압은 접지 전압에 가까운 값일 수 있고, 전원 전압에 가까운 값일 수도 있다.
입력 신호들(IN_L, INB_L), 입력 신호들(IN_H, INB_H), 및 출력 증폭 신호들(OUT, OUTB) 각각은 서로 상보적인 신호일 수 있다. 또는 입력 신호들(IN_L, INB_L), 입력 신호들(IN_H, INB_H), 및 출력 증폭 신호들(OUT, OUTB) 각각에서 어느 하나는 신호의 레벨이 고정된 기준 신호이고 다른 하나는 신호의 레벨이 가변되는 신호일 수도 있다.
스위칭부(200)는 복수개의 스위치들(S1, S2, S3, S4)를 포함하며, 인에이블 신호들(EN_L, EN_H)에 응답하여 수신 신호들(RXP, RXN)을 입력 신호들(IN_L, INB_L) 또는 입력 신호들(IN_H, INB_H)로 출력할 수 있다.
인에이블 신호들(EN_L, EN_H)은 수신 신호들(RXP, RXN)의 공통 모드 전압(또는, 수신 신호들(RXP, RXN)의 전압 범위)에 따라 결정될 수 있다. 예를 들면, 인에이블 신호(EN_L)은 수신 신호들(RXP, RXN)의 공통 모드 전압이 상대적으로 전원 전압 보다 접지 전압에 가까울 경우에 하이 레벨이고, 수신 신호들(RXP, RXN)의 공통 모드 전압이 상대적으로 접지 전압 보다 전원 전압에 가까울 경우에 로우 레벨일 수 있다. 인에이블 신호(EN_H)은 수신 신호들(RXP, RXN)의 공통 모드 전압이 상대적으로 접지 전압 보다 전원 전압에 가까울 경우에 하이 레벨이고, 수신 신호들(RXP, RXN)의 공통 모드 전압이 상대적으로 전원 전압 보다 접지 전압에 가까울 경우에 로우 레벨일 수 있다.
스위치들(S1, S2)은 인에이블 신호(EN_L)가 하이 레벨인 경우에 신호 증폭기(100)의 입력 신호들(IN_L, INB_L)이 인가되는 단자들을 수신 신호들(RXP, RXN)이 입력되는 단자들과 각각 연결시키고, 스위치들(S3, S4)은 인에이블 신호(EN_H)가 하이 레벨인 경우에 신호 증폭기(100)의 입력 신호들(IN_H, INB_H)이 인가되는 단자들을 수신 신호들(RXP, RXN)이 입력되는 단자들과 각각 연결시킬 수 있다.
따라서, 스위칭부(200)는 수신 신호들(RXP, RXN)의 공통 모드 전압이 상대적으로 전원 전압 보다 접지 전압에 가까운 경우에는 수신 신호들(RXP, RXN)을 입력 신호들(IN_L, INB_L)로 출력하고, 수신 신호들(RXP, RXN)의 공통 모드 전압이 상대적으로 접지 전압 보다 전원 전압에 가까운 경우에는 수신 신호들(RXP, RXN)을 입력 신호들(IN_H, INB_H)로 출력할 수 있다.
또한, 스위치들(S1, S2)은 인에이블 신호(EN_L)가 로우 레벨인 경우에 신호 증폭기(100)의 입력 신호들(IN_L, INB_L)이 인가되는 단자들을 전원 전압(Vdd)이 인가되는 단자와 연결시키고, 스위치들(S3, S4)은 인에이블 신호(EN_H)가 로우 레벨인 경우에 신호 증폭기(100)의 입력 신호들(IN_H, INB_H)이 인가되는 단자들을 접지와 연결시킬 수 있다.
따라서, 스위칭부(200)는 수신 신호들(RXP, RXN)의 공통 모드 전압이 상대적으로 전원 전압 보다 접지 전압에 가까운 경우에는 입력 신호들(IN_H, INB_H)을 접지 전압 레벨로 만들 수 있고, 수신 신호들(RXP, RXN)의 공통 모드 전압이 상대적으로 접지 전압 보다 전원 전압에 가까운 경우에는 입력 신호들(IN_L, INB_L)을 전원 전압 레벨로 만들 수 있다.
수신 신호들(RXP, RXN)의 공통 모드 전압(또는, 수신 신호들(RXP, RXN)의 전압 범위)은 수신 신호들(RXP, RXN)을 출력하는 장치에 따라 상이할 수 있다. 예를 들면, 메모리(예를 들면, DRAM)의 경우, 메모리의 종류에 따라 메모리가 출력하는 신호의 공통 모드 전압은 상이할 수 있다. 본 발명의 일 실시예에 따른 신호 수신 회로는, 메모리의 종류에 상관없이 메모리가 출력하는 신호를 수신할 수 있다.
출력부(600)는 출력 증폭 신호들(OUT, OUTB)를 입력받고, 출력 증폭 신호들(OUT, OUTB)에 따라 결정되는 수신 출력 신호(RXOUT)를 출력할 수 있다.
비교기(400)는 출력 증폭 신호들(OUT, OUTB)을 입력받고, 출력 증폭 신호들(OUT, OUTB)을 비교하여 비교 신호(COUT)를 출력할 수 있다. 비교기(400)는 출력 증폭 신호들(OUT, OUTB)의 범위, 또는, 출력 증폭 신호들(OUT, OUTB)의 공통 모드 전압에 따라 입력 소자, 예를 들면 입력 트랜지스터가 하나의 형태를 가질 수 있다. 예를 들면, 증폭부(300)가 공통 모드 전압이 상대적으로 전원 전압보다 접지 전압에 가까운 출력 증폭 신호들(OUT, OUTB)을 출력하는 경우, 비교기(400)의 입력 소자는 PMOS 트랜지스터 또는 이와 유사한 특성을 가지는 트랜지스터일 수 있고, 증폭부(300)가 공통 모드 전압이 상대적으로 접지 전압보다 전원 전압에 가까운 출력 증폭 신호들(OUT, OUTB)을 출력하는 경우, 비교기(400)의 입력 소자는 NMOS 트랜지스터 또는 이와 유사한 특성을 가지는 트랜지스터일 수 있다.
구동기(500)는 비교 신호(COUT)를 입력하여 수신 출력 신호(RXOUT)를 출력할 수 있다. 구동기(500)는 적어도 하나 이상의 인버터 또는 버퍼를 포함할 수 있다.
즉, 본 발명의 일실시에에 따르면, 증폭부(300)는 수신 신호들(RXN, RXN)의 공통 모드 전압과 무관하게, 출력 증폭 신호(OUT, OUTB)의 공통 모드 전압을 일정한 값으로 만들 수 있다. 따라서, 비교기(400)는 PMOS 트랜지스터 또는 이와 유사한 특성을 가지는 트랜지스터를 입력 소자로 사용하는 비교기 또는 NMOS 트랜지스터 또는 이와 유사한 특성을 가지는 트랜지스터를 입력 소자로 사용하는 비교기 중 어느 하나만 포함할 수 있다. 또한, 이에 따라, 구동기(500)의 회로도 보다 단순화될 수 있다. 그러므로, 신호 수신 회로(10)의 크기를 보다 감소시킬 수 있다.
도 2는 본 발명의 일실시예에 따른 신호 수신 회로의 신호 증폭기를 나타내는 블록도로서, 본 발명의 일실시예에 따른 신호 증폭기(100)는 제1 증폭기(110), 제2 증폭기(120), 및 출력기(150)를 포함할 수 있다. 제1 증폭기(110)는 제1 서브 증폭기(130) 및 제2 서브 증폭기(140)를 포함할 수 있다. 또한, 본 발명의 일실시예에 따른 신호 증폭기(100)는 인에이블부(160) 및/또는 바이어스부(170)를 추가적으로 포함할 수 있다.
제1 증폭기(110)는 입력 신호들(IN1, IN1B)을 입력받고, 입력 신호들(IN1, IN1B)을 증폭함과 동시에 입력 신호들(IN1, IN1B)의 공통 모드 전압을 변경시켜 출력할 수 있다. 또한, 제1 증폭기(110)는 제1 바이어스 전압(b1)을 출력할 수 있다. 제2 증폭기(120)는 입력 신호들(IN2, IN2B)을 입력받고, 입력 신호들(IN2, IN2B)을 증폭하여 출력할 수 있다. 제1 증폭기(110)의 출력 신호들 각각과 제2 증폭기(120)의 출력 신호들 각각은 동일한 노드에 연결될 수 있다.
제1 서브 증폭기(130)는 입력 신호들(IN1, IN1B)을 입력받고, 입력 신호들(IN1, IN1B)을 증폭하여 중간 출력 증폭 신호들(O1,O1B)을 출력할 수 있다. 또한, 제1 서브 증폭기(130)는 제1 바이어스 전압(b1)을 출력할 수 있다. 제1 바이어스 전압(b1)은 중간 출력 증폭 신호들(O1,O1B)의 공통 모드 전압일 수 있다. 제2 서브 증폭기(140)는 중간 출력 증폭 신호(O1,O1B)를 입력받고, 중간 출력 증폭 신호(O1,O1B)를 증폭함과 동시에 중간 출력 증폭 신호(O1,O1B)의 공통 모드 전압을 변경시켜 출력한다.
출력기(150)는 제1 증폭기(110)의 출력 신호들, 즉, 제2 서브 증폭기(140)의 출력 신호들과 제2 증폭기(120)의 출력 신호 중 어느 하나를 출력 증폭 신호들(OUT, OUTB)로 출력할 수 있다. 또한, 출력기(150)는 제2 바이어스 전압(b2)을 출력할 수 있다. 제2 바이어스 전압(b2)은 출력 증폭 신호들(OUT, OUTB)의 공통 모드 전압일 수 있다.
입력 신호들(IN1, IN1B)의 공통 모드 전압과 입력 신호들(IN2, IN2B)의 공통 모드 전압은 서로 상이할 수 있다. 예를 들어, 입력 신호들(IN1, IN1B)의 공통 모드 전압은 상대적으로 접지 전압보다 전원 전압에 가까운 값일 수 있고, 입력 신호들(IN2, IN2B)의 공통 모드 전압은 상대적으로 전원 전압보다 접지 전압에 가까운 값일 수 있다. 이 경우, 입력 신호들(IN1, IN1B)은 도 1의 입력 신호들(IN_H, INB_H)과 동일한 신호들일 수 있고, 입력 신호들(IN2, IN2B)은 도 1의 입력 신호들(IN_L, INB_L)과 동일한 신호들일 수 있다. 또한, 이 경우, 출력 증폭 신호들(OUT, OUTB)의 공통 모드 전압은 상대적으로 전원 전압보다 접지 전압에 가까운 값일 수 있다. 또는, 입력 신호들(IN1, IN1B)의 공통 모드 전압은 상대적으로 전원 전압보다 접지 전압에 가까운 값일 수 있고, 입력 신호들(IN2, IN2B)의 공통 모드 전압은 상대적으로 접지 전압보다 전원 전압에 가까운 값일 수 있다. 이 경우, 입력 신호들(IN1, IN1B)은 도 1의 입력 신호들(IN_L, INB_L)과 동일한 신호들일 수 있고, 입력 신호들(IN2, IN2B)은 도 1의 입력 신호들(IN_H, INB_H)과 동일한 신호들일 수 있다. 또한, 이 경우, 출력 증폭 신호들(OUT, OUTB)의 공통 모드 전압은 상대적으로 접지 전압보다 전원 전압에 가까운 값일 수 있다.
인에이블부(160)는 인에이블 신호(EN_L, EN_H)에 응답하여 제1 증폭기(110) 및 제2 증폭기(120)에 전력을 공급할 수 있다. 상술한 바와 같이, 인에이블부(160)를 추가적으로 포함함으로써, 전력이 불필요하기 소비되는 것을 방지할 수 있다.
바이어스부(170)는 제1 바이어스 전압(b1) 및 제2 바이어스 전압(b2)에 응답하여 제1 증폭기(110) 및 제2 증폭기(120)에 공급되는 전력의 크기, 예를 들면, 전류의 크기를 조정할 수 있다. 상술한 바와 같이, 바이어스부(170)를 통해 부궤환(negative feedback) 제어가 수행됨으로써, 출력 증폭 신호들(OUT, OUTB) 및/또는 중간 출력 증폭 신호들(O1, O1B)이 안정화될 수 있다. 즉, 출력 증폭 신호들(OUT, OUTB) 및/또는 중간 출력 증폭 신호들(O1, O1B) 각각의 공통 모드 전압이 안정된 값으로 수렴할 수 있다.
도 3은 본 발명의 일실시예에 따른 신호 수신 회로의 신호 증폭기를 나타내는 회로도로서, 본 발명의 일실시예에 따른 신호 증폭기(101)는 제1 증폭기(111), 제2 증폭기(121), 및 출력기(151)를 포함할 수 있다. 제1 증폭기(111)는 제1 서브 증폭기(131) 및 제2 서브 증폭기(141)를 포함할 수 있다. 또한, 본 발명의 일실시예에 따른 신호 증폭기(101)는 인에이블부(161) 및/또는 바이어스부(171)를 추가적으로 포함할 수 있다. 인에이블부(161)는 제1 인에이블부(181), 제2 인에이블부(182), 및 제3 인에이블부(183)를 포함할 수 있다. 바이어스부(171)는 제1 바이어스부(191), 제2 바이어스부(192), 및 제3 바이어스부(193)를 포함할 수 있다.
제1 증폭기(111)의 제1 서브 증폭기(131)는 입력 신호(IN_H)가 인가되는 게이트를 포함하는 트랜지스터(m6), 입력 신호(INB_H)가 인가되는 게이트를 포함하는 트랜지스터(m7), 및 트랜지스터(m6)의 드레인과 트랜지스터(m7)의 드레인 사이에 연결된 저항들(R5, R6)을 포함할 수 있다. 트랜지스터(m6)의 소스와 트랜지스터(m7)의 소스는 서로 연결되어 있다. 저항(R5)과 저항(R6) 사이의 노드로부터 제1 바이어스 전압(b11)이 출력될 수 있다. 트랜지스터(m6)와 트랜지스터(m7)는 NMOS 트랜지스터일 수 있다. 즉, 제1 서브 증폭기(131)는 NMOS 공통 소스 증폭기 형태일 수 있다.
제1 증폭기(111)의 제2 서브 증폭기(141)는 제2 바이어스 전압(b21)이 인가되는 게이트와 트랜지스터(m6)의 드레인과 연결된 소스와 출력 증폭 신호(OUTB)가 출력되는 단자에 연결된 드레인을 포함하는 트랜지스터(m12)와, 제2 바이어스 전압(b21)이 인가되는 게이트와 트랜지스터(m7)의 드레인과 연결된 소스와 출력 증폭 신호(OUT)가 출력되는 단자에 연결된 드레인을 포함하는 트랜지스터(m13)를 포함할 수 있다. 트랜지스터(m12)와 트랜지스터(m13)는 PMOS 트랜지스터일 수 있다. 즉, 제2 서브 증폭기(141)는 PMOS 공통 게이트 증폭기 형태일 수 있다.
제1 증폭기(111)는 상술한 바와 같이 제1 서브 증폭기(131)와 제2 서브 증폭기(141)가 직렬로 연결된 형태를 가질 수 있다. 즉, 제1 증폭기(111)는 NMOS 공통 소스 증폭기와 PMOS 공통 게이트 증폭기가 연결된 NMOS 입력 폴디드 캐스코드(folded-cascode) 차동 증폭기 형태일 수 있다.
제2 증폭기(121)는 입력 신호(IN_L)가 인가되는 게이트와 출력 증폭 신호(OUTB)가 출력되는 단자와 연결되는 드레인을 포함하는 트랜지스터(m2)와, 입력 신호(INB_L)가 인가되는 게이트와 출력 증폭 신호(OUT)가 출력되는 단자와 연결되는 드레인을 포함하는 트랜지스터(m3)를 포함할 수 있다. 트랜지스터(m2)의 소스와 트랜지스터(m3)의 소스는 서로 연결될 수 있다. 또한, 트랜지스터(m2)와 트랜지스터(m3)는 PMOS 트랜지스터일 수 있다. 즉, 제2 증폭기(121)는 PMOS 공통 소스 증폭기 형태일 수 있다.
출력기(151)는 출력 신호(OUTB)가 출력되는 단자와 출력 신호(OUT)가 출력되는 단자 사이에 연결된 저항들(R3, R4), 출력 신호(OUTB)가 출력되는 단자와 접지 사이에 연결된 저항(R1) 및 출력 신호(OUT)가 출력되는 단자와 접지 사이에 연결된 저항(R2)을 포함할 수 있다. 저항(R3)과 저항(R4) 사이의 노드로부터 제2 바이어스 전압(b21)이 출력될 수 있다. 도시한 바와 같이, 출력기(151)는 수동 소자인 저항들로 구성될 수 있다. 따라서, 출력기(151)는 바이어스 전압을 출력할 수 있으며, 보다 빠른 동작 속도를 구현할 수 있다.
인에이블부(161)의 제1 인에이블부(181)는 인에이블 신호(EN_H)가 인가되는 게이트와 접지에 연결된 소스를 포함하는 트랜지스터(m4)를 포함할 수 있으며, 트랜지스터(m4)는 NMOS 트랜지스터일 수 있다. 제1 인에이블부(181)는 인에이블 신호(EN_H)에 응답하여 제1 증폭기(111)를 통해 흐르는 전력을 조절할 수 있다. 구체적으로, 하이 레벨의 인에이블 신호(EN_H)가 인가되면, 트랜지스터(m4)는 온되어 제1 증폭기(111)의 제1 서브 증폭기(131)로 전력이 공급되도록 할 수 있고, 로우 레벨의 인에이블 신호(EN_H)가 인가되면, 트랜지스터(m4)는 오프되어 제1 증폭기(111)의 제1 서브 증폭기(131)로 공급되는 전력이 차단되도록 할 수 있다.
인에이블부(161)의 제2 인에이블부(182)는 인에이블 신호(EN_HB)가 인가되는 게이트와 전원 전압이 인가되는 단자에 연결된 소스를 포함하는 트랜지스터(m8) 및 인에이블 신호(EN_HB)가 인가되는 게이트와 전원 전압이 인가되는 단자에 연결된 소스를 포함하는 트랜지스터(m9)를 포함할 수 있으며, 트랜지스터들(m8, m9)은 PMOS 트랜지스터일 수 있다. 인에이블 신호(EN_HB)는 인에이블 신호(EN_H)가 반전된 신호일 수 있다. 제2 인에이블부(182)는 인에이블 신호(EN_HB)에 응답하여 제1 증폭기(111)를 통해 흐르는 전력을 조절할 수 있다. 구체적으로, 로우 레벨의 인에이블 신호(EN_HB)가 인가되면, 트랜지스터들(m8, m9)은 온되어 제1 증폭기(111)의 제2 서브 증폭기(141)로 전력이 공급되도록 할 수 있고, 하이 레벨의 인에이블 신호(EN_HB)가 인가되면, 트랜지스터들(m8, m9)은 오프되어 제1 증폭기(111)의 제2 서브 증폭기(141)로 공급되는 전력이 차단되도록 할 수 있다.
인에이블부(161)의 제3 인에이블부(183)는 인에이블 신호(EN_LB)가 인가되는 게이트와 전원 전압이 인가되는 단자에 연결된 소스를 포함하는 트랜지스터(m0)를 포함할 수 있으며, 트랜지스터(m0)는 PMOS 트랜지스터일 수 있다. 인에이블 신호(EN_LB)는 인에이블 신호(EN_L)가 반전된 신호일 수 있다. 제3 인에이블부(183)는 인에이블 신호(EN_LB)에 응답하여 제2 증폭기(121)를 통해 흐르는 전력을 조절할 수 있다. 구체적으로, 로우 레벨의 인에이블 신호(EN_LB)가 인가되면, 트랜지스터(m0)는 온되어 제2 증폭기(121)로 전력이 공급되도록 할 수 있고, 하이 레벨의 인에이블 신호(EN_LB)가 인가되면, 트랜지스터(m0)는 오프되어 제2 증폭기(121)로 공급되는 전력이 차단되도록 할 수 있다.
바이어스부(171)의 제1 바이어스부(191)는 제1 바이어스 전압(b11)이 인가되는 게이트와 트랜지스터(m4)의 드레인과 연결된 소스와, 트랜지스터(m6)의 소스와 트랜지스터(m7)의 소스가 연결된 노드와 연결된 드레인을 포함하는 트랜지스터(m5)를 포함할 수 있으며, 트랜지스터(m5)는 NMOS 트랜지스터일 수 있다. 제1 바이어스부(191)는 제1 바이어스 전압(b11)에 응답하여 제1 증폭기(111)를 통해 흐르는 전력의 크기를 조절할 수 있다. 구체적으로, 제1 바이어스부(191)는 제1 서브 증폭기(131)로 유입되는 전류의 크기를 제1 바이어스 전압(b11)에 대응하는 크기로 조정할 수 있다.
바이어스부(171)의 제2 바이어스부(192)는 제2 바이어스 전압(b21)이 인가되는 게이트와 트랜지스터(m8)의 드레인과 연결된 소스와 트랜지스터(m12)의 소스와 연결된 드레인을 포함하는 트랜지스터(m10)와, 제2 바이어스 전압(b21)이 인가되는 게이트와 트랜지스터(m9)의 드레인과 연결된 소스와 트랜지스터(m13)의 소스와 연결된 드레인을 포함하는 트랜지스터(m11)를 포함할 수 있으며, 트랜지스터들(m10, m11)는 PMOS 트랜지스터일 수 있다. 제2 바이어스부(192)는 제2 바이어스 전압(b21)에 응답하여 제1 증폭기(111)를 통해 흐르는 전력의 크기를 조절할 수 있다. 구체적으로, 제2 바이어스부(192)는 제1 증폭기(111)의 제2 서브 증폭기(141)를 통해 흐르는 전류의 크기를 제2 바이어스 전압(b21)에 대응하는 크기로 조정할 수 있다.
바이어스부(171)의 제3 바이어스부(193)는 제2 바이어스 전압(b21)이 인가되는 게이트와 트랜지스터(m0)의 드레인과 연결된 소스와 트랜지스터(m2)의 소스와 트랜지스터(m3)의 소스가 연결된 노드와 연결된 드레인을 포함하는 트랜지스터(m1)를 포함할 수 있으며, 트랜지스터(m1)는 PMOS 트랜지스터일 수 있다. 제3 바이어스부(193)는 제2 바이어스 전압(b21)에 응답하여 제2 증폭기(121)를 통해 흐르는 전력의 크기를 조절할 수 있다. 구체적으로, 제3 바이어스부(193)는 제2 증폭기(121)를 통해 흐르는 전류의 크기를 제2 바이어스 전압(b21)에 대응하는 크기로 조정할 수 있다.
제1 인에이블부(181), 제2 인에이블부(182), 제3 인에이블부(182), 제1 바이어스부(191), 제2 바이어스부(192), 및 제3 바이어스부(193) 중 일부 또는 전부는 선택에 따라 제외될 수도 있다.
도 4 및 도 5는 도 3에 나타낸 본 발명의 일실시예에 따른 신호 수신 회로의 증폭기를 나타내는 회로도의 동작을 설명하기 위한 도면이다.
먼저, 도 1 내지 도 4를 참고하여, 수신 신호들(RXP, RXN)의 공통 모드 전압이 상대적으로 전원 전압보다 접지 전압에 가까운 경우의 신호 증폭기(101)의 동작을 설명하면 다음과 같다.
도 4의 (a)에 나타낸 바와 같이, 수신 신호들(RXP, RXN)의 공통 모드 전압이 상대적으로 전원 전압보다 접지 전압에 가까운 경우, 도 4의 (b) 및 (c)에 나타낸 바와 같이, 하이 레벨의 인에이블 신호(EN_L) 및 로우 레벨의 인에이블 신호(EN_H)가 신호 증폭기(101)로 입력될 수 있다. 따라서, 인에이블 신호(EN_LB)는 로우 레벨이 되고, 인에이블 신호(EN_HB)는 하이 레벨이 될 수 있다.
인에이블 신호(EN_H)가 로우 레벨이고, 인에이블 신호(EN_HB)가 하이 레벨이므로, 제1 인에이블부(181) 및 제2 인에이블부(182)의 트랜지스터들(m4, m8, m9)은 모두 오프되고, 따라서, 제1 증폭기(111)는 비활성화될 수 있다. 즉, 제1 증폭기(111) 내의 트랜지스터들을 통하여는 실질적으로 전류가 흐르지 않을 수 있다. 이 때, 제1 바이어스 전압(b11)의 크기는 정해지지 않을 수 있으며, 결과적으로 제1 바이어스부(191)의 트랜지스터(m5)는 플로팅 상태가 될 수 있다.
또한, 인에이블 신호(EN_LB)가 로우 레벨이므로, 제3 인에이블부(183)의 트랜지스터는 온되어 제2 증폭기(121)가 활성화된다. 즉, 제2 증폭기(121) 내의 트랜지스터들로 바이어스 전류가 흐르게 된다. 바이어스 전류의 크기는 제3 바이어스부(193)가 조절한다.
또한, 인에이블 신호(EN_H)가 로우 레벨이고, 인에이블 신호(EN_L)가 하이 레벨이므로, 도 4의 (d)에 나타낸 바와 같이 입력 신호들(IN_L, INB_L)이 수신 신호들(RXP, RXN)과 동일해질 수 있다. 또한, 도 4의 (e)에 나타낸 바와 같이 입력 신호들(IN_H, INB_H)의 값은 접지 전압이 될 수 있다.
도 4의 (f)에 나타낸 바와 같이, 제2 증폭기(121)는 입력 신호들(IN_L, INB_L)을 증폭하여 출력 증폭 신호들(OUT, OUTB)을 출력한다. 출력 증폭 신호들(OUT, OUTB)의 공통 모드 전압은 입력 신호들(IN_L, INB_L)과 유사하게 상대적으로 전원 전압(Vdd)보다 접지 전압에 가까운 값이 된다.
이때, 도 4의 (g)에 나타낸 바와 같이, 제2 바이어스 전압(b21)의 크기는 출력 증폭 신호들(OUT, OUTB)의 공통 모드 전압일 수 있다. 제2 바이어스 전압(b21)은 제3 바이어스부(193)로 인가되어 부궤환 제어가 수행될 수 있다.
다음으로, 도 1 내지 도 3 및 도 5를 참고하여, 수신 신호들(RXP, RXN)의 공통 모드 전압이 상대적으로 접지 전압보다 전원 전압에 가까운 경우의 신호 증폭기(101)의 동작을 설명하면 다음과 같다.
도 5의 (a)에 나타낸 바와 같이, 수신 신호들(RXP, RXN)의 공통 모드 전압이 상대적으로 접지 전압보다 전원 전압에 가까운 경우, 도 5의 (b) 및 (c)에 나타낸 바와 같이, 로우 레벨의 인에이블 신호(EN_L) 및 하이 레벨의 인에이블 신호(EN_H)가 신호 증폭기(101)로 입력될 수 있다. 따라서, 인에이블 신호(EN_LB)는 하이 레벨이 되고, 인에이블 신호(EN_HB)는 로우 레벨이 될 수 있다.
인에이블 신호(EN_L)가 로우 레벨이므로, 제3 인에이블부(183)의 트랜지스터(m0)는 오프되고, 따라서, 제2 증폭기(121)는 비활성화될 수 있다. 즉, 제2 증폭기(121) 내의 트랜지스터들을 통하여는 실질적으로 전류가 흐르지 않을 수 있다.
인에이블 신호(EN_H)가 하이 레벨이고, 인에이블 신호(EN_HB)가 로우 레벨이므로, 제1 인에이블부(181) 및 제2 인에이블부(182)의 트랜지스터들(m4, m8, m9)는 온되어 제1 증폭기(111)가 활성화될 수 있다. 즉, 제1 증폭기(111) 내의 트랜지스터들로 바이어스 전류가 흐르게 된다. 바이어스 전류의 크기는 제1 바이어스부(191) 및 제2 바이어스부(192)에 의해 조절될 수 있다.
또한, 인에이블 신호(EN_H)가 하이 레벨이고, 인에이블 신호(EN_L)가 로우 레벨이므로, 도 5의 (d)에 나타낸 바와 같이 입력 신호들(IN_H, INB_H)이 수신 신호(RXP, RXN)과 동일해질 수 있다. 또한, 도 5의 (e)에 나타낸 바와 같이 입력 신호들(IN_L, INB_L)의 값은 전원 전압(Vdd)이 될 수 있다.
도 5의 (f)에 나타낸 바와 같이, 제1 증폭기(111)의 제1 서브 증폭기(131)는 입력 신호들(IN_H, INB_H)을 증폭하여 중간 출력 증폭 신호(O11, O11B)를 출력한다. 중간 출력 증폭 신호(O11, O11B)의 공통 모드 전압은 입력 신호들(IN_H, INB_H)과 유사하게 상대적으로 접지 전압보다 전원 전압(Vdd)에 가까운 값이 될 수 있다.
도 5의 (g)에 나타낸 바와 같이, 제1 증폭기(111)의 제2 서브 증폭기(141)는 중간 출력 증폭 신호(O11, O11B)을 증폭함과 동시에 중간 출력 증폭 신호(O11, O11B)의 공통 모드 전압을 변경하여 출력 증폭 신호들(OUT, OUTB)을 출력할 수 있다. 즉, 출력 증폭 신호들(OUT, OUTB)의 공통 모드 전압은 중간 출력 증폭 신호(O11, O11B)의 공통 모드 전압과 상이하게, 상대적으로 전원 전압(Vdd)보다 접지 전압에 가까운 값이 될 수 있다.
도 5의 (h) 및 (i)에 나타낸 바와 같이, 제1 바이어스 전압(b11)은 중간 출력 증폭 신호(O11, O11B)의 공통 모드 전압일 수 있고, 제2 바이어스 전압(b21)의 크기는 출력 증폭 신호들(OUT, OUTB)의 공통 모드 전압일 수 있다. 제1 바이어스 전압(b11)은 제1 바이어스부(191)로 인가되고, 제2 바이어스 전압(b21)은 제2 바이어스부(192) 및 제1 증폭기(111)의 제2 서브 증폭기(141)의 트랜지스터들(m12, m13)의 게이트로 인가되어 부궤환 제어가 수행된다.
즉, 도 1 내지 도 3에 나타낸 본 발명의 실시예에 따르면, 신호 증폭기(101)는 수신 신호들(RXP, RXN)의 변화량을 증폭하여 출력 증폭 신호들(OUT, OUTB)을 출력한다. 이때, 출력 증폭 신호들(OUT, OUTB)의 공통 모드 전압은 수신 신호들(RXP, RXN)의 공통 모드 전압과 무관하게 상대적으로 전원 전압보다 접지 전압에 가까운 값이 된다.
도 6은 본 발명의 일실시예에 따른 신호 수신 회로의 증폭기를 나타내는 회로도로서, 본 발명의 일실시예에 따른 신호 증폭기(102)는 제1 증폭기(112), 제2 증폭기(122), 및 출력기(152)를 포함할 수 있다. 제1 증폭기(112)는 제1 서브 증폭기(132) 및 제2 서브 증폭기(142)를 포함할 수 있다. 또한, 본 발명의 일실시예에 따른 신호 증폭기(102)는 인에이블부(162) 및/또는 바이어스부(172)를 추가적으로 포함할 수 있다. 인에이블부(162)는 제1 인에이블부(184), 제2 인에이블부(185), 및 제3 인에이블부(186)를 포함할 수 있다. 바이어스부(172)는 제1 바이어스부(194), 제2 바이어스부(194), 및 제3 바이어스부(194)를 포함할 수 있다.
제1 증폭기(112)의 제1 서브 증폭기(132)는 입력 신호(IN_L)가 인가되는 게이트를 포함하는 트랜지스터(m16), 입력 신호(INB_L)가 인가되는 게이트를 포함하는 트랜지스터(m17), 및 트랜지스터(m16)의 드레인과 트랜지스터(m17)의 드레인 사이에 연결된 저항들(R15, R16)을 포함할 수 있다. 트랜지스터(m16)의 소스와 트랜지스터(m17)의 소스는 서로 연결되어 있다. 저항(R15)과 저항(R16) 사이의 노드로부터 제1 바이어스 전압(b12)이 출력될 수 있다. 트랜지스터(m16)와 트랜지스터(m17)는 PMOS 트랜지스터일 수 있다. 즉, 제1 서브 증폭기(131)는 PMOS 공통 소스 증폭기 형태일 수 있다.
제1 증폭기(112)의 제2 서브 증폭기(142)는 제2 바이어스 전압(b22)이 인가되는 게이트와 트랜지스터(m16)의 드레인과 연결된 소스와 출력 증폭 신호(OUTB)가 출력되는 단자에 연결된 드레인을 포함하는 트랜지스터(m22)와, 제2 바이어스 전압(b22)이 인가되는 게이트와 트랜지스터(m17)의 드레인과 연결된 소스와 출력 증폭 신호(OUT)가 출력되는 단자에 연결된 드레인을 포함하는 트랜지스터(m23)를 포함할 수 있다. 트랜지스터(m22)와 트랜지스터(m23)는 NMOS 트랜지스터일 수 있다. 즉, 제2 서브 증폭기(142)는 NMOS 공통 게이트 증폭기 형태일 수 있다.
제1 증폭기(112)는 상술한 바와 같이 제1 서브 증폭기(132)와 제2 서브 증폭기(142)가 직렬로 연결된 형태를 가질 수 있다. 즉, 제1 증폭기(112)는 PMOS 공통 소스 증폭기와 NMOS 공통 게이트 증폭기가 연결된 PMOS 입력 폴디드 캐스코드(folded-cascode) 차동 증폭기 형태일 수 있다.
제2 증폭기(122)는 입력 신호(IN_H)가 인가되는 게이트와 출력 증폭 신호(OUTB)가 출력되는 단자와 연결되는 드레인을 포함하는 트랜지스터(m26)와, 입력 신호(INB_H)가 인가되는 게이트와 출력 증폭 신호(OUT)가 출력되는 단자와 연결되는 드레인을 포함하는 트랜지스터(m27)를 포함할 수 있다. 트랜지스터(m26)의 소스와 트랜지스터(m27)의 소스는 서로 연결될 수 있다. 또한, 트랜지스터(m26)와 트랜지스터(m27)는 NMOS 트랜지스터일 수 있다. 즉, 제2 증폭기(122)는 NMOS 공통 소스 증폭기 형태일 수 있다.
출력기(152)는 출력 신호(OUTB)가 출력되는 단자와 출력 신호(OUT)가 출력되는 단자 사이에 연결된 저항들(R13, R14), 출력 신호(OUTB)가 출력되는 단자와 전원 전압 사이에 연결된 저항(R11) 및 출력 신호(OUT)가 출력되는 단자와 전원 전압 사이에 연결된 저항(R12)을 포함할 수 있다. 저항(R13)과 저항(R14) 사이의 노드로부터 제2 바이어스 전압(b22)이 출력될 수 있다. 도시한 바와 같이, 출력기(152)는 수동 소자인 저항들로 구성될 수 있다. 따라서, 출력기(152)는 바이어스 전압을 출력할 수 있으며, 보다 빠른 동작 속도를 구현할 수 있다.
인에이블부(162)의 제1 인에이블부(184)는 인에이블 신호(EN_LB)가 인가되는 게이트와 전원 전압에 연결된 소스를 포함하는 트랜지스터(m14)를 포함할 수 있으며, 트랜지스터(m14)는 PMOS 트랜지스터일 수 있다. 인에이블 신호(EN_LB)는 인에이블 신호(EN_L)가 반전된 신호일 수 있다. 제1 인에이블부(184)는 인에이블 신호(EN_LB)에 응답하여 제1 증폭기(112)를 통해 흐르는 전력을 조절할 수 있다. 구체적으로, 로우 레벨의 인에이블 신호(EN_LB)가 인가되면, 트랜지스터(m14)는 온되어 제1 증폭기(112)의 제1 서브 증폭기(132)로 전력이 공급되도록 할 수 있고, 하이 레벨의 인에이블 신호(EN_LB)가 인가되면, 트랜지스터(m14)는 오프되어 제1 증폭기(112)의 제1 서브 증폭기(132)로 공급되는 전력이 차단되도록 할 수 있다.
인에이블부(162)의 제2 인에이블부(185)는 인에이블 신호(EN_L)가 인가되는 게이트와 접지에 연결된 소스를 포함하는 트랜지스터(m18) 및 인에이블 신호(EN_L)가 인가되는 게이트와 접지에 연결된 소스를 포함하는 트랜지스터(m19)를 포함할 수 있으며, 트랜지스터들(m18, m19)은 NMOS 트랜지스터일 수 있다. 제2 인에이블부(185)는 인에이블 신호(EN_L)에 응답하여 제1 증폭기(112)를 통해 흐르는 전력을 조절할 수 있다. 구체적으로, 하이 레벨의 인에이블 신호(EN_L)가 인가되면, 트랜지스터들(m18, m19)은 온되어 제1 증폭기(112)의 제2 서브 증폭기(142)로 전력이 공급되도록 할 수 있고, 로우 레벨의 인에이블 신호(EN_L)가 인가되면, 트랜지스터들(m18, m19)은 오프되어 제1 증폭기(112)의 제2 서브 증폭기(142)로 공급되는 전력이 차단되도록 할 수 있다.
인에이블부(161)의 제3 인에이블부(186)는 인에이블 신호(EN_H)가 인가되는 게이트와 접지에 연결된 소스를 포함하는 트랜지스터(m24)를 포함할 수 있으며, 트랜지스터(m24)는 NMOS 트랜지스터일 수 있다. 제3 인에이블부(186)는 인에이블 신호(EN_H)에 응답하여 제2 증폭기(122)를 통해 흐르는 전력을 조절할 수 있다. 구체적으로, 하이 레벨의 인에이블 신호(EN_H)가 인가되면, 트랜지스터(m24)는 온되어 제2 증폭기(122)로 전력이 공급되도록 할 수 있고, 로우 레벨의 인에이블 신호(EN_H)가 인가되면, 트랜지스터(m24)는 오프되어 제2 증폭기(122)로 공급되는 전력이 차단되도록 할 수 있다.
바이어스부(172)의 제1 바이어스부(194)는 제1 바이어스 전압(b12)이 인가되는 게이트와 트랜지스터(m14)의 드레인과 연결된 소스와, 트랜지스터(m16)의 소스와 트랜지스터(m17)의 소스가 연결된 노드와 연결된 드레인을 포함하는 트랜지스터(m15)를 포함할 수 있으며, 트랜지스터(m15)는 PMOS 트랜지스터일 수 있다. 제1 바이어스부(194)는 제1 바이어스 전압(b12)에 응답하여 제1 증폭기(112)를 통해 흐르는 전력의 크기를 조절할 수 있다. 구체적으로, 제1 바이어스부(194)는 제1 서브 증폭기(132)로 유입되는 전류의 크기를 제1 바이어스 전압(b12)에 대응하는 크기로 조정할 수 있다.
바이어스부(172)의 제2 바이어스부(195)는 제2 바이어스 전압(b22)이 인가되는 게이트와 트랜지스터(m18)의 드레인과 연결된 소스와 트랜지스터(m22)의 소스와 연결된 드레인을 포함하는 트랜지스터(m20)와, 제2 바이어스 전압(b22)이 인가되는 게이트와 트랜지스터(m19)의 드레인과 연결된 소스와 트랜지스터(m23)의 소스와 연결된 드레인을 포함하는 트랜지스터(m21)를 포함할 수 있으며, 트랜지스터들(m20, m21)는 NMOS 트랜지스터일 수 있다. 제2 바이어스부(195)는 제2 바이어스 전압(b22)에 응답하여 제1 증폭기(112)를 통해 흐르는 전력의 크기를 조절할 수 있다. 구체적으로, 제2 바이어스부(195)는 제1 증폭기(112)의 제2 서브 증폭기(142)를 통해 흐르는 전류의 크기를 제2 바이어스 전압(b22)에 대응하는 크기로 조정할 수 있다.
바이어스부(172)의 제3 바이어스부(196)는 제2 바이어스 전압(b22)이 인가되는 게이트와 트랜지스터(m24)의 드레인과 연결된 소스와 트랜지스터(m26)의 소스와 트랜지스터(m27)의 소스가 연결된 노드와 연결된 드레인을 포함하는 트랜지스터(m25)를 포함할 수 있으며, 트랜지스터(m25)는 NMOS 트랜지스터일 수 있다. 제3 바이어스부(196)는 제2 바이어스 전압(b22)에 응답하여 제2 증폭기(122)를 통해 흐르는 전력의 크기를 조절할 수 있다. 구체적으로, 제3 바이어스부(196)는 제2 증폭기(122)를 통해 흐르는 전류의 크기를 제2 바이어스 전압(b22)에 대응하는 크기로 조정할 수 있다.
제1 인에이블부(184), 제2 인에이블부(185), 제3 인에이블부(186), 제1 바이어스부(194), 제2 바이어스부(195), 및 제3 바이어스부(196) 중 일부 또는 전부는 선택에 따라 제외될 수도 있다.
도 7 및 도 8은 도 6에 나타낸 본 발명의 일실시예에 따른 신호 수신 회로의 증폭기를 나타내는 회로도의 동작을 설명하기 위한 도면이다.
먼저, 도 1, 도 2, 도 6, 및 도 7을 참고하여, 수신 신호들(RXP, RXN)의 공통 모드 전압이 상대적으로 전원 전압보다 접지 전압에 가까운 경우의 신호 증폭기(102)의 동작을 설명하면 다음과 같다.
도 7의 (a)에 나타낸 바와 같이, 수신 신호들(RXP, RXN)의 공통 모드 전압이 상대적으로 전원 전압보다 접지 전압에 가까운 경우, 도 7의 (b) 및 (c)에 나타낸 바와 같이, 하이 레벨의 인에이블 신호(EN_L) 및 로우 레벨의 인에이블 신호(EN_H)가 신호 증폭기(102)로 입력될 수 있다. 따라서, 인에이블 신호(EN_LB)는 로우 레벨이 되고, 인에이블 신호(EN_HB)는 하이 레벨이 될 수 있다.
인에이블 신호(EN_H)가 로우 레벨이므로, 제3 인에이블부(186)의 트랜지스터(m24)는 오프되고, 따라서, 제2 증폭기(122)는 비활성화될 수 있다. 즉, 제2 증폭기(122) 내의 트랜지스터들을 통하여는 실질적으로 전류가 흐르지 않을 수 있다.
인에이블 신호(EN_LB)가 로우 레벨이고, 인에이블 신호(EN_L)가 하이 레벨이므로, 제1 인에이블부(184) 및 제2 인에이블부(185)의 트랜지스터들(m15, m18, m19)는 온되어 제1 증폭기(112)가 활성화될 수 있다. 즉, 제1 증폭기(112) 내의 트랜지스터들로 바이어스 전류가 흐르게 된다. 바이어스 전류의 크기는 제1 바이어스부(194) 및 제2 바이어스부(195)에 의해 조절될 수 있다.
또한, 인에이블 신호(EN_H)가 로우 레벨이고, 인에이블 신호(EN_L)가 하이 레벨이므로, 도 7의 (d)에 나타낸 바와 같이 입력 신호들(IN_L, INB_L)이 수신 신호(RXP, RXN)과 동일해질 수 있다. 또한, 도 7의 (e)에 나타낸 바와 같이 입력 신호들(IN_H, INB_H)의 값은 접지 전압이 될 수 있다.
도 7의 (f)에 나타낸 바와 같이, 제1 증폭기(112)의 제1 서브 증폭기(132)는 입력 신호들(IN_L, INB_L)을 증폭하여 중간 출력 증폭 신호(O12, O12B)를 출력한다. 중간 출력 증폭 신호(O12, O12B)의 공통 모드 전압은 입력 신호들(IN_L, INB_L)과 유사하게 상대적으로 전원 전압(Vdd)보다 접지 전압에 가까운 값이 될 수 있다.
도 7의 (g)에 나타낸 바와 같이, 제1 증폭기(112)의 제2 서브 증폭기(142)는 중간 출력 증폭 신호(O12, O12B)을 증폭함과 동시에 중간 출력 증폭 신호(O12, O12B)의 공통 모드 전압을 변경하여 출력 증폭 신호들(OUT, OUTB)을 출력할 수 있다. 즉, 출력 증폭 신호들(OUT, OUTB)의 공통 모드 전압은 중간 출력 증폭 신호(O11, O11B)의 공통 모드 전압과 상이하게, 상대적으로 접지 전압보다 전원 전압(Vdd)에 가까운 값이 될 수 있다.
도 7의 (h) 및 (i)에 나타낸 바와 같이, 제1 바이어스 전압(b12)은 중간 출력 증폭 신호(O12, O12B)의 공통 모드 전압일 수 있고, 제2 바이어스 전압(b22)의 크기는 출력 증폭 신호들(OUT, OUTB)의 공통 모드 전압일 수 있다. 제1 바이어스 전압(b12)은 제1 바이어스부(194)로 인가되고, 제2 바이어스 전압(b22)은 제2 바이어스부(195) 및 제1 증폭기(112)의 제2 서브 증폭기(142)의 트랜지스터들(m22, m23)의 게이트로 인가되어 부궤환 제어가 수행된다.
다음으로, 도 1, 도 2, 도 6, 및 도 8을 참고하여, 수신 신호들(RXP, RXN)의 공통 모드 전압이 상대적으로 접지 전압보다 전원 전압에 가까운 경우의 신호 증폭기(102)의 동작을 설명하면 다음과 같다.
도 8의 (a)에 나타낸 바와 같이, 수신 신호들(RXP, RXN)의 공통 모드 전압이 상대적으로 접지 전압보다 전원 전압에 가까운 경우, 도 8의 (b) 및 (c)에 나타낸 바와 같이, 로우 레벨의 인에이블 신호(EN_L) 및 하이 레벨의 인에이블 신호(EN_H)가 신호 증폭기(102)로 입력될 수 있다. 따라서, 인에이블 신호(EN_LB)는 하이 레벨이 되고, 인에이블 신호(EN_HB)는 로우 레벨이 될 수 있다.
인에이블 신호(EN_L)가 로우 레벨이고, 인에이블 신호(EN_LB)가 하이 레벨이므로, 제1 인에이블부(184) 및 제2 인에이블부(185)의 트랜지스터들(m14, m18, m19)은 모두 오프되고, 따라서, 제1 증폭기(112)는 비활성화될 수 있다. 즉, 제1 증폭기(112) 내의 트랜지스터들을 통하여는 실질적으로 전류가 흐르지 않을 수 있다. 이 때, 제1 바이어스 전압(b12)의 크기는 정해지지 않을 수 있으며, 결과적으로 제1 바이어스부(194)의 트랜지스터(m15)는 플로팅 상태가 될 수 있다.
또한, 인에이블 신호(EN_H)가 하이 레벨이므로, 제3 인에이블부(186)의 트랜지스터(m24)는 온되어 제2 증폭기(122)가 활성화될 수 있다. 즉, 제2 증폭기(121) 내의 트랜지스터들로 바이어스 전류가 흐를 수 있다. 바이어스 전류의 크기는 제3 바이어스부(196)에 의해 조절될 수 있다.
또한, 인에이블 신호(EN_H)가 하이 레벨이고, 인에이블 신호(EN_L)가 로우 레벨이므로, 도 8의 (d)에 나타낸 바와 같이 입력 신호들(IN_H, INB_H)이 수신 신호들(RXP, RXN)과 동일해질 수 있다. 또한, 도 8의 (e)에 나타낸 바와 같이 입력 신호들(IN_L, INB_L)의 값은 전원 전압(Vdd)이 될 수 있다.
도 8의 (f)에 나타낸 바와 같이, 제2 증폭기(122)는 입력 신호들(IN_H, INB_H)을 증폭하여 출력 증폭 신호들(OUT, OUTB)을 출력할 수 있다. 출력 증폭 신호들(OUT, OUTB)의 공통 모드 전압은 입력 신호들(IN_H, INB_H)과 유사하게 상대적으로 접지 전압보다 전원 전압(Vdd)에 가까운 값일 수 있다.
이때, 도 8의 (g)에 나타낸 바와 같이, 제2 바이어스 전압(b22)의 크기는 출력 증폭 신호들(OUT, OUTB)의 공통 모드 전압일 수 있다. 제2 바이어스 전압(b22)은 제3 바이어스부(196)로 인가되어 부궤환 제어가 수행될 수 있다.
즉, 도 1, 도 2 및 도 6에 나타낸 본 발명의 실시예에 따르면, 신호 증폭기(102)는 수신 신호들(RXP, RXN)의 변화량을 증폭하여 출력 증폭 신호들(OUT, OUTB)을 출력한다. 이때, 출력 증폭 신호들(OUT, OUTB)의 공통 모드 전압은 수신 신호들(RXP, RXN)의 공통 모드 전압과 무관하게 상대적으로 접지 전압보다 전원 전압에 가까운 값이 된다.
도 9는 본 발명의 일실시예에 따른 신호 수신 회로를 포함하는 장치를 나타내는 블록도로서, 본 발명의 일실시예에 따른 장치는 신호 수신 회로(11), 신호 송신 회로(21) 및 컨트롤러(31)를 포함하는 어플리케이션 프로세서(1)일 수 있다. 또한, 본 발명의 일실시예에 따른 장치는 어플리케이션 프로세서(1) 및 메모리(2)를 포함할 수도 있다.
신호 수신 회로(11)는 도 1 내지 도 8에서 설명한 신호 수신 회로가 사용될 수 있다. 신호 수신 회로(11)는 외부의 다른 장치, 예를 들면, 메모리(2)로부터 입력되는 수신 신호(RX)를 증폭하여 수신 출력 신호(RXOUT)를 출력할 수 있다.
신호 송신 회로(21)는 컨트롤러(31)로부터 입력되는 송신 신호(TX)를 증폭하여 송신 출력 신호(TXOUT)를 출력할 수 있다.
수신 신호(RX) 및/또는 송신 출력 신호(TXOUT)는 데이터일 수도 있고, 기타 제어 신호일 수도 있다.
컨트롤러(31)는 수신 출력 신호(RXOUT)를 입력받고, 수신 출력 신호(RXOUT)를 이용하여 정하여진 동작, 예를 들면, 임의의 연산 동작을 수행하거나, 임의의 디스플레이 동작 등을 수행할 수 있다. 또한, 컨트롤러(31)는 메모리(2) 등에 저장할 필요가 있는 데이터나, 메모리(2) 기타 다른 장치를 제어하기 위한 제어 신호를 송신 신호(TX)로 출력할 수 있다.
메모리(2)는 저장된 데이터 등을 수신 신호(RX)로 출력할 수 있으며, 송신 출력 신호(TXOUT)를 입력하여 데이터를 저장하는 등의 동작을 수행할 수 있다.
도 9에 나타낸 장치는 어플리케이션 프로세서 및 메모리를 포함하는 모바일 장치일 수 있다. 즉, 모바일 장치의 어플리케이션 프로세서에 본 발명의 일실시예에 따른 신호 수신 회로가 적용될 경우, 소비 전력을 감소시키고 장치를 소형화하는데 유리한 효과를 제공할 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게는 자명할 것이다.
10, 11: 신호 수신 회로 100, 101, 102 : 신호 증폭기
200 : 스위칭부 300 : 증폭부
110, 111, 112 : 제1 증폭기 120, 121, 122 : 제2 증폭기
130, 131, 132 : 제1 서브 증폭기 140, 141, 142 : 제2 서브 증폭기
150, 151, 152 : 출력기 160, 161, 162 : 인에이블부
170, 171, 172 : 바이어스부 400 : 비교기
500 : 구동기 600 : 출력부

Claims (20)

  1. 제1 전압 범위에 속하는 공통 모드 전압을 가지는 제1 입력 신호를 상기 제1 전압 범위와 상이한 제2 전압 범위에 속하는 공통 모드 전압을 가지는 제1 출력 증폭 신호로 증폭하여 출력하는 제1 증폭기;
    상기 제2 전압 범위에 속하는 공통 모드 전압을 가지고 상기 제1 입력 신호와 상이한 제2 입력 신호를 상기 제2 전압 범위에 속하는 공통 모드 전압을 가지는 제2 출력 증폭 신호로 증폭하여 출력하는 제2 증폭기; 및
    상기 제1 출력 증폭 신호 또는 상기 제2 출력 증폭 신호를 출력 증폭 신호로 출력하는 출력기를 포함하고,
    상기 제2 증폭기가 활성화되었을 때 상기 제1 증폭기는 비활성화되고, 상기 제1 증폭기가 활성화되었을 때 상기 제2 증폭기는 비활성화되는 신호 증폭기.
  2. 제1항에 있어서,
    상기 제1 증폭기는 상기 제1 전압 범위에 속하는 제1 바이어스 전압을 추가적으로 출력하고,
    상기 출력기는 상기 제2 전압 범위에 속하는 제2 바이어스 전압을 추가적으로 출력하고,
    상기 신호 증폭기는
    상기 제1 바이어스 전압 및 상기 제2 바이어스 전압에 응답하여 상기 제1 증폭기 및 상기 제2 증폭기로 공급되는 전력의 크기를 조절하는 바이어스부를 더 포함하는 신호 증폭기.
  3. 제1항에 있어서, 상기 신호 증폭기는
    상기 제1 입력 신호가 입력될 때 활성화되는 제1 인에이블 신호 및 상기 제2 입력 신호가 입력될 때 활성화되는 제2 인에이블 신호에 응답하여, 상기 제1 증폭기와 상기 제2 증폭기 중 어느 하나로만 전력을 공급하는 인에이블부를 더 포함하는 신호 증폭기.
  4. 제1항에 있어서, 상기 제1 증폭기는
    상기 제1 입력 신호를 상기 제1 전압 범위에 속하는 공통 모드 전압을 가지는 중간 출력 증폭 신호로 증폭하여 출력하는 제1 서브 증폭기; 및
    상기 중간 출력 증폭 신호를 상기 제1 출력 증폭 신호로 증폭하여 출력하는 제2 서브 증폭기를 포함하는 신호 증폭기.
  5. 제4항에 있어서, 상기 신호 증폭기는
    상기 중간 출력 증폭 신호의 공통 모드 전압 및 상기 출력 증폭 신호의 공통 모드 전압에 응답하여 상기 제1 증폭기 및 상기 제2 증폭기로 공급되는 전력의 크기를 조절하는 바이어스부를 더 포함하는 신호 증폭기.
  6. 제4항에 있어서,
    상기 제1 전압 범위는 상대적으로 접지 전압보다 전원 전압에 가까운 값들을 포함하는 범위이고, 상기 제2 전압 범위는 상대적으로 전원 전압보다 접지 전압에 가까운 값들을 포함하는 범위이고,
    상기 제1 서브 증폭기는 NMOS 공통 소스 증폭기이고,
    상기 제2 서브 증폭기는 PMOS 공통 게이트 증폭기이고,
    상기 제2 증폭기는 PMOS 공통 소스 증폭기인 신호 증폭기.
  7. 제4항에 있어서,
    상기 제1 전압 범위는 상대적으로 전원 전압보다 접지 전압에 가까운 값들을 포함하는 범위이고, 상기 제2 전압 범위는 상대적으로 접지 전압보다 전원 전압에 가까운 값들을 포함하는 범위이고,
    상기 제1 서브 증폭기는 PMOS 공통 소스 증폭기이고,
    상기 제2 서브 증폭기는 NMOS 공통 게이트 증폭기이고,
    상기 제2 증폭기는 NMOS 공통 소스 증폭기인 신호 증폭기.
  8. 제1항에 있어서, 상기 제1 증폭기는
    상기 제1 입력 신호 중 하나가 인가되는 게이트를 가지는 제1형 제1 트랜지스터;
    상기 제1 입력 신호 중 다른 하나가 인가되는 게이트와 상기 제1형 제1 트랜지스터의 소스와 연결된 소스를 가지는 제1형 제2 트랜지스터;
    상기 제1형 제1 트랜지스터의 드레인과 상기 제1형 제2 트랜지스터의 드레인 사이에 연결된 제1 저항 및 제2 저항;
    상기 제1형 제1 트랜지스터의 드레인과 연결된 소스와, 상기 출력 증폭 신호 중 하나를 출력하는 제1 출력 단자와 연결된 드레인과, 상기 출력 증폭 신호의 공통 모드 전압이 인가되는 게이트를 가지는 제2형 제1 트랜지스터; 및
    상기 제1형 제2 트랜지스터의 드레인과 연결된 소스와, 상기 출력 증폭 신호 중 다른 하나를 출력하는 제2 출력 단자와 연결된 드레인과, 상기 제2형 제1 트랜지스터의 게이트와 연결된 게이트를 가지는 제2형 제2 트랜지스터를 포함하는 신호 증폭기.
  9. 제8항에 있어서, 제2 증폭기는
    상기 제2 입력 신호 중 하나가 인가되는 게이트와, 상기 제1 출력 단자와 연결된 드레인를 가지는 제2형 제3 트랜지스터; 및
    상기 제2 입력 신호 중 다른 하나가 인가되는 게이트와, 상기 제2 출력 단자와 연결된 드레인과, 상기 제2형 제3 트랜지스터의 소스와 연결된 소스를 가지는 제2형 제4 트랜지스터를 포함하는 신호 증폭기.
  10. 제9항에 있어서, 상기 출력기는
    상기 제1 출력 단자와 상기 제2 출력 단자 사이에 연결된 제3 저항 및 제4 저항을 포함하는 신호 증폭기.
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