JP5581913B2 - ドライバアンプ回路および通信システム - Google Patents
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Description
本発明は、たとえばテレビジョン等の大容量の画像信号を伝送するインターフェイスに適用されるドライバアンプ回路および通信システムに関するものである。
現在、テレビジョン（ＴＶ）内部等の大容量の画像信号の伝送には、低電圧差動シグナリング（Low Voltage Differential Signaling：ＬＶＤＳ）インターフェイスが広く用いられている。
このＬＶＤＳインターフェイスのドライバアンプ回路は、一般的に電流源トランジスタとその電流を振り分ける電流スイッチングトランジスタからなる構成を持つ（たとえば特許文献１参照）。
図１は、一般的なドライバアンプ回路の構成例を示す回路図である。
図１のドライバアンプ回路１は、電流スイッチングトランジスタＭ１〜Ｍ４、電流源トランジスタＭ５，Ｍ６、インバータＩＮＶ１，ＩＮＶ２、入力端子ＴＩＮ１、ＴＩＮＢ１、出力端子ＴＯＵＴ１，ＴＯＵＴＢ１、および出力ノードＮＤ１、ＮＤ２を有する。
スイッチングトランジスタＭ１，Ｍ２、および電流源トランジスタＭ５はｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタにより形成される。
スイッチングトランジスタＭ３，Ｍ４、および電流源トランジスタ６はｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタにより形成される。
スイッチングトランジスタＭ１，Ｍ２、および電流源トランジスタＭ５はｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタにより形成される。
スイッチングトランジスタＭ３，Ｍ４、および電流源トランジスタ６はｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタにより形成される。
電流源トランジスタＭ５のソースが電源電位ＶＤＤに接続され、電流源トランジスタＭ５のソースが基準電位ＶＳＳ、たとえば接地電位ＧＮＤに接続されている。
電流源トランジスタＭ５のゲートはバイアス電圧Ｖｂｐの供給ラインに接続され、電流源トランジスタＭ６のゲートはバイアス電圧Ｖｐｎの供給ラインに接続されている。
スイッチングトランジスタＭ１，Ｍ２のソースが電流源トランジスタＭ５のドレインに接続され、スイッチングトランジスタＭ３，Ｍ４のソースが電流源トランジスタＭ６のドレインに接続されている。
スイッチングトランジスタＭ１のドレインとスイッチングトランジスタＭ３のドレイン同士が接続され、その接続点により出力ノードＮＤ１が形成され、この出力ノードＮＤ１が出力端子ＴＯＵＴ１に接続されている。
スイッチングトランジスタＭ２のドレインとスイッチングトランジスタＭ４のドレイン同士が接続され、その接続点により出力ノードＮＤ２が形成され、この出力ノードＮＤ２が出力端子ＴＯＵＴＢ１に接続されている。
入力端子ＴＩＮ１には信号ＩＮが供給され、入力端子ＴＩＮ１がインバータＩＮＶ１の入力端子に接続され、インバータＩＮＶ１の出力端子がスイッチングトランジスタＭ１，Ｍ３のゲートに接続されている。
入力端子ＴＩＮＢ１には信号ＩＮの反転信号ＩＮＢ１が供給され、入力端子ＴＩＮＢ１がインバータＩＮＶ２の入力端子に接続され、インバータＩＮＶ２の出力端子がスイッチングトランジスタＭ２，Ｍ４のゲートに接続されている。
電流源トランジスタＭ５のゲートはバイアス電圧Ｖｂｐの供給ラインに接続され、電流源トランジスタＭ６のゲートはバイアス電圧Ｖｐｎの供給ラインに接続されている。
スイッチングトランジスタＭ１，Ｍ２のソースが電流源トランジスタＭ５のドレインに接続され、スイッチングトランジスタＭ３，Ｍ４のソースが電流源トランジスタＭ６のドレインに接続されている。
スイッチングトランジスタＭ１のドレインとスイッチングトランジスタＭ３のドレイン同士が接続され、その接続点により出力ノードＮＤ１が形成され、この出力ノードＮＤ１が出力端子ＴＯＵＴ１に接続されている。
スイッチングトランジスタＭ２のドレインとスイッチングトランジスタＭ４のドレイン同士が接続され、その接続点により出力ノードＮＤ２が形成され、この出力ノードＮＤ２が出力端子ＴＯＵＴＢ１に接続されている。
入力端子ＴＩＮ１には信号ＩＮが供給され、入力端子ＴＩＮ１がインバータＩＮＶ１の入力端子に接続され、インバータＩＮＶ１の出力端子がスイッチングトランジスタＭ１，Ｍ３のゲートに接続されている。
入力端子ＴＩＮＢ１には信号ＩＮの反転信号ＩＮＢ１が供給され、入力端子ＴＩＮＢ１がインバータＩＮＶ２の入力端子に接続され、インバータＩＮＶ２の出力端子がスイッチングトランジスタＭ２，Ｍ４のゲートに接続されている。
ドライバアンプ回路１において、入力端子ＴＩＮ１に供給される信号ＩＮがインバータＩＮＶ１でレベル反転され、ゲート電圧信号ＰＤとしてスイッチングトランジスタＭ１，Ｍ３のゲートに供給される。
入力端子ＴＩＮＢ１に供給される信号ＩＮの反転信号ＩＮＢがインバータＩＮＶ２でレベル反転され、ゲート電圧信号ＰＤＢとしてスイッチングトランジスタＭ２，Ｍ４のゲートに供給される。
これにより、スイッチングトランジスタＭ１〜Ｍ４がオンオフされて、電流源トランジスタＭ５，Ｍ６による電流が振り分けられ、所望の振幅の信号ＯＵＴ、ＯＵＴＢが出力端子ＴＯＵＴ１，ＴＯＵＴＢ１から出力される。
図１のドライバアンプ回路１においては、この出力信号ＯＵＴ，ＯＵＴＢの出力電圧は次のインピーダンスのように決まる。電流源トランジスタＭ５，Ｍ６が飽和領域になるバイアスに設定された場合は電流源としての出力電流と負荷回路のインピーダンスで、トランジスタＭ５，Ｍ６が線形領域になるバイアスに設定された場合はトランジスタＭ１〜Ｍ６のオン抵抗と負荷回路のインピーダンスで決定される。
入力端子ＴＩＮＢ１に供給される信号ＩＮの反転信号ＩＮＢがインバータＩＮＶ２でレベル反転され、ゲート電圧信号ＰＤＢとしてスイッチングトランジスタＭ２，Ｍ４のゲートに供給される。
これにより、スイッチングトランジスタＭ１〜Ｍ４がオンオフされて、電流源トランジスタＭ５，Ｍ６による電流が振り分けられ、所望の振幅の信号ＯＵＴ、ＯＵＴＢが出力端子ＴＯＵＴ１，ＴＯＵＴＢ１から出力される。
図１のドライバアンプ回路１においては、この出力信号ＯＵＴ，ＯＵＴＢの出力電圧は次のインピーダンスのように決まる。電流源トランジスタＭ５，Ｍ６が飽和領域になるバイアスに設定された場合は電流源としての出力電流と負荷回路のインピーダンスで、トランジスタＭ５，Ｍ６が線形領域になるバイアスに設定された場合はトランジスタＭ１〜Ｍ６のオン抵抗と負荷回路のインピーダンスで決定される。
しかし、上記構成のＬＶＤＳドライバアンプ回路１は、電源電圧が、たとえば２Ｖ以下と低い場合に、電源側およびＧＮＤ側それぞれのトランジスタの駆動電圧が非対称となる。
その結果、上記ＬＶＤＳドライバアンプ回路１では、図２に示すように、出力波形に波形歪が発生してしまうことが分かっている(特許文献２参照)。
その結果、上記ＬＶＤＳドライバアンプ回路１では、図２に示すように、出力波形に波形歪が発生してしまうことが分かっている(特許文献２参照)。
また、上述したように、図１のドライバアンプ回路１においては、この出力信号ＯＵＴ，ＯＵＴＢの出力電圧はトランジスタの電流源としての出力電流もしくはオン抵抗で決定させている。
そのため、ドライバアンプ回路１においては、電流源トランジスタＭ５，Ｍ６のバイアス調整回路や、スイッチングトランジスタＭ１〜Ｍ４を駆動するゲート電圧ＰＤ,ＰＤＢを調整するプリドライバ回路が必要である。回路がトランジスタＭ５，Ｍ６を飽和領域とするように設定されて負荷がＴＯＵＴ１，ＴＯＵＴＢ１間に負荷抵抗を接続した差動終端の場合にこの出力の同相電位を制御することは、制御入力であるＶｂｐとＶｐｎに対する制御対象である出力同相電位の利得が非常に大きいために制御の安定を保つことが難しい。回路がトランジスタＭ５，Ｍ６を線形領域とするように設定された場合はトランジスタＭ１〜Ｍ６すべてのオン抵抗が出力に寄与し、回路製造プロセスの揺らぎによる素子特性ばらつきと電源電圧変動と温度変化によって各トランジスタのバイアスが変動することから、すべての条件において安定に出力を制御することは極めて困難であった。
そのため、ドライバアンプ回路１においては、電流源トランジスタＭ５，Ｍ６のバイアス調整回路や、スイッチングトランジスタＭ１〜Ｍ４を駆動するゲート電圧ＰＤ,ＰＤＢを調整するプリドライバ回路が必要である。回路がトランジスタＭ５，Ｍ６を飽和領域とするように設定されて負荷がＴＯＵＴ１，ＴＯＵＴＢ１間に負荷抵抗を接続した差動終端の場合にこの出力の同相電位を制御することは、制御入力であるＶｂｐとＶｐｎに対する制御対象である出力同相電位の利得が非常に大きいために制御の安定を保つことが難しい。回路がトランジスタＭ５，Ｍ６を線形領域とするように設定された場合はトランジスタＭ１〜Ｍ６すべてのオン抵抗が出力に寄与し、回路製造プロセスの揺らぎによる素子特性ばらつきと電源電圧変動と温度変化によって各トランジスタのバイアスが変動することから、すべての条件において安定に出力を制御することは極めて困難であった。
本発明は、複雑なバイアス調整回路やプリドライバ回路を用いることなく出力を安定に制御でき、しかも出力波形の波形歪みを低減することが可能なドライバアンプ回路および通信システムを提供することにある。
本発明の第１の観点のドライバアンプ回路は、ゲートに制御電圧が供給される第１導電型の第１の電流源トランジスタおよび第２の電流源トランジスタと、第１導電型の第１のスイッチングトランジスタおよび第２のスイッチングトランジスタと、第２導電型の第３のスイッチングトランジスタおよび第４のスイッチングトランジスタと、第１導電型の第５のスイッチングトランジスタおよび第６のスイッチングトランジスタと、第１、第２、第３、および第４の抵抗素子と、第１の出力ノードおよび第２の出力ノードと、を有し、上記第１のスイッチングトランジスタは、ソースが第１の電源電位に接続され、ドレインが上記第１の抵抗素子を介して上記第１の出力ノードに接続され、上記第２のスイッチングトランジスタは、ソースが第１の電源電位に接続され、ドレインが上記第２の抵抗素子を介して上記第２の出力ノードに接続され、上記第３のスイッチングトランジスタは、ソースが第２の電源電位に接続され、ドレインが上記第３の抵抗素子を介して上記第１の出力ノードに接続され、上記第４のスイッチングトランジスタは、ソースが第２の電源電位に接続され、ドレインが上記第４の抵抗素子を介して上記第２の出力ノードに接続され、上記第５のスイッチングトランジスタは、ソースが上記第１の電源電位に接続され、ドレインが上記第１の電流源トランジスタのソースに接続され、上記第６のスイッチングトランジスタは、ソースが上記第１の電源電位に接続され、ドレインが上記第２の電流源トランジスタのソースに接続され、上記第１の電流源トランジスタは、ソースが上記第５のスイッチングトランジスタのドレインに接続され、ドレインが上記第１の出力ノードに接続され、上記第２の電流源トランジスタは、ソースが上記第６のスイッチングトランジスタのドレインに接続され、ドレインが上記第２の出力ノードに接続され、上記第１、第３、および第５のスイッチングトランジスタのゲートが、第１の導電型トランジスタを非導通状態、第２の導電型トランジスタを導通状態とする第１レベルと、第１の導電型トランジスタを導通状態、第２の導電型トランジスタを非導通状態とする第２レベルとをとる入力信号の供給ラインに接続され、上記第２、第４、および第６のスイッチングトランジスタのゲートが、上記入力信号の反転信号の供給ラインに接続されている。
本発明の第２の観点の通信システムは、データを低振幅で線路に送信するドライバアンプ回路を含む送信装置と、上記送信装置から送信されたデータを受信する受信装置と、を有し、上記送信装置のドライバアンプ回路は、ゲートに制御電圧が供給される第１導電型の第１の電流源トランジスタおよび第２の電流源トランジスタと、第１導電型の第１のスイッチングトランジスタおよび第２のスイッチングトランジスタと、第２導電型の第３のスイッチングトランジスタおよび第４のスイッチングトランジスタと、第１導電型の第５のスイッチングトランジスタおよび第６のスイッチングトランジスタと、第１、第２、第３、および第４の抵抗素子と、第１の出力ノードおよび第２の出力ノードと、を有し、上記第１のスイッチングトランジスタは、ソースが第１の電源電位に接続され、ドレインが上記第１の抵抗素子を介して上記第１の出力ノードに接続され、上記第２のスイッチングトランジスタは、ソースが第１の電源電位に接続され、ドレインが上記第２の抵抗素子を介して上記第２の出力ノードに接続され、上記第３のスイッチングトランジスタは、ソースが第２の電源電位に接続され、ドレインが上記第３の抵抗素子を介して上記第１の出力ノードに接続され、上記第４のスイッチングトランジスタは、ソースが第２の電源電位に接続され、ドレインが上記第４の抵抗素子を介して上記第２の出力ノードに接続され、上記第５のスイッチングトランジスタは、ソースが上記第１の電源電位に接続され、ドレインが上記第１の電流源トランジスタのソースに接続され、上記第６のスイッチングトランジスタは、ソースが上記第１の電源電位に接続され、ドレインが上記第２の電流源トランジスタのソースに接続され、上記第１の電流源トランジスタは、ソースが上記第５のスイッチングトランジスタのドレインに接続され、ドレインが上記第１の出力ノードに接続され、上記第２の電流源トランジスタは、ソースが上記第６のスイッチングトランジスタのドレインに接続され、ドレインが上記第２の出力ノードに接続され、上記第１、第３、および第５のスイッチングトランジスタのゲートが、第１の導電型トランジスタを非導通状態、第２の導電型トランジスタを導通状態とする第１レベルと、第１の導電型トランジスタを導通状態、第２の導電型トランジスタを非導通状態とする第２レベルとをとる入力信号の供給ラインに接続され、上記第２、第４、および第６のスイッチングトランジスタのゲートが、上記入力信号の反転信号の供給ラインに接続されている。
本発明によれば、バイアス調整回路やプリドライバ回路が不要で、しかも出力波形の波形歪みを低減することができる。
以下、本発明の実施形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．第１の実施形態（ドライバアンプ回路の第１の構成例）
２．第２の実施形態（ドライバアンプ回路の第２の構成例）
３．第３の実施形態（ドライバアンプ回路の第３の構成例）
なお、説明は以下の順序で行う。
１．第１の実施形態（ドライバアンプ回路の第１の構成例）
２．第２の実施形態（ドライバアンプ回路の第２の構成例）
３．第３の実施形態（ドライバアンプ回路の第３の構成例）
図３は、本発明の実施形態に係る通信システムの基本的な構成を示す図である。
本通信システム１００は、送信装置２００と受信装置３００と伝送線路４００により構成されている。
送信装置２００は、Ｎビット（bit）のパラレルデータを１ビットのシリアルデータに変換する機能を有する。
送信装置２００は、シリアルデータを接地電位近傍において低振幅（たとえば３００ｍＶ（０．３Ｖ）、あるいは４００ｍＶ（０．４Ｖ））で伝送線路４００に送出するドライバアンプ回路２１０を有する。
送信装置２００は、シリアルデータを接地電位近傍において低振幅（たとえば３００ｍＶ（０．３Ｖ）、あるいは４００ｍＶ（０．４Ｖ））で伝送線路４００に送出するドライバアンプ回路２１０を有する。
受信装置３００は、送信装置２００から送信されたシリアルデータを受信する。
このように、送信装置２００のドライバアンプ回路２１０から送出されたシリアルデータＳＤＴは伝送線路４００を通して受信側に伝達される。
このように、送信装置２００のドライバアンプ回路２１０から送出されたシリアルデータＳＤＴは伝送線路４００を通して受信側に伝達される。
＜１．第１の実施形態＞
図４は、本発明の第１の実施形態に係る送信装置のドライバアンプ回路の構成例を示す図である。
図４は、本発明の第１の実施形態に係る送信装置のドライバアンプ回路の構成例を示す図である。
図４のドライバアンプ回路２１０は、第１の導電型（本実施形態ではｐ型）の電界効果トランジスタ（ＦＥＴ）により形成される第１のスイッチングトランジスタＭ１１、および第２のスイッチングトランジスタＭ１２を有する。
ドライバアンプ回路２１０は、第２の導電型（本実施形態ではｎ型）のＦＥＴにより形成される第３のスイッチングトランジスタＭ１３、および第４のスイッチングトランジスタＭ１４を有する。
ドライバアンプ回路２１０は、ゲートに制御電圧Ｖｃｎｔが供給されるｐ型（第１導電型）のＦＥＴにより形成される第１の電流源トランジスタＭ１５および第２の電流源トランジスタＭ１６を有する。
ドライバアンプ回路２１０は、ｐ型のＦＥＴにより形成される第５のスイッチングトランジスタＭ１７、および第６のスイッチングトランジスタＭ１８を有する。
ドライバアンプ回路２１０は、第１の抵抗素子Ｒ１１、第２の抵抗素子Ｒ１２、第３の抵抗素子Ｒ１３、第４の抵抗素子Ｒ１４、第５の抵抗素子Ｒ１５、および第６の抵抗素子Ｒ１６を有する。
さらに、ドライバアンプ回路２１０は、第１の出力ノードＮＤ１１、第２の出力ノードＮＤ１２、インバータＩＮＶ１１、ＩＮＶ１２、入力端子ＴＩＮ１１，ＴＩＮＢ１１、および出力端子ＴＯＵＴ１１，ＴＯＵＢ１１を有する。
ドライバアンプ回路２１０は、第２の導電型（本実施形態ではｎ型）のＦＥＴにより形成される第３のスイッチングトランジスタＭ１３、および第４のスイッチングトランジスタＭ１４を有する。
ドライバアンプ回路２１０は、ゲートに制御電圧Ｖｃｎｔが供給されるｐ型（第１導電型）のＦＥＴにより形成される第１の電流源トランジスタＭ１５および第２の電流源トランジスタＭ１６を有する。
ドライバアンプ回路２１０は、ｐ型のＦＥＴにより形成される第５のスイッチングトランジスタＭ１７、および第６のスイッチングトランジスタＭ１８を有する。
ドライバアンプ回路２１０は、第１の抵抗素子Ｒ１１、第２の抵抗素子Ｒ１２、第３の抵抗素子Ｒ１３、第４の抵抗素子Ｒ１４、第５の抵抗素子Ｒ１５、および第６の抵抗素子Ｒ１６を有する。
さらに、ドライバアンプ回路２１０は、第１の出力ノードＮＤ１１、第２の出力ノードＮＤ１２、インバータＩＮＶ１１、ＩＮＶ１２、入力端子ＴＩＮ１１，ＴＩＮＢ１１、および出力端子ＴＯＵＴ１１，ＴＯＵＢ１１を有する。
なお、本実施形態において、第１の電源電位は電源電位ＶＤＤに相当し、電源電圧ＶＤＤは２Ｖ以下のたとえば１．８Ｖに設定される。
また、基準電位としての第２の電源電位は接地電位ＧＮＤに相当する。
また、基準電位としての第２の電源電位は接地電位ＧＮＤに相当する。
第１のスイッチングトランジスタＭ１１は、ソースが電源電位ＶＤＤに接続され、ドレインは第１の抵抗素子Ｒ１１を介して第１の出力ノードＮＤ１１に接続されている。すなわち、第１のスイッチングトランジスタＭ１１のドレインは第１の抵抗素子Ｒ１１の一端に接続され、第１の抵抗素子Ｒ１１の他端が第１の出力ノードＮＤ１１に接続されている。
第２のスイッチングトランジスタＭ１２は、ソースが電源電位ＶＤＤに接続され、ドレインは第２の抵抗素子Ｒ１２を介して第２の出力ノードＮＤ１２に接続されている。すなわち、第２のスイッチングトランジスタＭ１２のドレインは第２の抵抗素子Ｒ１２の一端に接続され、第２の抵抗素子Ｒ１２の他端が第２の出力ノードＮＤ１２に接続されている。
第３のスイッチングトランジスタＭ１３は、ソースが接地電位ＧＮＤに接続され、ドレインは第３の抵抗素子Ｒ１３を介して第１の出力ノードＮＤ１１に接続されている。すなわち、第３のスイッチングトランジスタＭ１３のドレインは第３の抵抗素子Ｒ１３の一端に接続され、第３の抵抗素子Ｒ１３の他端が第１の出力ノードＮＤ１１に接続されている。
第４のスイッチングトランジスタＭ１４は、ソースが接地電位ＧＮＤに接続され、ドレインは第４の抵抗素子Ｒ１４を介して第２の出力ノードＮＤ１２に接続されている。すなわち、第４のスイッチングトランジスタＭ１４のドレインは第４の抵抗素子Ｒ１４の一端に接続され、第４の抵抗素子Ｒ１４の他端が第２の出力ノードＮＤ１２に接続されている。
第５のスイッチングトランジスタＭ１７は、ソースが電源電位ＶＤＤに接続され、ドレインが第１の電流源トランジスタＭ１５のソースに接続されている。
第６のスイッチングトランジスタＭ１８は、ソースが電源電位ＶＤＤに接続され、ドレインが第２の電流源トランジスタＭ１６のソースに接続されている。
第６のスイッチングトランジスタＭ１８は、ソースが電源電位ＶＤＤに接続され、ドレインが第２の電流源トランジスタＭ１６のソースに接続されている。
第１の電流源トランジスタＭ１５は、ドレインが第５の抵抗素子Ｒ１５を介して第１の出力ノードＮＤ１１に接続されている。すなわち、第１の電流源トランジスタＭ１５のドレインは第５の抵抗素子Ｒ１５の一端に接続され、第５の抵抗素子Ｒ１５の他端が第１の出力ノードＮＤ１１に接続されている。
第２の電流源トランジスタＭ１６は、ドレインが第６の抵抗素子Ｒ１６を介して第２の出力ノードＮＤ１２に接続されている。すなわち、第２の電流源トランジスタＭ１６のドレインは第６の抵抗素子Ｒ１６の一端に接続され、第６の抵抗素子Ｒ１６の他端が第２の出力ノードＮＤ１２に接続されている。
第１の出力ノードＮＤ１１は電圧ＯＵＴの出力端子ＴＯＵＴ１１に接続され、第２の出力ノードＮＤ１２が電圧ＯＵＴＢの出力端子ＴＯＵＴＢ１１に接続されている。
入力端子ＴＩＮ１１には入力信号ＩＮ１１が供給される。
入力端子ＴＩＮ１１がインバータＩＮＶ１１の入力端子に接続されている。
インバータＩＮＶ１１の出力端子が第１のスイッチングトランジスタＭ１１、第３のスイッチングトランジスタＭ１３、および第５のスイッチングトランジスタＭ１７のゲートに接続されている。
入力端子ＴＩＮ１１がインバータＩＮＶ１１の入力端子に接続されている。
インバータＩＮＶ１１の出力端子が第１のスイッチングトランジスタＭ１１、第３のスイッチングトランジスタＭ１３、および第５のスイッチングトランジスタＭ１７のゲートに接続されている。
入力端子ＴＩＮＢ１１には入力信号ＩＮ１１の反転信号ＩＮＢ１１が供給される。
入力端子ＴＩＮＢ１１がインバータＩＮＶ１２の入力端子に接続されている。
インバータＩＮＶ１２の出力端子が第２のスイッチングトランジスタＭ１２、第４のスイッチングトランジスタＭ１４、および第６のスイッチングトランジスタＭ１８のゲートに接続されている。
入力端子ＴＩＮＢ１１がインバータＩＮＶ１２の入力端子に接続されている。
インバータＩＮＶ１２の出力端子が第２のスイッチングトランジスタＭ１２、第４のスイッチングトランジスタＭ１４、および第６のスイッチングトランジスタＭ１８のゲートに接続されている。
信号ＩＮ１１は、ｐ型（第１の導電型）トランジスタを非導通状態、ｎ型（第２の導電型）トランジスタを導通状態とする第１レベルと、ｐ型（第１の導電型）トランジスタを導通状態、ｎ型（第２の導電型）トランジスタを非導通状態とする第２レベルをとる。
本実施形態において、信号ＩＮ１１の第１レベルは電源電圧レベルであり、第２レベルは接地電位レベルである。
本実施形態において、信号ＩＮ１１の第１レベルは電源電圧レベルであり、第２レベルは接地電位レベルである。
信号ＩＮ１１が第１レベルの場合、インバータＩＮＶ１１の出力電圧（ゲート電圧）ＰＤ１１は第２レベルとなる。このとき、反転信号ＩＮＢ１１は第２レベルであり、インバータＩＮＶ１２の出力電圧（ゲート電圧）ＰＤＢ１１は第１レベルとなる。
この場合、第１のスイッチングトランジスタＭ１１、第５のスイッチングトランジスタＭ１７、および第４のスイッチングトランジスタＭ１４が導通状態（オン状態）となる。
一方、第２のスイッチングトランジスタＭ１２、第６のスイッチングトランジスタＭ１８、および第３のスイッチングトランジスタＭ１３が非導通状態（オフ状態）となる。
この場合、第１のスイッチングトランジスタＭ１１、第５のスイッチングトランジスタＭ１７、および第４のスイッチングトランジスタＭ１４が導通状態（オン状態）となる。
一方、第２のスイッチングトランジスタＭ１２、第６のスイッチングトランジスタＭ１８、および第３のスイッチングトランジスタＭ１３が非導通状態（オフ状態）となる。
信号ＩＮ１１が第２レベルの場合、インバータＩＮＶ１１の出力電圧（ゲート電圧）ＰＤ１１は第１レベルとなる。このとき、反転信号ＩＮＢ１１は第１レベルであり、インバータＩＮＶ１１の出力電圧（ゲート電圧）ＰＤＢ１１は第２レベルとなる。
この場合、第１のスイッチングトランジスタＭ１１、第５のスイッチングトランジスタＭ１７、および第４のスイッチングトランジスタＭ１４が非導通状態（オフ状態）となる。
一方、第２のスイッチングトランジスタＭ１２、第６のスイッチングトランジスタＭ１８、および第３のスイッチングトランジスタＭ１３が導通状態（オン状態）となる。
この場合、第１のスイッチングトランジスタＭ１１、第５のスイッチングトランジスタＭ１７、および第４のスイッチングトランジスタＭ１４が非導通状態（オフ状態）となる。
一方、第２のスイッチングトランジスタＭ１２、第６のスイッチングトランジスタＭ１８、および第３のスイッチングトランジスタＭ１３が導通状態（オン状態）となる。
本実施形態においては、スイッチングトランジスタＭ１１〜Ｍ１４を駆動するゲート電圧を均一にするため、スイッチングトランジスタＭ１１〜Ｍ１４を電源およびＧＮＤ側に配置している。
さらに、本実施形態においては、スイッチングトランジスタＭ１１〜Ｍ１４の駆動振幅を安定させるために、各スイッチングトランジスタＭ１１のドレインと出力ノードＮＤ１１、ＮＤ１２間にそれぞれ第１から第４の抵抗素子Ｒ１１〜Ｒ１４を接続している。
すなわち、第１の電流源トランジスタＭ１５による電流は第５の抵抗素子Ｒ１５を介して第１の出力ノードＮＤ１１に供給される。
第１の出力ノードＮＤ１１と、第１のスイッチングトランジスタＭ１１のドレイン間、並びに第３のスイッチングトランジスタＭ１３のドレイン間にそれぞれ第１の抵抗素子Ｒ１１および第３の抵抗素子Ｒ１３が接続されている。
この第１の抵抗素子Ｒ１１および第３の抵抗素子１３により第１のスイッチングトランジスタＭ１１および第３のスイッチングトランジスタＭ１３の駆動振幅が安定化される。
同様に、第２の出力ノードＮＤ１２と、第２のスイッチングトランジスタＭ１２のドレイン間、並びに第４のスイッチングトランジスタＭ１４のドレイン間にそれぞれ第２の抵抗素子Ｒ１２および第４の抵抗素子Ｒ１４が接続されている。
この第２の抵抗素子Ｒ１２および第４の抵抗素子１４により第２のスイッチングトランジスタＭ１２および第４のスイッチングトランジスタＭ１４の駆動振幅が安定化される。
さらに、本実施形態においては、スイッチングトランジスタＭ１１〜Ｍ１４の駆動振幅を安定させるために、各スイッチングトランジスタＭ１１のドレインと出力ノードＮＤ１１、ＮＤ１２間にそれぞれ第１から第４の抵抗素子Ｒ１１〜Ｒ１４を接続している。
すなわち、第１の電流源トランジスタＭ１５による電流は第５の抵抗素子Ｒ１５を介して第１の出力ノードＮＤ１１に供給される。
第１の出力ノードＮＤ１１と、第１のスイッチングトランジスタＭ１１のドレイン間、並びに第３のスイッチングトランジスタＭ１３のドレイン間にそれぞれ第１の抵抗素子Ｒ１１および第３の抵抗素子Ｒ１３が接続されている。
この第１の抵抗素子Ｒ１１および第３の抵抗素子１３により第１のスイッチングトランジスタＭ１１および第３のスイッチングトランジスタＭ１３の駆動振幅が安定化される。
同様に、第２の出力ノードＮＤ１２と、第２のスイッチングトランジスタＭ１２のドレイン間、並びに第４のスイッチングトランジスタＭ１４のドレイン間にそれぞれ第２の抵抗素子Ｒ１２および第４の抵抗素子Ｒ１４が接続されている。
この第２の抵抗素子Ｒ１２および第４の抵抗素子１４により第２のスイッチングトランジスタＭ１２および第４のスイッチングトランジスタＭ１４の駆動振幅が安定化される。
ドライバアンプ回路２１０において、入力端子ＴＩＮ１１に供給される信号ＩＮ１１がインバータＩＮＶ１１でレベル反転され、ゲート電圧信号ＰＤ１１として第１、第３、および第５のスイッチングトランジスタＭ１１，Ｍ１３，Ｍ１７のゲートに供給される。
入力端子ＴＩＮＢ１１に供給される信号ＩＮ１１の反転信号ＩＮＢ１１がインバータＩＮＶ１２でレベル反転され、ゲート電圧信号ＰＤＢ１１として第２、第４、および第６のスイッチングトランジスタＭ１２，Ｍ１４、Ｍ１８のゲートに供給される。
これにより、スイッチングトランジスタＭ１１〜Ｍ１４がオンオフされて、電流源トランジスタＭ１５，Ｍ１６による電流がほぼ均等に振り分けられ、所望の振幅の信号ＯＵＴ１１、ＯＵＴＢ１１が出力端子ＴＯＵＴ１１，ＴＯＵＴＢ１１から出力される。
この出力信号電圧ＯＵＴ１１およびＯＵＴＢ１１は、トランジスタのオン抵抗ではなく、抵抗素子Ｒ１１，Ｒ１２，Ｒ１３，Ｒ１４と、出力端子ＴＯＵＴ１１，ＴＯＵＴＢ１１に接続される出力終端抵抗で決定される。
入力端子ＴＩＮＢ１１に供給される信号ＩＮ１１の反転信号ＩＮＢ１１がインバータＩＮＶ１２でレベル反転され、ゲート電圧信号ＰＤＢ１１として第２、第４、および第６のスイッチングトランジスタＭ１２，Ｍ１４、Ｍ１８のゲートに供給される。
これにより、スイッチングトランジスタＭ１１〜Ｍ１４がオンオフされて、電流源トランジスタＭ１５，Ｍ１６による電流がほぼ均等に振り分けられ、所望の振幅の信号ＯＵＴ１１、ＯＵＴＢ１１が出力端子ＴＯＵＴ１１，ＴＯＵＴＢ１１から出力される。
この出力信号電圧ＯＵＴ１１およびＯＵＴＢ１１は、トランジスタのオン抵抗ではなく、抵抗素子Ｒ１１，Ｒ１２，Ｒ１３，Ｒ１４と、出力端子ＴＯＵＴ１１，ＴＯＵＴＢ１１に接続される出力終端抵抗で決定される。
なお、このとき第５および第６のスイッチングトランジスタＭ１７，Ｍ１８もオンオフされる。第５および第６のスイッチングトランジスタＭ１７，Ｍ１８が設けられている理由は次のとおりである。
第１および第２の電流源トランジスタＭ１５，Ｍ１６で常に電流調整するのに対し、スイッチングトランジスタＭ１１〜Ｍ１４はオン（ＯＮ）／オフ（ＯＦＦ）を繰り返している。
このため、たとえば、スイッチングトランジスタＭ１２，Ｍ１３がＯＮ状態、かつスイッチングトランジスタＭ１１，Ｍ１４がＯＦＦ状態のときに、電流源トランジスタＭ１５のソースが直接電源に接続されていると、次のリーク経路が形成される。
すなわち、本来導通してはならない第２のスイッチングトランジスタＭ１２〜第２の抵抗素子Ｒ１２の経路に対し、並列にリーク経路が存在することになり、出力電圧の調整が非常に困難になる。
そこで、電流源トランジスタＭ１５，Ｍ１６の電源側に、それぞれ並列接続されているスイッチングトランジスタＭ１１，Ｍ１２に連動したトランジスタＭ１７，Ｍ１８を付加することにより、リーク経路を遮断させている。
第１および第２の電流源トランジスタＭ１５，Ｍ１６で常に電流調整するのに対し、スイッチングトランジスタＭ１１〜Ｍ１４はオン（ＯＮ）／オフ（ＯＦＦ）を繰り返している。
このため、たとえば、スイッチングトランジスタＭ１２，Ｍ１３がＯＮ状態、かつスイッチングトランジスタＭ１１，Ｍ１４がＯＦＦ状態のときに、電流源トランジスタＭ１５のソースが直接電源に接続されていると、次のリーク経路が形成される。
すなわち、本来導通してはならない第２のスイッチングトランジスタＭ１２〜第２の抵抗素子Ｒ１２の経路に対し、並列にリーク経路が存在することになり、出力電圧の調整が非常に困難になる。
そこで、電流源トランジスタＭ１５，Ｍ１６の電源側に、それぞれ並列接続されているスイッチングトランジスタＭ１１，Ｍ１２に連動したトランジスタＭ１７，Ｍ１８を付加することにより、リーク経路を遮断させている。
以上説明したように、本第１の実施形態によれば、スイッチングトランジスタＭ１１〜Ｍ１４を駆動するゲート電圧を均一にするため、スイッチングトランジスタＭ１１〜Ｍ１４を電源およびＧＮＤ側に配置している。
さらに、本実施形態においては、スイッチングトランジスタＭ１１〜Ｍ１４の駆動振幅を安定させるために、各スイッチングトランジスタＭ１１のドレインと出力ノードＮＤ１１、ＮＤ１２間にそれぞれ第１から第４の抵抗素子Ｒ１１〜Ｒ１４を接続している。
さらに、本実施形態においては、スイッチングトランジスタＭ１１〜Ｍ１４の駆動振幅を安定させるために、各スイッチングトランジスタＭ１１のドレインと出力ノードＮＤ１１、ＮＤ１２間にそれぞれ第１から第４の抵抗素子Ｒ１１〜Ｒ１４を接続している。
図１の回路では、実際にはドライバ出力電圧ＯＵＴ,ＯＵＴＢを、電流源としての出力電流もしくはトランジスタのオン抵抗で決定させる。このため、電流源トランジスタのバイアス調整回路や、スイッチングトランジスタを駆動するゲート電圧ＰＤ,ＰＤＢを調整するプリドライバ回路が必要である。
これに対して、本実施形態に係る回路では、スイッチングトランジスタのゲート電圧を、電源電圧/ＧＮＤでフルスイング駆動させる。
そして、出力電圧ＯＵＴ１１，ＯＵＴＢ１１を、トランジスタのオン抵抗ではなく、第１から第４の抵抗素子Ｒ１１，Ｒ１２，Ｒ１３，Ｒ１４と、出力端子ＴＯＵＴ１１，ＴＯＵＴＢ１１に接続される出力終端抵抗で決定させる。
これにより、図１の回路で必要であったバイアス調整回路やプリドライバ回路を省略することができる。
これに対して、本実施形態に係る回路では、スイッチングトランジスタのゲート電圧を、電源電圧/ＧＮＤでフルスイング駆動させる。
そして、出力電圧ＯＵＴ１１，ＯＵＴＢ１１を、トランジスタのオン抵抗ではなく、第１から第４の抵抗素子Ｒ１１，Ｒ１２，Ｒ１３，Ｒ１４と、出力端子ＴＯＵＴ１１，ＴＯＵＴＢ１１に接続される出力終端抵抗で決定させる。
これにより、図１の回路で必要であったバイアス調整回路やプリドライバ回路を省略することができる。
また、本実施形態では、電源／ＧＮＤ側に配置したトランジスタをフルスイング駆動するので、出力電圧に対しては、トランジスタの閾値ばらつきの影響より、抵抗値ばらつきの影響が大きくなる傾向ある。
しかし、トランジスタ特性で依存してしまう場合、電源／ＧＮＤ側に配置したそれぞれ種類の異なるトランジスタ（たとえば、PMOS/NMOS）の特性ばらつきを考慮しなければならず、調整が複雑になる。
これに対し、本発明の実施形態に係る回路は、同じ物性の抵抗を使用すれば、その抵抗の特性ばらつきのみを考慮すればよいので、容易に調整が可能である。
しかし、トランジスタ特性で依存してしまう場合、電源／ＧＮＤ側に配置したそれぞれ種類の異なるトランジスタ（たとえば、PMOS/NMOS）の特性ばらつきを考慮しなければならず、調整が複雑になる。
これに対し、本発明の実施形態に係る回路は、同じ物性の抵抗を使用すれば、その抵抗の特性ばらつきのみを考慮すればよいので、容易に調整が可能である。
そして、本第１の実施形態によれば、たとえば２Ｖ以下の低電源電圧のもとで、波形歪を抑えつつ、簡易な構成でドライバアンプ回路を実現できる。
＜２．第２の実施形態＞
図５は、本発明の第２の実施形態に係る送信装置のドライバアンプ回路の構成例を示す図である。
図５は、本発明の第２の実施形態に係る送信装置のドライバアンプ回路の構成例を示す図である。
本第２の実施形態に係るドライバアンプ回路２１０Ａが第１の実施形態に係るドライバアンプ回路２１０と異なる点は、コモンモード電圧を維持する帰還回路を付加したことにある。
ドライバアンプ回路２１０Ａは、図４の構成に加えて、演算増幅器（オペアンプ）ＯＰ１１、並びに第１の出力ノードＮＤ１１と第２の出力ノード間に直列に接続された第７の抵抗素子Ｒ１７および第８の抵抗素子Ｒ１８を有する。
オペアンプＯＰ１１の非反転入力端子（＋）はバイアス電源Ｖｂｉａｓに接続され、反転入力端子（−）が抵抗素子Ｒ１７と抵抗素子Ｒ１８の接続点に接続され、出力端子が第１および第２の電流源トランジスタＭ１５，Ｍ１６のゲートに接続されている。
ドライバアンプ回路２１０Ａでは、第１および第２の電流源トランジスタＭ１５，Ｍ１６のゲートに供給される制御電圧を、第１の出力ノードＮＤ１１および第２の出力ノードＮＤ１２間の中間電圧とあらかじめ設定されたバイアス電圧Ｖｂｉａｓに応じて生成する。
ドライバアンプ回路２１０Ａは、図４の構成に加えて、演算増幅器（オペアンプ）ＯＰ１１、並びに第１の出力ノードＮＤ１１と第２の出力ノード間に直列に接続された第７の抵抗素子Ｒ１７および第８の抵抗素子Ｒ１８を有する。
オペアンプＯＰ１１の非反転入力端子（＋）はバイアス電源Ｖｂｉａｓに接続され、反転入力端子（−）が抵抗素子Ｒ１７と抵抗素子Ｒ１８の接続点に接続され、出力端子が第１および第２の電流源トランジスタＭ１５，Ｍ１６のゲートに接続されている。
ドライバアンプ回路２１０Ａでは、第１および第２の電流源トランジスタＭ１５，Ｍ１６のゲートに供給される制御電圧を、第１の出力ノードＮＤ１１および第２の出力ノードＮＤ１２間の中間電圧とあらかじめ設定されたバイアス電圧Ｖｂｉａｓに応じて生成する。
前述したように、第１および第２の電流源トランジスタＭ１５，Ｍ１６で常に電流調整するのに対し、スイッチングトランジスタＭ１１〜Ｍ１４はＯＮ／ＯＦＦを繰り返している。
このため、たとえば、スイッチングトランジスタＭ１２，Ｍ１３がＯＮ状態、かつスイッチングトランジスタＭ１１，Ｍ１４がＯＦＦ状態のときに、電流源トランジスタＭ１５のソースが直接電源に接続されていると、次のリーク経路が形成される。
すなわち、本来導通してはならない第２のスイッチングトランジスタＭ１２〜第２の抵抗素子Ｒ１２の経路に対し、並列にリーク経路が存在することになり、出力電圧の調整が非常に困難になる。
そこで、電流源トランジスタＭ１５，Ｍ１６の電源側に、それぞれ並列接続されているスイッチングトランジスタＭ１１，Ｍ１２に連動したトランジスタＭ１７，Ｍ１８を付加することにより、リーク経路を遮断させる。
そして、出力電圧ＯＵＴ１１，ＯＵＴＢ１１を、第１から第４の抵抗素子Ｒ１１，Ｒ１２，Ｒ１３，Ｒ１４と、出力端子ＴＯＵＴ１１，ＴＯＵＴＢ１１に接続される出力終端抵抗で決定させ、かつコモンモード電圧も維持させることができる。
このため、たとえば、スイッチングトランジスタＭ１２，Ｍ１３がＯＮ状態、かつスイッチングトランジスタＭ１１，Ｍ１４がＯＦＦ状態のときに、電流源トランジスタＭ１５のソースが直接電源に接続されていると、次のリーク経路が形成される。
すなわち、本来導通してはならない第２のスイッチングトランジスタＭ１２〜第２の抵抗素子Ｒ１２の経路に対し、並列にリーク経路が存在することになり、出力電圧の調整が非常に困難になる。
そこで、電流源トランジスタＭ１５，Ｍ１６の電源側に、それぞれ並列接続されているスイッチングトランジスタＭ１１，Ｍ１２に連動したトランジスタＭ１７，Ｍ１８を付加することにより、リーク経路を遮断させる。
そして、出力電圧ＯＵＴ１１，ＯＵＴＢ１１を、第１から第４の抵抗素子Ｒ１１，Ｒ１２，Ｒ１３，Ｒ１４と、出力端子ＴＯＵＴ１１，ＴＯＵＴＢ１１に接続される出力終端抵抗で決定させ、かつコモンモード電圧も維持させることができる。
本第２の実施形態においては、その他の構成は第１の実施形態と同様であり、上述した第１の実施形態と同様の効果を得ることができる。
＜３．第３の実施形態＞
図６は、本発明の第３の実施形態に係る送信装置のドライバアンプ回路の構成例を示す図である。
図６は、本発明の第３の実施形態に係る送信装置のドライバアンプ回路の構成例を示す図である。
本第３の実施形態に係るドライバアンプ回路２１０Ｂが第２の実施形態に係るドライバアンプ回路２１０Ａと異なる点は、第１および第２の出力ノードＮＤ１１、ＮＤ１２と接地電位ＧＮＤ間に容量を付加したことにある。
具体的には、第１の出力ノードＮＤ１１と接地電位ＧＮＤ間に第１のキャパシタＣ１１が接続され、第２の出力ノードＮＤ１２と接地電位ＧＮＤ間に第２のキャパシタＣ１２が接続されている。
具体的には、第１の出力ノードＮＤ１１と接地電位ＧＮＤ間に第１のキャパシタＣ１１が接続され、第２の出力ノードＮＤ１２と接地電位ＧＮＤ間に第２のキャパシタＣ１２が接続されている。
図７（Ａ）および（Ｂ）は、出力ノードに容量を接続した場合と接続していない場合の出力波形パターンを示す図である。
図７（Ａ）が出力ノードにキャパシタ（容量）を接続していない場合の波形パターンを示し、図７（Ｂ）が出力ノードにキャパシタ（容量）を接続した場合の波形パターンを示している。
図７（Ａ）が出力ノードにキャパシタ（容量）を接続していない場合の波形パターンを示し、図７（Ｂ）が出力ノードにキャパシタ（容量）を接続した場合の波形パターンを示している。
図６のドライバアンプ回路２１０Ｂでは、第１のキャパシタＣ１１と第２のキャパシタＣ１２を付加したことから、このキャパシタと抵抗により、スイッチング時の波形立ち上り・立ち下りの不均一さによって発生する波形歪を低減させることができる。
本第３の実施形態においては、その他の構成は第２の実施形態と同様であり、上述した第１および第２の実施形態と同様の効果を得ることができる。
なお、実施形態として、単一出力差動電圧レベルのドライバアンプ回路を挙げたが、複数の出力差動電圧レベルを実現させることも可能である。
この場合は、図４〜図６の回路をＯＵＴ,ＯＵＴＢを共通にして同じ回路を並列接続させれば、それぞれの回路の抵抗素子Ｒ１１，Ｒ１２，Ｒ１３，Ｒ１４に相当する抵抗値を調整することで、容易に複数出力差動電圧レベルのドライバアンプ回路を実現できる。
この場合は、図４〜図６の回路をＯＵＴ,ＯＵＴＢを共通にして同じ回路を並列接続させれば、それぞれの回路の抵抗素子Ｒ１１，Ｒ１２，Ｒ１３，Ｒ１４に相当する抵抗値を調整することで、容易に複数出力差動電圧レベルのドライバアンプ回路を実現できる。
１００・・・通信システム、２００・・・送信装置、２１０，２１０Ａ，２１０Ｂ・・・ドライバアンプ回路、Ｍ１１・・・第１のスイッチングトランジスタ、Ｍ１２・・・第２のスイッチングトランジスタ、Ｍ１３・・・第３のスイッチングトランジスタ、Ｍ１４・・・第４のスイッチングトランジスタ、Ｍ１５・・・第１の電流源トランジスタ、Ｍ１６・・・第２の電流源トランジスタ、Ｍ１７・・・第５のスイッチングトランジスタ、Ｍ１８・・・第６のスイッチングトランジスタ、Ｒ１１・・・第１の抵抗素子、Ｒ１２・・・第２の抵抗素子。Ｒ１３・・・第３の抵抗素子、Ｒ１４・・・第４の抵抗素子、Ｒ１５・・・第５の抵抗素子、Ｒ１６・・・第６の抵抗素子、Ｒ１７・・・第７の抵抗素子、Ｒ１８・・・第８の抵抗素子、ＯＰ１１・・・演算増幅器（オペアンプ）、３００・・・受信装置、４００・・・伝送線路。
Claims (6)
- ゲートに制御電圧が供給される第１導電型の第１の電流源トランジスタおよび第２の電流源トランジスタと、
第１導電型の第１のスイッチングトランジスタおよび第２のスイッチングトランジスタと、
第２導電型の第３のスイッチングトランジスタおよび第４のスイッチングトランジスタと、
第１導電型の第５のスイッチングトランジスタおよび第６のスイッチングトランジスタと、
第１、第２、第３、および第４の抵抗素子と、
第１の出力ノードおよび第２の出力ノードと、を有し、
上記第１のスイッチングトランジスタは、
ソースが第１の電源電位に接続され、
ドレインが上記第１の抵抗素子を介して上記第１の出力ノードに接続され、
上記第２のスイッチングトランジスタは、
ソースが第１の電源電位に接続され、
ドレインが上記第２の抵抗素子を介して上記第２の出力ノードに接続され、
上記第３のスイッチングトランジスタは、
ソースが第２の電源電位に接続され、
ドレインが上記第３の抵抗素子を介して上記第１の出力ノードに接続され、
上記第４のスイッチングトランジスタは、
ソースが第２の電源電位に接続され、
ドレインが上記第４の抵抗素子を介して上記第２の出力ノードに接続され、
上記第５のスイッチングトランジスタは、
ソースが上記第１の電源電位に接続され、
ドレインが上記第１の電流源トランジスタのソースに接続され、
上記第６のスイッチングトランジスタは、
ソースが上記第１の電源電位に接続され、
ドレインが上記第２の電流源トランジスタのソースに接続され、
上記第１の電流源トランジスタは、
ソースが上記第５のスイッチングトランジスタのドレインに接続され、
ドレインが上記第１の出力ノードに接続され、
上記第２の電流源トランジスタは、
ソースが上記第６のスイッチングトランジスタのドレインに接続され、
ドレインが上記第２の出力ノードに接続され、
上記第１、第３、および第５のスイッチングトランジスタのゲートが、
第１の導電型トランジスタを非導通状態、第２の導電型トランジスタを導通状態とする第１レベルと、第１の導電型トランジスタを導通状態、第２の導電型トランジスタを非導通状態とする第２レベルとをとる入力信号の供給ラインに接続され、
上記第２、第４、および第６のスイッチングトランジスタのゲートが、
上記入力信号の反転信号の供給ラインに接続されている
ドライバアンプ回路。 - 上記第１の電流源トランジスタのドレインと上記第１の出力ノードとの間に第５の抵抗素子が接続され、
上記第２の電流源トランジスタのドレインと上記第２の出力ノードとの間に第６の抵抗素子が接続されている
請求項１記載のドライバアンプ回路。 - ゲートに制御電圧が供給される第１導電型の第１の電流源トランジスタおよび第２の電流源トランジスタと、
第１導電型の第１のスイッチングトランジスタおよび第２のスイッチングトランジスタと、
第２導電型の第３のスイッチングトランジスタおよび第４のスイッチングトランジスタと、
第１、第２、第３、第４、第５、および第６の抵抗素子と、
第１の出力ノードおよび第２の出力ノードと、を有し、
上記第１のスイッチングトランジスタは、
ソースが第１の電源電位に接続され、
ドレインが上記第１の抵抗素子を介して上記第１の出力ノードに接続され、
上記第２のスイッチングトランジスタは、
ソースが第１の電源電位に接続され、
ドレインが上記第２の抵抗素子を介して上記第２の出力ノードに接続され、
上記第３のスイッチングトランジスタは、
ソースが第２の電源電位に接続され、
ドレインが上記第３の抵抗素子を介して上記第１の出力ノードに接続され、
上記第４のスイッチングトランジスタは、
ソースが第２の電源電位に接続され、
ドレインが上記第４の抵抗素子を介して上記第２の出力ノードに接続され、
上記第１の電流源トランジスタは、
ソースが第１の電源電位に接続され、
ドレインが上記第５の抵抗素子を介して上記第１の出力ノードに接続され、
上記第２の電流源トランジスタは、
ソースが第１の電源電位に接続され、
ドレインが上記第６の抵抗素子を介して上記第２の出力ノードに接続され、
上記第１および第３のスイッチングトランジスタのゲートが、
第１の導電型トランジスタを非導通状態、第２の導電型トランジスタを導通状態とする第１レベルと、第１の導電型トランジスタを導通状態、第２の導電型トランジスタを非導通状態とする第２レベルとをとる入力信号の供給ラインに接続され、
上記第２および第４のスイッチングトランジスタのゲートが、
上記入力信号の反転信号の供給ラインに接続されている
ドライバアンプ回路。 - 上記第１の出力ノードと上記第２の電源電位との間に接続された第１のキャパシタと、
上記第２の出力ノードと上記第２の電源電位との間に接続された第２のキャパシタと、を含む
請求項２または３記載のドライバアンプ回路。 - データを低振幅で線路に送信するドライバアンプ回路を含む送信装置と、
上記送信装置から送信されたデータを受信する受信装置と、を有し、
上記送信装置のドライバアンプ回路は、
ゲートに制御電圧が供給される第１導電型の第１の電流源トランジスタおよび第２の電流源トランジスタと、
第１導電型の第１のスイッチングトランジスタおよび第２のスイッチングトランジスタと、
第２導電型の第３のスイッチングトランジスタおよび第４のスイッチングトランジスタと、
第１導電型の第５のスイッチングトランジスタおよび第６のスイッチングトランジスタと、
第１、第２、第３、および第４の抵抗素子と、
第１の出力ノードおよび第２の出力ノードと、を有し、
上記第１のスイッチングトランジスタは、
ソースが第１の電源電位に接続され、
ドレインが上記第１の抵抗素子を介して上記第１の出力ノードに接続され、
上記第２のスイッチングトランジスタは、
ソースが第１の電源電位に接続され、
ドレインが上記第２の抵抗素子を介して上記第２の出力ノードに接続され、
上記第３のスイッチングトランジスタは、
ソースが第２の電源電位に接続され、
ドレインが上記第３の抵抗素子を介して上記第１の出力ノードに接続され、
上記第４のスイッチングトランジスタは、
ソースが第２の電源電位に接続され、
ドレインが上記第４の抵抗素子を介して上記第２の出力ノードに接続され、
上記第５のスイッチングトランジスタは、
ソースが上記第１の電源電位に接続され、
ドレインが上記第１の電流源トランジスタのソースに接続され、
上記第６のスイッチングトランジスタは、
ソースが上記第１の電源電位に接続され、
ドレインが上記第２の電流源トランジスタのソースに接続され、
上記第１の電流源トランジスタは、
ソースが上記第５のスイッチングトランジスタのドレインに接続され、
ドレインが上記第１の出力ノードに接続され、
上記第２の電流源トランジスタは、
ソースが上記第６のスイッチングトランジスタのドレインに接続され、
ドレインが上記第２の出力ノードに接続され、
上記第１、第３、および第５のスイッチングトランジスタのゲートが、
第１の導電型トランジスタを非導通状態、第２の導電型トランジスタを導通状態とする第１レベルと、第１の導電型トランジスタを導通状態、第２の導電型トランジスタを非導通状態とする第２レベルとをとる入力信号の供給ラインに接続され、
上記第２、第４、および第６のスイッチングトランジスタのゲートが、
上記入力信号の反転信号の供給ラインに接続されている
通信システム。 - データを低振幅で線路に送信するドライバアンプ回路を含む送信装置と、
上記送信装置から送信されたデータを受信する受信装置と、を有し、
上記送信装置のドライバアンプ回路は、
ゲートに制御電圧が供給される第１導電型の第１の電流源トランジスタおよび第２の電流源トランジスタと、
第１導電型の第１のスイッチングトランジスタおよび第２のスイッチングトランジスタと、
第２導電型の第３のスイッチングトランジスタおよび第４のスイッチングトランジスタと、
第１、第２、第３、第４、第５、および第６の抵抗素子と、
第１の出力ノードおよび第２の出力ノードと、を有し、
上記第１のスイッチングトランジスタは、
ソースが第１の電源電位に接続され、
ドレインが上記第１の抵抗素子を介して上記第１の出力ノードに接続され、
上記第２のスイッチングトランジスタは、
ソースが第１の電源電位に接続され、
ドレインが上記第２の抵抗素子を介して上記第２の出力ノードに接続され、
上記第３のスイッチングトランジスタは、
ソースが第２の電源電位に接続され、
ドレインが上記第３の抵抗素子を介して上記第１の出力ノードに接続され、
上記第４のスイッチングトランジスタは、
ソースが第２の電源電位に接続され、
ドレインが上記第４の抵抗素子を介して上記第２の出力ノードに接続され、
上記第１の電流源トランジスタは、
ソースが第１の電源電位に接続され、
ドレインが上記第５の抵抗素子を介して上記第１の出力ノードに接続され、
上記第２の電流源トランジスタは、
ソースが第１の電源電位に接続され、
ドレインが上記第６の抵抗素子を介して上記第２の出力ノードに接続され、
上記第１および第３のスイッチングトランジスタのゲートが、
第１の導電型トランジスタを非導通状態、第２の導電型トランジスタを導通状態とする第１レベルと、第１の導電型トランジスタを導通状態、第２の導電型トランジスタを非導通状態とする第２レベルとをとる入力信号の供給ラインに接続され、
上記第２および第４のスイッチングトランジスタのゲートが、
上記入力信号の反転信号の供給ラインに接続されている
通信システム。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
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