JP3415508B2 - ドライバ回路及びその出力安定化方法 - Google Patents
ドライバ回路及びその出力安定化方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、特にＬＶＤＳイン
ターフェースに用いられるドライバ回路に関し、出力レ
ベルの安定化に適したドライバ回路及びその出力安定化
方法に関する。
ターフェースに用いられるドライバ回路に関し、出力レ
ベルの安定化に適したドライバ回路及びその出力安定化
方法に関する。
【０００２】
【従来の技術】近年、小振幅信号の高速伝送用インター
フェースとしてＬＶＤＳ（Low Voltage Differential S
ignals）が注目されている。ＬＶＤＳは、ＩＥＥＥにお
いて標準化が進められている差動小振幅インターフェー
スの規格である（参考文献「IEEE Standard for Low-Vo
ltage Differential Signails for SCI，LVDS P1596.3D
ecember 1993」）。
フェースとしてＬＶＤＳ（Low Voltage Differential S
ignals）が注目されている。ＬＶＤＳは、ＩＥＥＥにお
いて標準化が進められている差動小振幅インターフェー
スの規格である（参考文献「IEEE Standard for Low-Vo
ltage Differential Signails for SCI，LVDS P1596.3D
ecember 1993」）。
【０００３】このＬＶＤＳの規格では、ドライバ回路の
出力信号が１．０Ｖ〜１．４Ｖ程度の差動小振幅の信号
であることを規定している。ドライバ回路は、一定の信
号電流の電流経路を切替えることにより、レシーバ回路
との間の平衡伝送路と終端抵抗（１００Ω）とに電流を
流し、終端抵抗の両端に信号電圧を発生させ信号を伝送
することが大きな特徴である。
出力信号が１．０Ｖ〜１．４Ｖ程度の差動小振幅の信号
であることを規定している。ドライバ回路は、一定の信
号電流の電流経路を切替えることにより、レシーバ回路
との間の平衡伝送路と終端抵抗（１００Ω）とに電流を
流し、終端抵抗の両端に信号電圧を発生させ信号を伝送
することが大きな特徴である。
【０００４】従来のＬＶＤＳのドライバ回路の欠点の一
つとして、温度やプロセスのばらつきにより、出力レベ
ルがシフトして規格を外れてしまうことがあげられる。
つとして、温度やプロセスのばらつきにより、出力レベ
ルがシフトして規格を外れてしまうことがあげられる。
【０００５】このようなドライバ回路の一例を、図８に
示す。図中、符号１，６は、電流源トランジスタであ
り、符号２〜５は、信号を切替えるための出力ＮＭＯＳ
トランジスタである。
示す。図中、符号１，６は、電流源トランジスタであ
り、符号２〜５は、信号を切替えるための出力ＮＭＯＳ
トランジスタである。
【０００６】出力端子７，８間には終端抵抗９が接続さ
れている。電流源トランジスタ１のゲートには、基準電
圧回路１３が出力するバイアス電圧であるＢＩＡＳ１が
印加されるようになっている。
れている。電流源トランジスタ１のゲートには、基準電
圧回路１３が出力するバイアス電圧であるＢＩＡＳ１が
印加されるようになっている。
【０００７】出力ＮＭＯＳトランジスタ２，５のゲート
には、出力ＮＭＯＳトランジスタ３，４のゲート信号の
反転信号が入力されるようになっている。その入力信号
により電流経路が切替わるとともに、終端抵抗９に流れ
る電流により出力端子７，８に出力レベルが発生する。
には、出力ＮＭＯＳトランジスタ３，４のゲート信号の
反転信号が入力されるようになっている。その入力信号
により電流経路が切替わるとともに、終端抵抗９に流れ
る電流により出力端子７，８に出力レベルが発生する。
【０００８】また、温度、プロセスのばらつきによる電
流源の電流の変動を安定化させるために、電流源トラン
ジスタ１のゲートに与えるＢＩＡＳ１を基準電圧回路１
３により発生させている。なお、図中符号１４は、チッ
プ又は回路内外境界線を示している。
流源の電流の変動を安定化させるために、電流源トラン
ジスタ１のゲートに与えるＢＩＡＳ１を基準電圧回路１
３により発生させている。なお、図中符号１４は、チッ
プ又は回路内外境界線を示している。
【０００９】ここで、基準電圧回路１３の構成の一例
を、後述する図２を用いて説明する。基準電圧回路１３
は一般的にセンスアンプ等で構成され、外部端子である
定電流入力端子１２とＢＩＡＳ１を印加する端子とを有
している。また、基準電圧回路１３はＩ／Ｏセル１セル
で構成可能である。
を、後述する図２を用いて説明する。基準電圧回路１３
は一般的にセンスアンプ等で構成され、外部端子である
定電流入力端子１２とＢＩＡＳ１を印加する端子とを有
している。また、基準電圧回路１３はＩ／Ｏセル１セル
で構成可能である。
【００１０】そして、定電流入力端子１２より入力され
た定電流により生成される電圧と、ＰＭＯＳトランジス
タ１５，１６により生成される基準電圧とがセンスアン
プに入力され、これにより、電流を安定させるためのＢ
ＩＡＳ１が図８の電流源トランジスタ１に供給される。
なお、図中符号１７，１８，１９，２２はＰＭＯＳトラ
ンジスタであり、符号２０，２１はＮＭＯＳトランジス
タである。
た定電流により生成される電圧と、ＰＭＯＳトランジス
タ１５，１６により生成される基準電圧とがセンスアン
プに入力され、これにより、電流を安定させるためのＢ
ＩＡＳ１が図８の電流源トランジスタ１に供給される。
なお、図中符号１７，１８，１９，２２はＰＭＯＳトラ
ンジスタであり、符号２０，２１はＮＭＯＳトランジス
タである。
【００１１】また、図８の電流源トランジスタ６のゲー
トには、電流源トランジスタ１のドレイン電圧が入力さ
れる。電流源トランジスタ１は、ＢＩＡＳ１により電流
量が制御される。電流源トランジスタ１のドレイン電圧
は、電流源トランジスタ６がＯＮするために十分な電圧
である。
トには、電流源トランジスタ１のドレイン電圧が入力さ
れる。電流源トランジスタ１は、ＢＩＡＳ１により電流
量が制御される。電流源トランジスタ１のドレイン電圧
は、電流源トランジスタ６がＯＮするために十分な電圧
である。
【００１２】ところで、従来の構成では、温度、プロセ
スのばらつきに対する定電流の安定な供給は行えるが、
出力ＮＭＯＳトランジスタ２〜５の温度、プロセスのば
らつきによるＯＮ抵抗の変動による出力レベルの変動を
十分に抑えることができない。
スのばらつきに対する定電流の安定な供給は行えるが、
出力ＮＭＯＳトランジスタ２〜５の温度、プロセスのば
らつきによるＯＮ抵抗の変動による出力レベルの変動を
十分に抑えることができない。
【００１３】つまり、プロセスのばらつきにより、出力
ＮＭＯＳトランジスタ２〜５のしきい値電圧（Ｖｔ）が
高くなったりする。また、温度が高い条件では、全体と
して電流源トランジスタ１のＯＮ抵抗が小さくなり、出
力ＮＭＯＳトランジスタ２〜５及び電流源トランジスタ
６のＯＮ抵抗が大きくなる。このため、出力レベルは全
体に電源（ＶＤＤ）側にシフトし、振幅中心（ＶＯＳ）
もＶＤＤ側にシフトする。
ＮＭＯＳトランジスタ２〜５のしきい値電圧（Ｖｔ）が
高くなったりする。また、温度が高い条件では、全体と
して電流源トランジスタ１のＯＮ抵抗が小さくなり、出
力ＮＭＯＳトランジスタ２〜５及び電流源トランジスタ
６のＯＮ抵抗が大きくなる。このため、出力レベルは全
体に電源（ＶＤＤ）側にシフトし、振幅中心（ＶＯＳ）
もＶＤＤ側にシフトする。
【００１４】逆にＶｔが低くなったり、温度が低い条件
では、全体として電流源トランジスタ１のＯＮ抵抗が大
きくなり、出力ＮＭＯＳトランジスタ２〜５及び電流源
トランジスタ６のＯＮ抵抗が小さくなる。このため、出
力レベルは全体にＧＮＤ側にシフトし、ＶＯＳもＧＮＤ
側にシフトする。
では、全体として電流源トランジスタ１のＯＮ抵抗が大
きくなり、出力ＮＭＯＳトランジスタ２〜５及び電流源
トランジスタ６のＯＮ抵抗が小さくなる。このため、出
力レベルは全体にＧＮＤ側にシフトし、ＶＯＳもＧＮＤ
側にシフトする。
【００１５】ここで、図１１に従来技術の温度、プロセ
スのばらつきによる出力ＨＩＧＨレベル（ＶＯＨ）、出
力ＬＯＷレベル（ＶＯＬ）と振幅中心（ＶＯＳ）との変
動を示す。
スのばらつきによる出力ＨＩＧＨレベル（ＶＯＨ）、出
力ＬＯＷレベル（ＶＯＬ）と振幅中心（ＶＯＳ）との変
動を示す。
【００１６】振幅中心はＶＯＳ＝（ＶＯＨ＋ＶＯＬ）／
２で定義され、ＬＶＤＳの規格ではＶＯＳ＝１．１２５
〜１．２７５（Ｖ）と定められている。ここで、プロセ
スのばらつきによりＶｔが高くなったり、温度が高い条
件では、出力レベルが全体にＶＤＤ側にシフトし、ＶＯ
ＳもＶＤＤ側にシフトし、ＶＯＳのｍａｘ側の規格をオ
ーバーする。
２で定義され、ＬＶＤＳの規格ではＶＯＳ＝１．１２５
〜１．２７５（Ｖ）と定められている。ここで、プロセ
スのばらつきによりＶｔが高くなったり、温度が高い条
件では、出力レベルが全体にＶＤＤ側にシフトし、ＶＯ
ＳもＶＤＤ側にシフトし、ＶＯＳのｍａｘ側の規格をオ
ーバーする。
【００１７】また、逆にＶｔが低くなったり、温度が下
がる条件においては、出力レベルが全体にＧＮＤ側にシ
フトし、ＶＯＳもＧＮＤ側にシフトし、ＶＯＳのｍｉｎ
側の規格をオーバーする。
がる条件においては、出力レベルが全体にＧＮＤ側にシ
フトし、ＶＯＳもＧＮＤ側にシフトし、ＶＯＳのｍｉｎ
側の規格をオーバーする。
【００１８】よって、このように温度、プロセス等が変
化する場合においても、出力レベルのばらつきが抑えら
れるドライバ回路が要求される。
化する場合においても、出力レベルのばらつきが抑えら
れるドライバ回路が要求される。
【００１９】このような要請に応えるために、たとえば
特開平１１−８５３４３号公報では、上下の電流源トラ
ンジスタのバイアスを帰還基準電圧回路により生成する
ことで、温度やプロセスばらつきに対するドライバ回路
の出力レベルのばらつきを抑えるようにしている。
特開平１１−８５３４３号公報では、上下の電流源トラ
ンジスタのバイアスを帰還基準電圧回路により生成する
ことで、温度やプロセスばらつきに対するドライバ回路
の出力レベルのばらつきを抑えるようにしている。
【００２０】すなわち、図９に示すように、電流源トラ
ンジスタ１，６と、出力ＮＭＯＳトランジスタ２〜５が
備えられている。出力端子７，８間には終端抵抗９が接
続されている。電流源トランジスタ１と電流源トランジ
スタ６とのゲートには、帰還基準電圧回路２４からＢＩ
ＡＳ１、ＢＩＡＳ２がそれぞれ与えられるようになって
いる。
ンジスタ１，６と、出力ＮＭＯＳトランジスタ２〜５が
備えられている。出力端子７，８間には終端抵抗９が接
続されている。電流源トランジスタ１と電流源トランジ
スタ６とのゲートには、帰還基準電圧回路２４からＢＩ
ＡＳ１、ＢＩＡＳ２がそれぞれ与えられるようになって
いる。
【００２１】帰還基準電圧回路２４は、図１０に示すよ
うに、回路外部から印加されるＨＩＧＨ側基準電圧（Ｖ
Ｈ）の端子、ＬＯＷ側基準電圧（ＶＬ）の端子、基準抵
抗２５を接続する端子２６〜２９、ＢＩＡＳ１、ＢＩＡ
Ｓ２を出力する端子を有している。端子２７，２８間に
は、基準抵抗２５が設けられている。
うに、回路外部から印加されるＨＩＧＨ側基準電圧（Ｖ
Ｈ）の端子、ＬＯＷ側基準電圧（ＶＬ）の端子、基準抵
抗２５を接続する端子２６〜２９、ＢＩＡＳ１、ＢＩＡ
Ｓ２を出力する端子を有している。端子２７，２８間に
は、基準抵抗２５が設けられている。
【００２２】また、基準電圧ＶＨ，ＶＬを入力とする比
較器３０，３１を有している。また、出力ＨＩＧＨレベ
ルを作成するトランジスタ３４，３５、出力ＬＯＷレベ
ルを作成するトランジスタ３７，３８及び安定化を図る
キャパシタ３２，３３を有している。
較器３０，３１を有している。また、出力ＨＩＧＨレベ
ルを作成するトランジスタ３４，３５、出力ＬＯＷレベ
ルを作成するトランジスタ３７，３８及び安定化を図る
キャパシタ３２，３３を有している。
【００２３】帰還基準電圧回路２４は、トランジスタ３
４〜３８により、ドライバ回路の出力レベルを擬似的に
帰還基準電圧回路２４内に発生させる。それを帰還電圧
とし、基準電圧ＶＨ，ＶＬと比較器３０，３１とにより
比較し、その比較結果によりＢＩＡＳ１，ＢＩＡＳ２の
制御を行う。
４〜３８により、ドライバ回路の出力レベルを擬似的に
帰還基準電圧回路２４内に発生させる。それを帰還電圧
とし、基準電圧ＶＨ，ＶＬと比較器３０，３１とにより
比較し、その比較結果によりＢＩＡＳ１，ＢＩＡＳ２の
制御を行う。
【００２４】そして、帰還基準電圧回路２４より出力さ
れたＢＩＡＳ１，ＢＩＡＳ２は、電流源の電流を安定さ
せ出力レベルをより精度良く補正するためのＢＩＡＳ
１，ＢＩＡＳ２を、図９の電流源トランジスタ１，６に
供給するようになっている。
れたＢＩＡＳ１，ＢＩＡＳ２は、電流源の電流を安定さ
せ出力レベルをより精度良く補正するためのＢＩＡＳ
１，ＢＩＡＳ２を、図９の電流源トランジスタ１，６に
供給するようになっている。
【００２５】
【発明が解決しようとする課題】ところが、上述した先
行技術では、帰還基準電圧回路２４を構成する回路規模
が大きくなるという欠点がある。すなわち、ドライバ回
路の出力信号と、基準電圧ＶＨ，ＶＬを比較するための
比較器３０，３１とがＢＩＡＳ１，ＢＩＡＳ２のそれぞ
れに必要となるためである。
行技術では、帰還基準電圧回路２４を構成する回路規模
が大きくなるという欠点がある。すなわち、ドライバ回
路の出力信号と、基準電圧ＶＨ，ＶＬを比較するための
比較器３０，３１とがＢＩＡＳ１，ＢＩＡＳ２のそれぞ
れに必要となるためである。
【００２６】また、精度の良い基準電圧ＶＨ，ＶＬと基
準抵抗２５とを必要とするばかりか、これらを内部で構
成する場合、精度の良い抵抗や基準電圧の生成が技術的
に困難である。また、精度が低いものを使用すると、帰
還基準電圧回路２４の精度が悪化することになり、正確
な補正ができない。
準抵抗２５とを必要とするばかりか、これらを内部で構
成する場合、精度の良い抵抗や基準電圧の生成が技術的
に困難である。また、精度が低いものを使用すると、帰
還基準電圧回路２４の精度が悪化することになり、正確
な補正ができない。
【００２７】現実的に、これらを外部から供給すると、
外部接続用の端子２６〜２９として４端子必要となり、
帰還基準電圧回路２４だけでＩ／Ｏブロックが最低４セ
ルは必要となる。よって、回路規模が大きくなるばかり
か、外部端子数の増加によるピン数の増加によってコス
トアップを招いてしまう。
外部接続用の端子２６〜２９として４端子必要となり、
帰還基準電圧回路２４だけでＩ／Ｏブロックが最低４セ
ルは必要となる。よって、回路規模が大きくなるばかり
か、外部端子数の増加によるピン数の増加によってコス
トアップを招いてしまう。
【００２８】さらには、帰還基準電圧回路２４は回路規
模が大きいため、複数の出力バッファに共通に用いよう
とすると、出力レベルの帰還電圧は帰還基準電圧回路２
４内で生成させるため、チップ内の配置位置によるドラ
イバ回路の出力レベルのばらつきに対する補正の精度が
悪化するという問題もある。
模が大きいため、複数の出力バッファに共通に用いよう
とすると、出力レベルの帰還電圧は帰還基準電圧回路２
４内で生成させるため、チップ内の配置位置によるドラ
イバ回路の出力レベルのばらつきに対する補正の精度が
悪化するという問題もある。
【００２９】ちなみに、他のＬＶＤＳのドライバ回路と
して、たとえば特開平１１−００８５４２号公報に示さ
れるように、出力トランジスタに供給する電圧を電圧制
御回路にて制御することにより、振幅の変動を制圧する
ようにしたものがある。
して、たとえば特開平１１−００８５４２号公報に示さ
れるように、出力トランジスタに供給する電圧を電圧制
御回路にて制御することにより、振幅の変動を制圧する
ようにしたものがある。
【００３０】ところが、この先行技術では、出力トラン
ジスタへの供給電圧を制御することにより、振幅の制圧
は可能であるが、電圧制御回路自体の振幅中心のばらつ
きは抑えることが困難となっている。
ジスタへの供給電圧を制御することにより、振幅の制圧
は可能であるが、電圧制御回路自体の振幅中心のばらつ
きは抑えることが困難となっている。
【００３１】また、他のＬＶＤＳのドライバ回路とし
て、たとえば特開平１１−００８５３５号公報に示され
るものもあるが、この先行技術に示されたものは回路構
成が大規模になるという問題がある。
て、たとえば特開平１１−００８５３５号公報に示され
るものもあるが、この先行技術に示されたものは回路構
成が大規模になるという問題がある。
【００３２】本発明は、このような状況に鑑みてなされ
たものであり、ＬＶＤＳインターフェースに用いられる
ドライバ回路において、回路規模を小さくでき、かつプ
ロセスや温度による出力レベルの変動を抑えることがで
きるドライバ回路及びその出力安定化方法を提供するこ
とができるようにするものである。
たものであり、ＬＶＤＳインターフェースに用いられる
ドライバ回路において、回路規模を小さくでき、かつプ
ロセスや温度による出力レベルの変動を抑えることがで
きるドライバ回路及びその出力安定化方法を提供するこ
とができるようにするものである。
【００３３】
【課題を解決するための手段】本発明のドライバ回路
は、一端が第１の基準電源に接続されるとともに、ゲー
トに第１の基準電源からの電流の変動を安定化させるた
めのバイアス電圧が印加される第１の電流源トランジス
タと、ゲートが第１の電流源トランジスタの他端に接続
され、他端が第２の基準電源に接続された第２の電流源
トランジスタと、第１の電流源トランジスタの他端と第
２の電流源トランジスタの一端との間に、一端が第１の
電流源トランジスタの他端に接続された第１の出力トラ
ンジスタと、一端が第２の電流源トランジスタの一端に
接続され、その他端が第１の出力トランジスタの他端に
接続される第２の出力トランジスタと、第１の電流源ト
ランジスタの他端と第２の電流源トランジスタの一端と
の間に、一端が第１の電流源トランジスタの他端に接続
された第３の出力トランジスタと、一端が第２の電流源
トランジスタの一端に接続され、その他端が第３の出力
トランジスタの他端に接続される第４の出力トランジス
タと、第１及び第２の出力トランジスタ間に設けられた
第１の出力端子と、第３及び第４の出力トランジスタ間
に設けられた第２の出力端子と、第１及び第２の出力端
子間に設けられた終端抵抗とを備えるドライバ回路であ
って、第１の出力トランジスタと第４の出力トランジス
タのゲートには第２の出力トランジスタと第３の出力ト
ランジスタのゲート信号の反転信号が入力され、終端抵
抗の両端に各々第１、第２、第３、第４の出力トランジ
スタと温度やプロセスの変動によるＯＮ抵抗の変動する
方向が同一であるクランプ回路を設けたことを特徴とす
る。また、クランプ回路は、第１及び第２のＭＯＳトラ
ンジスタで構成され、一端及びゲートが共通とされて第
１の基準電源に接続されるとともに、他端が終端抵抗側
に接続されているようにすることができる。また、第１
及び第２のＭＯＳトランジスタは、ＮＭＯＳで構成さ
れ、一端はドレインであり、他端はソースであるように
することができる。また、クランプ回路は、同一チップ
内に設けられているとともに、第１〜４の出力トランジ
スタと温度やプロセスの変動によるＯＮ抵抗の変動する
方向が同一とされているようにすることができる。ま
た、バイアス電圧は、基準電圧回路より供給されるとと
もに、第２の電流源トランジスタへのゲートには第１の
電流源トランジスタの他端からの電圧が印加されるよう
にすることができる。また、バイアス電圧は、第１及び
第２の電流源トランジスタへのゲートにそれぞれ印加さ
れるようにすることができる。また、クランプ回路のゲ
ートへは、テスト時や出力イネーブルの機能が必要なと
き、これらの信号の論理を組んだ論理信号が供給可能と
なっているようにすることができる。本発明のドライバ
回路の出力安定化方法は、第１の電流源トランジスタの
一端を第１の基準電源に接続するとともに、ゲートに第
１の基準電源からの電流の変動を安定化させるためのバ
イアス電圧を印加する第１の工程と、第２の電流源トラ
ンジスタのゲートを第１の電流源トランジスタの他端に
接続し、他端を第２の基準電源に接続する第２の工程
と、第１の電流源トランジスタの他端と第２の電流源ト
ランジスタの一端との間に、第１の出力トランジスタの
一端を第１の電流源トランジスタの他端に接続し、その
他端が第１の出力トランジスタの他端に接続される第２
の出力トランジスタの一端を第２の電流源トランジスタ
の一端に接続し、その他端を第１の出力トランジスタの
他端に接続する第３の工程と、第１の電流源トランジス
タの他端と第２の電流源トランジスタの一端との間に、
第３の出力トランジスタの一端を第１の電流源トランジ
スタの他端に接続し、第４の出力トランジスタの一端を
第２の電流源トランジスタの一端に接続し、その他端を
第３の出力トランジスタの他端に接続する第４の工程
と、第１及び第２の出力トランジスタ間に第１の出力端
子を設ける第５の工程と、第３及び第４の出力トランジ
スタ間に第２の出力端子を設ける第６の工程と、第１及
び第２の出力端子間に終端抵抗を設ける第７の工程と、
第１の出力トランジスタと第４の出力トランジスタのゲ
ートには第２の出力トランジスタと第３の出力トランジ
スタのゲート信号の反転信号を入力し、終端抵抗の両端
に各々第１、第２、第３、第４の出力トランジスタと温
度やプロセスの変動によるＯＮ抵抗の変動する方向が同
一であるクランプ回路を設ける第８の工程とを備えるこ
とを特徴とする。また、第８の工程には、クランプ回路
を、第１及び第２のＭＯＳトランジスタで構成し、一端
及びゲートを共通として第１の基準電源に接続するとと
もに、他端を終端抵抗側に接続する第９の工程が含まれ
るようにすることができる。また、第９の工程には、第
１及び第２のＭＯＳトランジスタを、ＮＭＯＳで構成
し、一端をドレインとするとともに、他端をソースとす
る第１０の工程が含まれるようにすることができる。ま
た、第８〜１０の工程には、クランプ回路を、同一チッ
プ内に設けるとともに、第１〜４の出力トランジスタと
温度やプロセスの変動によるＯＮ抵抗の変動する方向を
同一とする第１１の工程が含まれるようにすることがで
きる。また、第１の工程には、バイアス電圧を、基準電
圧回路より供給する第１２の工程が含まれ、第２の工程
には、第２の電流源トランジスタへのゲートに第１の電
流源トランジスタの他端からの電圧を印加する第１３の
工程が含まれるようにすることができる。また、第１及
び第２の工程には、バイアス電圧を、第１及び第２の電
流源トランジスタへのゲートにそれぞれ印加する第１４
の工程が含まれるようにすることができる。また、第８
〜第１１の工程には、クランプ回路のゲートへ、テスト
時や出力イネーブルの機能が必要なとき、これらの信号
の論理を組んだ論理信号を供給する第１５の工程が含ま
れるようにすることができる。本発明に係るドライバ回
路及びその出力安定化方法においては、第１の電流源ト
ランジスタの一端を第１の基準電源に接続するととも
に、ゲートに第１の基準電源からの電流の変動を安定化
させるためのバイアス電圧を印加し、第２の電流源トラ
ンジスタのゲートを第１の電流源トランジスタの他端に
接続し、他端を第２の基準電圧に接続し、第１の電流源
トランジスタと第２の電流源トランジスタとの間に第１
及び第２の出力トランジスタを直列に接続し、第３及び
第４の出力トランジスタを第１の電流源トランジスタと
第２の電流源トランジスタとの間に直列に接続するとと
もに、第１及び第２の出力トランジスタに対し並列接続
し、第１及び第２の出力トランジスタ間に第１の出力端
子を設け、第３及び第４の出力トランジスタ間に第２の
出力端子を設け、第１及び第２の出力端子間に終端抵抗
を設け、終端抵抗の両端に第１〜４の出力トランジスタ
と温度やプロセスの変動によるＯＮ抵抗の変動する方向
が同一とされているクランプ回路を各々設けるようにす
る。
は、一端が第１の基準電源に接続されるとともに、ゲー
トに第１の基準電源からの電流の変動を安定化させるた
めのバイアス電圧が印加される第１の電流源トランジス
タと、ゲートが第１の電流源トランジスタの他端に接続
され、他端が第２の基準電源に接続された第２の電流源
トランジスタと、第１の電流源トランジスタの他端と第
２の電流源トランジスタの一端との間に、一端が第１の
電流源トランジスタの他端に接続された第１の出力トラ
ンジスタと、一端が第２の電流源トランジスタの一端に
接続され、その他端が第１の出力トランジスタの他端に
接続される第２の出力トランジスタと、第１の電流源ト
ランジスタの他端と第２の電流源トランジスタの一端と
の間に、一端が第１の電流源トランジスタの他端に接続
された第３の出力トランジスタと、一端が第２の電流源
トランジスタの一端に接続され、その他端が第３の出力
トランジスタの他端に接続される第４の出力トランジス
タと、第１及び第２の出力トランジスタ間に設けられた
第１の出力端子と、第３及び第４の出力トランジスタ間
に設けられた第２の出力端子と、第１及び第２の出力端
子間に設けられた終端抵抗とを備えるドライバ回路であ
って、第１の出力トランジスタと第４の出力トランジス
タのゲートには第２の出力トランジスタと第３の出力ト
ランジスタのゲート信号の反転信号が入力され、終端抵
抗の両端に各々第１、第２、第３、第４の出力トランジ
スタと温度やプロセスの変動によるＯＮ抵抗の変動する
方向が同一であるクランプ回路を設けたことを特徴とす
る。また、クランプ回路は、第１及び第２のＭＯＳトラ
ンジスタで構成され、一端及びゲートが共通とされて第
１の基準電源に接続されるとともに、他端が終端抵抗側
に接続されているようにすることができる。また、第１
及び第２のＭＯＳトランジスタは、ＮＭＯＳで構成さ
れ、一端はドレインであり、他端はソースであるように
することができる。また、クランプ回路は、同一チップ
内に設けられているとともに、第１〜４の出力トランジ
スタと温度やプロセスの変動によるＯＮ抵抗の変動する
方向が同一とされているようにすることができる。ま
た、バイアス電圧は、基準電圧回路より供給されるとと
もに、第２の電流源トランジスタへのゲートには第１の
電流源トランジスタの他端からの電圧が印加されるよう
にすることができる。また、バイアス電圧は、第１及び
第２の電流源トランジスタへのゲートにそれぞれ印加さ
れるようにすることができる。また、クランプ回路のゲ
ートへは、テスト時や出力イネーブルの機能が必要なと
き、これらの信号の論理を組んだ論理信号が供給可能と
なっているようにすることができる。本発明のドライバ
回路の出力安定化方法は、第１の電流源トランジスタの
一端を第１の基準電源に接続するとともに、ゲートに第
１の基準電源からの電流の変動を安定化させるためのバ
イアス電圧を印加する第１の工程と、第２の電流源トラ
ンジスタのゲートを第１の電流源トランジスタの他端に
接続し、他端を第２の基準電源に接続する第２の工程
と、第１の電流源トランジスタの他端と第２の電流源ト
ランジスタの一端との間に、第１の出力トランジスタの
一端を第１の電流源トランジスタの他端に接続し、その
他端が第１の出力トランジスタの他端に接続される第２
の出力トランジスタの一端を第２の電流源トランジスタ
の一端に接続し、その他端を第１の出力トランジスタの
他端に接続する第３の工程と、第１の電流源トランジス
タの他端と第２の電流源トランジスタの一端との間に、
第３の出力トランジスタの一端を第１の電流源トランジ
スタの他端に接続し、第４の出力トランジスタの一端を
第２の電流源トランジスタの一端に接続し、その他端を
第３の出力トランジスタの他端に接続する第４の工程
と、第１及び第２の出力トランジスタ間に第１の出力端
子を設ける第５の工程と、第３及び第４の出力トランジ
スタ間に第２の出力端子を設ける第６の工程と、第１及
び第２の出力端子間に終端抵抗を設ける第７の工程と、
第１の出力トランジスタと第４の出力トランジスタのゲ
ートには第２の出力トランジスタと第３の出力トランジ
スタのゲート信号の反転信号を入力し、終端抵抗の両端
に各々第１、第２、第３、第４の出力トランジスタと温
度やプロセスの変動によるＯＮ抵抗の変動する方向が同
一であるクランプ回路を設ける第８の工程とを備えるこ
とを特徴とする。また、第８の工程には、クランプ回路
を、第１及び第２のＭＯＳトランジスタで構成し、一端
及びゲートを共通として第１の基準電源に接続するとと
もに、他端を終端抵抗側に接続する第９の工程が含まれ
るようにすることができる。また、第９の工程には、第
１及び第２のＭＯＳトランジスタを、ＮＭＯＳで構成
し、一端をドレインとするとともに、他端をソースとす
る第１０の工程が含まれるようにすることができる。ま
た、第８〜１０の工程には、クランプ回路を、同一チッ
プ内に設けるとともに、第１〜４の出力トランジスタと
温度やプロセスの変動によるＯＮ抵抗の変動する方向を
同一とする第１１の工程が含まれるようにすることがで
きる。また、第１の工程には、バイアス電圧を、基準電
圧回路より供給する第１２の工程が含まれ、第２の工程
には、第２の電流源トランジスタへのゲートに第１の電
流源トランジスタの他端からの電圧を印加する第１３の
工程が含まれるようにすることができる。また、第１及
び第２の工程には、バイアス電圧を、第１及び第２の電
流源トランジスタへのゲートにそれぞれ印加する第１４
の工程が含まれるようにすることができる。また、第８
〜第１１の工程には、クランプ回路のゲートへ、テスト
時や出力イネーブルの機能が必要なとき、これらの信号
の論理を組んだ論理信号を供給する第１５の工程が含ま
れるようにすることができる。本発明に係るドライバ回
路及びその出力安定化方法においては、第１の電流源ト
ランジスタの一端を第１の基準電源に接続するととも
に、ゲートに第１の基準電源からの電流の変動を安定化
させるためのバイアス電圧を印加し、第２の電流源トラ
ンジスタのゲートを第１の電流源トランジスタの他端に
接続し、他端を第２の基準電圧に接続し、第１の電流源
トランジスタと第２の電流源トランジスタとの間に第１
及び第２の出力トランジスタを直列に接続し、第３及び
第４の出力トランジスタを第１の電流源トランジスタと
第２の電流源トランジスタとの間に直列に接続するとと
もに、第１及び第２の出力トランジスタに対し並列接続
し、第１及び第２の出力トランジスタ間に第１の出力端
子を設け、第３及び第４の出力トランジスタ間に第２の
出力端子を設け、第１及び第２の出力端子間に終端抵抗
を設け、終端抵抗の両端に第１〜４の出力トランジスタ
と温度やプロセスの変動によるＯＮ抵抗の変動する方向
が同一とされているクランプ回路を各々設けるようにす
る。
【００３４】
【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。
て説明する。
【００３５】（第１の実施の形態）図１は、本発明のド
ライバ回路の第１の実施の形態を示す回路図、図２は、
図１の基準電圧回路の詳細を示す回路図、図３〜図６
は、図１のドライバ回路の動作を説明するための図であ
る。
ライバ回路の第１の実施の形態を示す回路図、図２は、
図１の基準電圧回路の詳細を示す回路図、図３〜図６
は、図１のドライバ回路の動作を説明するための図であ
る。
【００３６】なお、以下に説明する図において、図８及
び図９と共通する部分には同一符号を付すものとする。
び図９と共通する部分には同一符号を付すものとする。
【００３７】図１に示すドライバ回路は、図８と同様
に、電流源トランジスタ１，６、信号を切替えるための
出力ＮＭＯＳトランジスタ２〜５、終端抵抗９、出力端
子７，８を備えている。ここで、電流源トランジスタ１
は第１の電流源トランジスタであり、電流源トランジス
タ６は第２の電流源トランジスタである。また、出力Ｎ
ＭＯＳトランジスタ２は第１の出力トランジスタであ
り、出力ＮＭＯＳトランジスタ４は第２の出力トランジ
スタであり、出力ＮＭＯＳトランジスタ３は第３の出力
トランジスタであり、出力ＮＭＯＳトランジスタ５は第
４の出力トランジスタである。また、出力端子７は第１
の出力端子であり、出力端子８は第２の出力端子であ
る。
に、電流源トランジスタ１，６、信号を切替えるための
出力ＮＭＯＳトランジスタ２〜５、終端抵抗９、出力端
子７，８を備えている。ここで、電流源トランジスタ１
は第１の電流源トランジスタであり、電流源トランジス
タ６は第２の電流源トランジスタである。また、出力Ｎ
ＭＯＳトランジスタ２は第１の出力トランジスタであ
り、出力ＮＭＯＳトランジスタ４は第２の出力トランジ
スタであり、出力ＮＭＯＳトランジスタ３は第３の出力
トランジスタであり、出力ＮＭＯＳトランジスタ５は第
４の出力トランジスタである。また、出力端子７は第１
の出力端子であり、出力端子８は第２の出力端子であ
る。
【００３８】そして、電流源トランジスタ１のソースは
第１の基準電源としての基準電源（ＶＤＤ）に接続され
ているとともに、ゲートには電流の変動を安定化させる
ためのバイアス電圧であるＢＩＡＳ１が印加されるよう
になっている。
第１の基準電源としての基準電源（ＶＤＤ）に接続され
ているとともに、ゲートには電流の変動を安定化させる
ためのバイアス電圧であるＢＩＡＳ１が印加されるよう
になっている。
【００３９】電流源トランジスタ６の一端を電流源トラ
ンジスタ１の他端に接続し、他端を第２の基準電圧とし
ての基準電圧（ＧＮＤ）に接続し、電流源トランジスタ
１，６間に出力ＮＭＯＳトランジスタ２，４を直列に接
続し、出力ＮＭＯＳトランジスタ３，５を電流源トラン
ジスタ１，６間に直列に接続するとともに、出力ＮＭＯ
Ｓトランジスタ２，４に対し並列接続し、出力ＮＭＯＳ
トランジスタ２，４間に出力端子７を設け、出力ＮＭＯ
Ｓトランジスタ３，５間に出力端子８を設け、出力端子
７，８間に終端抵抗９を設け、終端抵抗９の両端に出力
ＮＭＯＳトランジスタ２〜５と温度やプロセスの変動に
よるＯＮ抵抗の変動する方向が同一とされているクラン
プ回路であるＮＭＯＳトランジスタ１０，１１を各々設
けるようにした。
ンジスタ１の他端に接続し、他端を第２の基準電圧とし
ての基準電圧（ＧＮＤ）に接続し、電流源トランジスタ
１，６間に出力ＮＭＯＳトランジスタ２，４を直列に接
続し、出力ＮＭＯＳトランジスタ３，５を電流源トラン
ジスタ１，６間に直列に接続するとともに、出力ＮＭＯ
Ｓトランジスタ２，４に対し並列接続し、出力ＮＭＯＳ
トランジスタ２，４間に出力端子７を設け、出力ＮＭＯ
Ｓトランジスタ３，５間に出力端子８を設け、出力端子
７，８間に終端抵抗９を設け、終端抵抗９の両端に出力
ＮＭＯＳトランジスタ２〜５と温度やプロセスの変動に
よるＯＮ抵抗の変動する方向が同一とされているクラン
プ回路であるＮＭＯＳトランジスタ１０，１１を各々設
けるようにした。
【００４０】図８と相違する部分は、終端抵抗９の両端
に、クランプ回路であるＮＭＯＳトランジスタ１０，１
１を接続している点にある。ここで、ＮＭＯＳトランジ
スタ１０は第１のＭＯＳトランジスタであり、ＮＭＯＳ
トランジスタ１１は第２のＭＯＳトランジスタである。
に、クランプ回路であるＮＭＯＳトランジスタ１０，１
１を接続している点にある。ここで、ＮＭＯＳトランジ
スタ１０は第１のＭＯＳトランジスタであり、ＮＭＯＳ
トランジスタ１１は第２のＭＯＳトランジスタである。
【００４１】これらのクランプ回路は、同一チップ内に
設けられている。また、これらのクランプ回路は、出力
ＮＭＯＳトランジスタ２〜５と温度、プロセスの変動に
よるＯＮ抵抗の変動する方向が同一とされている。
設けられている。また、これらのクランプ回路は、出力
ＮＭＯＳトランジスタ２〜５と温度、プロセスの変動に
よるＯＮ抵抗の変動する方向が同一とされている。
【００４２】そして、電流源トランジスタ６のゲートに
は、電流源トランジスタ１のドレイン電圧が入力される
ようになっている。また、出力ＮＭＯＳトランジスタ
２，５のゲートには、出力ＮＭＯＳトランジスタ３，４
のゲート信号の反転信号が入力されるようになってい
る。その入力信号により電流経路が切替わるとともに、
終端抵抗９に流れる電流により出力端子７，８に出力レ
ベルが発生する。
は、電流源トランジスタ１のドレイン電圧が入力される
ようになっている。また、出力ＮＭＯＳトランジスタ
２，５のゲートには、出力ＮＭＯＳトランジスタ３，４
のゲート信号の反転信号が入力されるようになってい
る。その入力信号により電流経路が切替わるとともに、
終端抵抗９に流れる電流により出力端子７，８に出力レ
ベルが発生する。
【００４３】また、ＮＭＯＳトランジスタ１０，１１は
ダイオード接続されている。それらの他端であるソース
側は、出力端子７，８に接続されている。それらの一端
であるドレイン側は電源ＶＤＤに接続されている。さら
に、ドレイン−ゲートは共通とされている。
ダイオード接続されている。それらの他端であるソース
側は、出力端子７，８に接続されている。それらの一端
であるドレイン側は電源ＶＤＤに接続されている。さら
に、ドレイン−ゲートは共通とされている。
【００４４】電流源トランジスタ１のゲートには、定電
流入力端子１２を有する基準電圧回路１３からのバイア
ス電圧であるＢＩＡＳ１が印加されるようになってい
る。そのＢＩＡＳ１により、電流源トランジスタ１の電
流の変動が安定化されるようになっている。なお、図中
符号１４は、チップ又は回路内外境界線を示している。
流入力端子１２を有する基準電圧回路１３からのバイア
ス電圧であるＢＩＡＳ１が印加されるようになってい
る。そのＢＩＡＳ１により、電流源トランジスタ１の電
流の変動が安定化されるようになっている。なお、図中
符号１４は、チップ又は回路内外境界線を示している。
【００４５】基準電圧回路１３は、図２に示すように、
一般的にセンスアンプ等で構成されている。基準電圧回
路１３、上述した定電流入力端子１２とＢＩＡＳ１を出
力する端子とを有している。なお、図中符号１７，１
８，１９，２２はＰＭＯＳトランジスタであり、符号２
０，２１はＮＭＯＳトランジスタである。
一般的にセンスアンプ等で構成されている。基準電圧回
路１３、上述した定電流入力端子１２とＢＩＡＳ１を出
力する端子とを有している。なお、図中符号１７，１
８，１９，２２はＰＭＯＳトランジスタであり、符号２
０，２１はＮＭＯＳトランジスタである。
【００４６】次に、このような構成のドライバ回路の動
作について説明する。
作について説明する。
【００４７】まず、出力ＮＭＯＳトランジスタ２，５の
ゲートに出力ＮＭＯＳトランジスタ３，４のゲート信号
の反転信号が入力されると、その入力信号により電流経
路が切替わる。そして、終端抵抗９に流れる電流によ
り、出力端子７，８に出力レベルが発生する。
ゲートに出力ＮＭＯＳトランジスタ３，４のゲート信号
の反転信号が入力されると、その入力信号により電流経
路が切替わる。そして、終端抵抗９に流れる電流によ
り、出力端子７，８に出力レベルが発生する。
【００４８】基準電圧回路１３は、定電流入力端子１２
からの定電流により生成される電圧と、ＰＭＯＳトラン
ジスタ１５，１６により生成される基準電圧とをセンス
アンプに入力する。次いで、定電流を安定させるＢＩＡ
Ｓ１を電流源トランジスタ１のゲートに供給する。電流
源トランジスタ６のゲートには、電流源トランジスタ１
のドレイン電圧が入力される。
からの定電流により生成される電圧と、ＰＭＯＳトラン
ジスタ１５，１６により生成される基準電圧とをセンス
アンプに入力する。次いで、定電流を安定させるＢＩＡ
Ｓ１を電流源トランジスタ１のゲートに供給する。電流
源トランジスタ６のゲートには、電流源トランジスタ１
のドレイン電圧が入力される。
【００４９】ここで、図３は、プロセス変動によるしき
い値電圧（Ｖｔ）毎に記述したグラフであり、図１の接
続状態における出力ＮＭＯＳトランジスタ２〜５とクラ
ンプ回路を構成するＮＭＯＳトランジスタ１０，１１と
のドレイン−ソース間の電位差と、ＯＮ抵抗変動カーブ
との関係を示したものである。
い値電圧（Ｖｔ）毎に記述したグラフであり、図１の接
続状態における出力ＮＭＯＳトランジスタ２〜５とクラ
ンプ回路を構成するＮＭＯＳトランジスタ１０，１１と
のドレイン−ソース間の電位差と、ＯＮ抵抗変動カーブ
との関係を示したものである。
【００５０】だだし、出力ＮＭＯＳトランジスタ２〜５
とＮＭＯＳトランジスタ１０，１１とはトランジスタ一
個分の値で示している。グラフ中で丸で囲んでいる部分
が本実施の形態の構成で使用している範囲である。つま
り、クランプ回路であるＮＭＯＳトランジスタ１０，１
１がダイオード接続されているため、ＯＮ抵抗の変動特
性は出力ＮＭＯＳトランジスタ２〜５の変動に比べ急激
に変化する特性を示す。
とＮＭＯＳトランジスタ１０，１１とはトランジスタ一
個分の値で示している。グラフ中で丸で囲んでいる部分
が本実施の形態の構成で使用している範囲である。つま
り、クランプ回路であるＮＭＯＳトランジスタ１０，１
１がダイオード接続されているため、ＯＮ抵抗の変動特
性は出力ＮＭＯＳトランジスタ２〜５の変動に比べ急激
に変化する特性を示す。
【００５１】また、温度、プロセスのばらつきによる出
力ＨＩＧＨレベル（ＶＯＨ）側のクランプ回路はＶｔ付
近で使用し、出力ＬＯＷレベル（ＶＯＬ）側のクランプ
回路はオンした領域で使用するようになっている。
力ＨＩＧＨレベル（ＶＯＨ）側のクランプ回路はＶｔ付
近で使用し、出力ＬＯＷレベル（ＶＯＬ）側のクランプ
回路はオンした領域で使用するようになっている。
【００５２】このことにより、ＶＯＨ側とＶＯＬ側との
出力レベルは、電源に対する差電位が異なるため、クラ
ンプ回路の抵抗値が変化する。このとき、ＶＯＨ側は高
抵抗となり、クランプ回路の電流量を減少させる。ＶＯ
Ｌ側は低抵抗となりクランプ回路の電流量を増加させ
る。
出力レベルは、電源に対する差電位が異なるため、クラ
ンプ回路の抵抗値が変化する。このとき、ＶＯＨ側は高
抵抗となり、クランプ回路の電流量を減少させる。ＶＯ
Ｌ側は低抵抗となりクランプ回路の電流量を増加させ
る。
【００５３】また、ＮＭＯＳトランジスタ１０，１１と
出力ＮＭＯＳトランジスタ２〜５とは温度、プロセスの
変動に対するＯＮ抵抗の変動する方向が同一である。こ
のため、出力ＮＭＯＳトランジスタ２〜５のＯＮ抵抗が
大きくなるときはＮＭＯＳトランジスタ１０，１１のＯ
Ｎ抵抗も大きくなり電流量を減少させる。出力トランジ
スタ２〜５のＯＮ抵抗が小さくなるときは、ＮＭＯＳト
ランジスタ１０，１１のＯＮ抵抗も小さくなり電流量を
増加させる。
出力ＮＭＯＳトランジスタ２〜５とは温度、プロセスの
変動に対するＯＮ抵抗の変動する方向が同一である。こ
のため、出力ＮＭＯＳトランジスタ２〜５のＯＮ抵抗が
大きくなるときはＮＭＯＳトランジスタ１０，１１のＯ
Ｎ抵抗も大きくなり電流量を減少させる。出力トランジ
スタ２〜５のＯＮ抵抗が小さくなるときは、ＮＭＯＳト
ランジスタ１０，１１のＯＮ抵抗も小さくなり電流量を
増加させる。
【００５４】ここで、ＮＭＯＳトランジスタ１０，１１
の動作を説明する。プロセスのばらつきによりＶｔが高
くなったり、温度が高い条件では、回路全体として電流
源トランジスタ１のＯＮ抵抗が小さくなり、出力ＮＭＯ
Ｓトランジスタ２〜５及び電流源トランジスタ６のＯＮ
抵抗が大きくなったりする。このため、出力レベルは全
体にＶＤＤ側にシフトし、ＶＯＳもＶＤＤ側にシフトす
る。
の動作を説明する。プロセスのばらつきによりＶｔが高
くなったり、温度が高い条件では、回路全体として電流
源トランジスタ１のＯＮ抵抗が小さくなり、出力ＮＭＯ
Ｓトランジスタ２〜５及び電流源トランジスタ６のＯＮ
抵抗が大きくなったりする。このため、出力レベルは全
体にＶＤＤ側にシフトし、ＶＯＳもＶＤＤ側にシフトす
る。
【００５５】このとき、ＮＭＯＳトランジスタ１０，１
１は、出力ＮＭＯＳトランジスタ２〜５に連動しＯＮ抵
抗が大きくなるように変動するため、ＮＭＯＳトランジ
スタ１０，１１に流れる電流が減少する。
１は、出力ＮＭＯＳトランジスタ２〜５に連動しＯＮ抵
抗が大きくなるように変動するため、ＮＭＯＳトランジ
スタ１０，１１に流れる電流が減少する。
【００５６】ＶＯＨ側で減少したクランプ回路の電流
は、ＶＯＨ側のレベルを決定する電流経路の全体のＯＮ
抵抗を増加させ、ＶＯＨ側のレベルがＶＤＤ側に上がる
のを抑える。また、ＶＯＬ側で減少したクランプ回路の
電流は電流源トランジスタ６に流れる電流量を減少さ
せ、ＶＯＬ側のレベルが上がるのを抑える。これによ
り、終端抵抗９に流れる電流の減少が抑えられること
で、振幅の減少が抑えられる。
は、ＶＯＨ側のレベルを決定する電流経路の全体のＯＮ
抵抗を増加させ、ＶＯＨ側のレベルがＶＤＤ側に上がる
のを抑える。また、ＶＯＬ側で減少したクランプ回路の
電流は電流源トランジスタ６に流れる電流量を減少さ
せ、ＶＯＬ側のレベルが上がるのを抑える。これによ
り、終端抵抗９に流れる電流の減少が抑えられること
で、振幅の減少が抑えられる。
【００５７】よって、出力レベルはＶＤＤ側へのシフト
が抑えられ、ＶＯＳもＶＤＤ側へのシフトが抑えられ
る。
が抑えられ、ＶＯＳもＶＤＤ側へのシフトが抑えられ
る。
【００５８】逆にＶｔが低くなったり、温度が低い条件
では、回路全体として電流源トランジスタ１のＯＮ抵抗
が大きくなり、出力ＮＭＯＳトランジスタ２〜５及び電
流源トランジスタ６のＯＮ抵抗が小さくなる。このた
め、出力レベルは全体にＧＮＤ側にシフトし、ＶＯＳも
ＧＮＤ側にシフトする。
では、回路全体として電流源トランジスタ１のＯＮ抵抗
が大きくなり、出力ＮＭＯＳトランジスタ２〜５及び電
流源トランジスタ６のＯＮ抵抗が小さくなる。このた
め、出力レベルは全体にＧＮＤ側にシフトし、ＶＯＳも
ＧＮＤ側にシフトする。
【００５９】このとき、ＭＯＳトランジスタ１０，１１
は出力ＮＭＯＳトランジスタ２〜５に連動しＯＮ抵抗が
小さくなるように変動するため、ＮＭＯＳトランジスタ
１０，１１に流れる電流が増加する。ＶＯＨ側で増加し
たクランプ回路の電流は、ＶＯＨ側のレベルを決定する
電流経路の全体のＯＮ抵抗を減少させ、ＶＯＨ側のレベ
ルがＧＮＤ側に下がるのを抑える。
は出力ＮＭＯＳトランジスタ２〜５に連動しＯＮ抵抗が
小さくなるように変動するため、ＮＭＯＳトランジスタ
１０，１１に流れる電流が増加する。ＶＯＨ側で増加し
たクランプ回路の電流は、ＶＯＨ側のレベルを決定する
電流経路の全体のＯＮ抵抗を減少させ、ＶＯＨ側のレベ
ルがＧＮＤ側に下がるのを抑える。
【００６０】また、ＶＯＬ側で増加したクランプ回路の
電流は電流源トランジスタ６に流れる電流量を増加さ
せ、ＶＯＬ側のレベルが下がるのを抑える。これによ
り、終端抵抗９に流れる電流の増加が抑えられること
で、振幅の増加が抑えられる。
電流は電流源トランジスタ６に流れる電流量を増加さ
せ、ＶＯＬ側のレベルが下がるのを抑える。これによ
り、終端抵抗９に流れる電流の増加が抑えられること
で、振幅の増加が抑えられる。
【００６１】よって、出力レベルはＧＮＤ側へのシフト
が抑えられ、ＶＯＳもＧＮＤ側へのシフトが抑えられ
る。
が抑えられ、ＶＯＳもＧＮＤ側へのシフトが抑えられ
る。
【００６２】ここで、図４を用いてクランプ回路のＯＮ
抵抗の変動を具体的に説明する。図４は、ＯＮ抵抗の変
動図であり、プロセスの変動によりＮＭＯＳのＶｔが低
く（ｍｉｎ）変動した場合を例としたものである。
抵抗の変動を具体的に説明する。図４は、ＯＮ抵抗の変
動図であり、プロセスの変動によりＮＭＯＳのＶｔが低
く（ｍｉｎ）変動した場合を例としたものである。
【００６３】出力ＮＭＯＳトランジスタ２〜５とＮＭＯ
Ｓトランジスタ１０，１１とは同じＮＭＯＳで構成され
ているため、出力ＮＭＯＳトランジスタ２〜５のＶｔが
低くなったときには、出力ＮＭＯＳトランジスタ２〜５
のＯＮ抵抗が小さくなり、出力レベルがＧＮＤ側にシフ
トする。
Ｓトランジスタ１０，１１とは同じＮＭＯＳで構成され
ているため、出力ＮＭＯＳトランジスタ２〜５のＶｔが
低くなったときには、出力ＮＭＯＳトランジスタ２〜５
のＯＮ抵抗が小さくなり、出力レベルがＧＮＤ側にシフ
トする。
【００６４】ただし、クランプ回路もＮＭＯＳであるの
で、ＮＭＯＳトランジスタ１０，１１のＶｔも低くな
り、Ｖｔ ｔｙｐからＶｔ ｍｉｎの曲線に変動し、Ｖ
ＯＨ側では、ＶＯＬ側ではの抵抗値に変動する。
で、ＮＭＯＳトランジスタ１０，１１のＶｔも低くな
り、Ｖｔ ｔｙｐからＶｔ ｍｉｎの曲線に変動し、Ｖ
ＯＨ側では、ＶＯＬ側ではの抵抗値に変動する。
【００６５】変動した，の抵抗値は、ｔｙｐ時より
抵抗値が小さくなるため電流量を増やし、ＶＯＨ側及び
ＶＯＬ側の出力レベルのＧＮＤ側へのシフトを抑える。
このとき、クランプ回路と同様の特性の外付けのダイオ
ードをチップ外の出力端子に接続できるとした場合、プ
ロセスが変動してもダイオードのＯＮ抵抗は変動しな
い。
抵抗値が小さくなるため電流量を増やし、ＶＯＨ側及び
ＶＯＬ側の出力レベルのＧＮＤ側へのシフトを抑える。
このとき、クランプ回路と同様の特性の外付けのダイオ
ードをチップ外の出力端子に接続できるとした場合、プ
ロセスが変動してもダイオードのＯＮ抵抗は変動しな
い。
【００６６】このため、Ｖｔはｔｙｐのままで、ＶＯＨ
側では、ＶＯＬ側ではへ電位差の変動分に限りＯＮ
抵抗は変動しないことから、図に示すＶＯＳの規格を満
足するＶＯＨ側、ＶＯＬ側の必要抵抗変動量のラインに
達しない。
側では、ＶＯＬ側ではへ電位差の変動分に限りＯＮ
抵抗は変動しないことから、図に示すＶＯＳの規格を満
足するＶＯＨ側、ＶＯＬ側の必要抵抗変動量のラインに
達しない。
【００６７】よって、抵抗値の減少量を小さく補正する
ために必要な電流量の増加が得られないことから、出力
レベルはＧＮＤ側へシフトし、ＶＯＳの規格を満足する
ことができない。また、温度の変動についても同様であ
る。
ために必要な電流量の増加が得られないことから、出力
レベルはＧＮＤ側へシフトし、ＶＯＳの規格を満足する
ことができない。また、温度の変動についても同様であ
る。
【００６８】よって、クランプ回路であるＮＭＯＳトラ
ンジスタ１０，１１は、同一チップ内で構成し、また出
力ＮＭＯＳトランジスタ２〜５とＯＮ抵抗の変動方向を
同一とすることで、ドライバ回路の出力レベルが安定す
る。
ンジスタ１０，１１は、同一チップ内で構成し、また出
力ＮＭＯＳトランジスタ２〜５とＯＮ抵抗の変動方向を
同一とすることで、ドライバ回路の出力レベルが安定す
る。
【００６９】ここで、図５を用いて本実施の形態のドラ
イバ回路のプロセス、温度の変動時のＶＯＳの変動を説
明する。また、図６を用いて図８に示した従来のドライ
バ回路とのシミュレーションした比較結果を説明する。
なお、図６は、０．３５ｕｍプロセスでシミュレーショ
ンした比較結果である。
イバ回路のプロセス、温度の変動時のＶＯＳの変動を説
明する。また、図６を用いて図８に示した従来のドライ
バ回路とのシミュレーションした比較結果を説明する。
なお、図６は、０．３５ｕｍプロセスでシミュレーショ
ンした比較結果である。
【００７０】これらの図に示すように、プロセスでは、
センターのｔｙｐに対しトランジスタのＬを太く（ｍａ
ｘ）した場合と細く（ｍｉｎ）した場合と条件としを組
み合わせて変動させている。また、ＰＭＯＳとＮＭＯＳ
とのＶｔを高く（ｍａｘ）した場合と低く（ｍｉｎ）し
た場合とを条件とし組み合わせて変動させている。
センターのｔｙｐに対しトランジスタのＬを太く（ｍａ
ｘ）した場合と細く（ｍｉｎ）した場合と条件としを組
み合わせて変動させている。また、ＰＭＯＳとＮＭＯＳ
とのＶｔを高く（ｍａｘ）した場合と低く（ｍｉｎ）し
た場合とを条件とし組み合わせて変動させている。
【００７１】ジャンクション温度（ＴＪ）は、０〜１０
０（℃）でシミュレーションを行った。その結果、ＶＯ
Ｓの規格が１．１２５〜１．２７５（Ｖ）であるのに対
し、従来の回路では、１．０８１〜１．３０５（Ｖ）の
範囲でばらつき、規格を外れた。本実施の形態では、Ｖ
ＯＳが１．１７９〜１．２２１（Ｖ）の範囲のばらつき
に抑えることができ、規格を満たした。
０（℃）でシミュレーションを行った。その結果、ＶＯ
Ｓの規格が１．１２５〜１．２７５（Ｖ）であるのに対
し、従来の回路では、１．０８１〜１．３０５（Ｖ）の
範囲でばらつき、規格を外れた。本実施の形態では、Ｖ
ＯＳが１．１７９〜１．２２１（Ｖ）の範囲のばらつき
に抑えることができ、規格を満たした。
【００７２】このように、第１の実施の形態では、電流
源トランジスタ１の一端を第１の基準電源としての基準
電源（ＶＤＤ）に接続するとともに、ゲートにその基準
電源からの電流の変動を安定化させるためのバイアス電
圧であるＢＩＡＳ１を印加し、電流源トランジスタ６の
ゲートを電流源トランジスタ１の他端に接続し、他端を
第２の基準電源として基準電源（ＧＮＤ）に接続し、電
流源トランジスタ１，６間に出力ＮＭＯＳトランジスタ
２，４を直列に接続し、出力ＮＭＯＳトランジスタ３，
５を電流源トランジスタ１，６間に直列に接続するとと
もに、出力ＮＭＯＳトランジスタ２，４に対し並列接続
し、出力ＮＭＯＳトランジスタ２，４間に出力端子７を
設け、出力ＮＭＯＳトランジスタ３，５間に出力端子８
を設け、出力端子７，８間に終端抵抗９を設け、終端抵
抗９の両端に出力ＮＭＯＳトランジスタ２〜５と温度や
プロセスの変動によるＯＮ抵抗の変動する方向が同一と
されているクランプ回路であるＮＭＯＳトランジスタ１
０，１１を各々設けるようにした。
源トランジスタ１の一端を第１の基準電源としての基準
電源（ＶＤＤ）に接続するとともに、ゲートにその基準
電源からの電流の変動を安定化させるためのバイアス電
圧であるＢＩＡＳ１を印加し、電流源トランジスタ６の
ゲートを電流源トランジスタ１の他端に接続し、他端を
第２の基準電源として基準電源（ＧＮＤ）に接続し、電
流源トランジスタ１，６間に出力ＮＭＯＳトランジスタ
２，４を直列に接続し、出力ＮＭＯＳトランジスタ３，
５を電流源トランジスタ１，６間に直列に接続するとと
もに、出力ＮＭＯＳトランジスタ２，４に対し並列接続
し、出力ＮＭＯＳトランジスタ２，４間に出力端子７を
設け、出力ＮＭＯＳトランジスタ３，５間に出力端子８
を設け、出力端子７，８間に終端抵抗９を設け、終端抵
抗９の両端に出力ＮＭＯＳトランジスタ２〜５と温度や
プロセスの変動によるＯＮ抵抗の変動する方向が同一と
されているクランプ回路であるＮＭＯＳトランジスタ１
０，１１を各々設けるようにした。
【００７３】ここで、クランプ回路であるＮＭＯＳトラ
ンジスタ１０，１１を同一チップ内に設けるとともに、
プロセスや温度の変動に対しクランプ回路のＯＮ抵抗を
変動させることができ、出力に流す電流を制御すること
ができるため、出力レベルのシフトを相殺することがで
きることから、ＬＶＤＳインターフェースに用いられる
ドライバ回路において、回路規模を小さくでき、かつプ
ロセスや温度による出力レベルの変動を抑えることがで
きる。
ンジスタ１０，１１を同一チップ内に設けるとともに、
プロセスや温度の変動に対しクランプ回路のＯＮ抵抗を
変動させることができ、出力に流す電流を制御すること
ができるため、出力レベルのシフトを相殺することがで
きることから、ＬＶＤＳインターフェースに用いられる
ドライバ回路において、回路規模を小さくでき、かつプ
ロセスや温度による出力レベルの変動を抑えることがで
きる。
【００７４】また、第１の実施の形態では、クランプ回
路により補正を行い出力レベルを安定化させることがで
きることから、基準電圧回路１３を補正精度の高い大規
模な帰還基準電圧回路とする必要がなくなるため、回路
規模を小さくすることができる。
路により補正を行い出力レベルを安定化させることがで
きることから、基準電圧回路１３を補正精度の高い大規
模な帰還基準電圧回路とする必要がなくなるため、回路
規模を小さくすることができる。
【００７５】なお、第１の実施の形態では、基準電圧回
路１３からのバアイス電圧であるＢＩＡＳ１を電流源ト
ランジスタ１のゲートに与え、電流源トランジスタ６の
ゲートには電流源トランジスタ１のドレイン電圧を与え
る場合について説明したが、この例に限らず、電流源ト
ランジスタ６のゲートに基準電圧回路１３からのＢＩＡ
Ｓ１を与えるようにすることもできる。
路１３からのバアイス電圧であるＢＩＡＳ１を電流源ト
ランジスタ１のゲートに与え、電流源トランジスタ６の
ゲートには電流源トランジスタ１のドレイン電圧を与え
る場合について説明したが、この例に限らず、電流源ト
ランジスタ６のゲートに基準電圧回路１３からのＢＩＡ
Ｓ１を与えるようにすることもできる。
【００７６】（第２の実施の形態）図７は、本発明のド
ライバ回路の第２の実施の形態を示す回路図である。
ライバ回路の第２の実施の形態を示す回路図である。
【００７７】なお、以下に説明する図において、図１及
び図２と共通する部分には同一符号を付し共通する説明
を省略する。
び図２と共通する部分には同一符号を付し共通する説明
を省略する。
【００７８】図７に示すように、第２の実施の形態で
は、クランプ回路を構成するＮＭＯＳトランジスタ１
０，１１のゲートへは、通常、図１のように電源（ＶＤ
Ｄ）が接続されるが、テスト時や出力イネーブルの機能
が必要なときは、これらの信号の論理を組み、その論理
信号をＮＭＯＳトランジスタ１０，１１のゲートに印加
するようにしている。
は、クランプ回路を構成するＮＭＯＳトランジスタ１
０，１１のゲートへは、通常、図１のように電源（ＶＤ
Ｄ）が接続されるが、テスト時や出力イネーブルの機能
が必要なときは、これらの信号の論理を組み、その論理
信号をＮＭＯＳトランジスタ１０，１１のゲートに印加
するようにしている。
【００７９】つまり、通常時にはダイオード接続となる
ような電源レベルが入力され、Ｈｉｚ（ハイ・インピー
ダンス）にするときはＧＮＤレベルが入力されること
で、出力端子７，８と電源（ＶＤＤ）間のＭＯＳトラン
ジスタ１０，１１による電流経路を完全に遮断すること
ができる。
ような電源レベルが入力され、Ｈｉｚ（ハイ・インピー
ダンス）にするときはＧＮＤレベルが入力されること
で、出力端子７，８と電源（ＶＤＤ）間のＭＯＳトラン
ジスタ１０，１１による電流経路を完全に遮断すること
ができる。
【００８０】これにより、テスト時や出力イネーブルの
機能が必要なとき、ＭＯＳトランジスタ１０，１１によ
る影響が回避される。
機能が必要なとき、ＭＯＳトランジスタ１０，１１によ
る影響が回避される。
【００８１】このように、第２の実施の形態では、論理
信号をＮＭＯＳトランジスタ１０，１１のゲートに印加
できるようにしたので、テスト時や出力イネーブルの機
能が必要なとき、ＭＯＳトランジスタ１０，１１による
影響を回避することができる。
信号をＮＭＯＳトランジスタ１０，１１のゲートに印加
できるようにしたので、テスト時や出力イネーブルの機
能が必要なとき、ＭＯＳトランジスタ１０，１１による
影響を回避することができる。
【００８２】なお、以上の各実施の形態においては、電
流源トランジスタ１をＰＭＯＳとし、出力ＮＭＯＳトラ
ンジスタ２〜５及び電流源トランジスタ６をＮＭＯＳと
した場合について説明したが、この例に限らず、電流源
トランジスタ１をＮＭＯＳとし、出力ＮＭＯＳトランジ
スタ２〜５及び電流源トランジスタ６をＰＭＯＳとする
こともできる。
流源トランジスタ１をＰＭＯＳとし、出力ＮＭＯＳトラ
ンジスタ２〜５及び電流源トランジスタ６をＮＭＯＳと
した場合について説明したが、この例に限らず、電流源
トランジスタ１をＮＭＯＳとし、出力ＮＭＯＳトランジ
スタ２〜５及び電流源トランジスタ６をＰＭＯＳとする
こともできる。
【００８３】
【発明の効果】以上の如く本発明に係るドライバ回路及
びその出力安定化方法によれば、第１の電流源トランジ
スタの一端を第１の基準電源に接続するとともに、ゲー
トに第１の基準電源からの電流の変動を安定化させるた
めのバイアス電圧を印加し、第２の電流源トランジスタ
のゲートを第１の電流源トランジスタの他端に接続し、
他端を第２の基準電源に接続し、第１の電流源トランジ
スタと第２の電流源トランジスタとの間に第１及び第２
の出力トランジスタを直列に接続し、第３及び第４の出
力トランジスタを第１の電流源トランジスタと第２の電
流源トランジスタとの間に直列に接続するとともに、第
１及び第２の出力トランジスタに対し並列接続し、第１
及び第２の出力トランジスタ間に第１の出力端子を設
け、第３及び第４の出力トランジスタ間に第２の出力端
子を設け、第１及び第２の出力端子間に終端抵抗を設
け、終端抵抗の両端に第１〜４の出力トランジスタと温
度やプロセスの変動によるＯＮ抵抗の変動する方向が同
一とされているクランプ回路を各々設けるようにしたの
で、ＬＶＤＳインターフェースに用いられるドライバ回
路において、回路規模を小さくでき、かつプロセスや温
度による出力レベルの変動を抑えることができる。
びその出力安定化方法によれば、第１の電流源トランジ
スタの一端を第１の基準電源に接続するとともに、ゲー
トに第１の基準電源からの電流の変動を安定化させるた
めのバイアス電圧を印加し、第２の電流源トランジスタ
のゲートを第１の電流源トランジスタの他端に接続し、
他端を第２の基準電源に接続し、第１の電流源トランジ
スタと第２の電流源トランジスタとの間に第１及び第２
の出力トランジスタを直列に接続し、第３及び第４の出
力トランジスタを第１の電流源トランジスタと第２の電
流源トランジスタとの間に直列に接続するとともに、第
１及び第２の出力トランジスタに対し並列接続し、第１
及び第２の出力トランジスタ間に第１の出力端子を設
け、第３及び第４の出力トランジスタ間に第２の出力端
子を設け、第１及び第２の出力端子間に終端抵抗を設
け、終端抵抗の両端に第１〜４の出力トランジスタと温
度やプロセスの変動によるＯＮ抵抗の変動する方向が同
一とされているクランプ回路を各々設けるようにしたの
で、ＬＶＤＳインターフェースに用いられるドライバ回
路において、回路規模を小さくでき、かつプロセスや温
度による出力レベルの変動を抑えることができる。
【図１】本発明のドライバ回路の第１の実施の形態を示
す回路図である。
す回路図である。
【図２】図１の基準電圧回路の詳細を示す回路図であ
る。
る。
【図３】図１の接続状態における出力トランジスタとク
ランプ回路を構成するＭＯＳトランジスタとのドレイン
−ソース間の電位差とＯＮ抵抗変動カーブとの関係をプ
ロセス変動によるＶｔ毎に記述したグラフである。
ランプ回路を構成するＭＯＳトランジスタとのドレイン
−ソース間の電位差とＯＮ抵抗変動カーブとの関係をプ
ロセス変動によるＶｔ毎に記述したグラフである。
【図４】図１におけるＯＮ抵抗の変動を示す図である。
【図５】図１のドライバ回路の動作を説明するための図
である。
である。
【図６】図１のドライバ回路の動作を説明するための図
である。
である。
【図７】本発明のドライバ回路の第２の実施の形態を示
す回路図である。
す回路図である。
【図８】従来のドライバ回路の一例を示す回路図であ
る。
る。
【図９】従来のドライバ回路の他の例を示す回路図であ
る。
る。
【図１０】従来のドライバ回路の他の例を示す回路図で
ある。
ある。
【図１１】図８のドライバ回路の動作を説明するための
図である。
図である。
１，６ 電流源トランジスタ
２〜５ 出力ＮＭＯＳトランジスタ
７，８ 出力端子
９ 終端抵抗
１０，１１ ＮＭＯＳトランジスタ
１２ 定電流入力端子
１３ 基準電圧回路
１４ チップ又は回路内外境界線
１５〜１９，２２ ＰＭＯＳトランジスタ
２０，２１ ＮＭＯＳトランジスタ
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03F 1/30
H03K 19/0175 - 19/0944
Claims (14)
- 【請求項１】 一端が第１の基準電源に接続されるとと
もに、ゲートに前記第１の基準電源からの電流の変動を
安定化させるためのバイアス電圧が印加される第１の電
流源トランジスタと、 ゲートが前記第１の電流源トランジスタの他端に接続さ
れ、他端が第２の基準電源に接続された第２の電流源ト
ランジスタと、 前記第１の電流源トランジスタの他端と第２の電流源ト
ランジスタの一端との間に、一端が前記第１の電流源ト
ランジスタの他端に接続された第１の出力トランジスタ
と、 一端が前記第２の電流源トランジスタの一端に接続さ
れ、その他端が前記第１の出力トランジスタの他端に接
続される第２の出力トランジスタと、 前記第１の電流源トランジスタの他端と第２の電流源ト
ランジスタの一端との間に、一端が前記第１の電流源ト
ランジスタの他端に接続された第３の出力トランジスタ
と、 一端が前記第２の電流源トランジスタの一端に接続さ
れ、その他端が第３の出力トランジスタの他端に接続さ
れる第４の出力トランジスタと、 前記第１及び第２の出力トランジスタ間に設けられた第
１の出力端子と、 前記第３及び第４の出力トランジスタ間に設けられた第
２の出力端子と、 前記第１及び第２の出力端子間に設けられた終端抵抗と
を備えるドライバ回路であって、前記第１の出力トランジスタと前記第４の出力トランジ
スタのゲートには前記第２の出力トランジスタと前記第
３の出力トランジスタのゲート信号の反転信号が入力さ
れ、 前記終端抵抗の両端に各々前記第１、第２、第３、
第４の出力トランジスタと温度やプロセスの変動による
ＯＮ抵抗の変動する方向が同一であるクランプ回路を設
けたことを特徴とするドライバ回路。 - 【請求項２】 前記クランプ回路は、第１及び第２のＭ
ＯＳトランジスタで構成され、一端及びゲートが共通と
されて第１の基準電源に接続されるとともに、他端が前
記終端抵抗側に接続されていることを特徴とする請求項
１に記載のドライバ回路。 - 【請求項３】 前記第１及び第２のＭＯＳトランジスタ
は、ＮＭＯＳで構成され、前記一端はドレインであり、
前記他端はソースであることを特徴とする請求項２に記
載のドライバ回路。 - 【請求項４】 前記クランプ回路は、同一チップ内に設
けられているとともに、前記第１〜４の出力トランジス
タと温度やプロセスの変動によるＯＮ抵抗の変動する方
向が同一とされていることを特徴とする請求項１〜３の
何れかに記載のドライバ回路。 - 【請求項５】 前記バイアス電圧は、基準電圧回路より
供給されるとともに、前記第２の電流源トランジスタへ
のゲートには前記第１の電流源トランジスタの他端から
の電圧が印加されることを特徴とする請求項１に記載の
ドライバ回路。 - 【請求項６】 前記バイアス電圧は、前記第１及び第２
の電流源トランジスタへのゲートにそれぞれ印加される
ことを特徴とする請求項１に記載のドライバ回路。 - 【請求項７】 前記クランプ回路のゲートへは、テスト
時や出力イネーブルの機能が必要なとき、これらの信号
の論理を組んだ論理信号が供給可能となっていることを
特徴とする請求項１〜４の何れかに記載のドライバ回
路。 - 【請求項８】 第１の電流源トランジスタの一端を第１
の基準電源に接続するとともに、ゲートに前記第１の基
準電源からの電流の変動を安定化させるためのバイアス
電圧を印加する第１の工程と、 第２の電流源トランジスタのゲートを前記第１の電流源
トランジスタの他端に接続し、他端を第２の基準電源に
接続する第２の工程と、 前記第１の電流源トランジスタの他端と第２の電流源ト
ランジスタの一端との間に、第１の出力トランジスタの
一端を前記第１の電流源トランジスタの他端に接続し、
その他端が前記第１の出力トランジスタの他端に接続さ
れる第２の出力トランジスタの一端を前記第２の電流源
トランジスタの一端に接続し、その他端を前記第１の出
力トランジスタの他端に接続する第３の工程と、 前記第１の電流源トランジスタの他端と前記第２の電流
源トランジスタの一端との間に、第３の出力トランジス
タの一端を前記第１の電流源トランジスタの他 端に接続
し、第４の出力トランジスタの一端を第２の電流源トラ
ンジスタの一端に接続し、その他端を第３の出力トラン
ジスタの他端に 接続する第４の工程と、 前記第１及び第２の出力トランジスタ間に第１の出力端
子を設ける第５の工程と、 前記第３及び第４の出力トランジスタ間に第２の出力端
子を設ける第６の工程と、 前記第１及び第２の出力端子間に終端抵抗を設ける第７
の工程と、前記第１の出力トランジスタと前記第４の出力トランジ
スタのゲートには前記第２の出力トランジスタと前記第
３の出力トランジスタのゲート信号の反転信号を入力
し、 前記終端抵抗の両端に各々第１、第２、第３、第４
の出力トランジスタと温度やプロセスの変動によるＯＮ
抵抗の変動する方向が同一であるクランプ回路を設ける
第８の工程とを備えることを特徴とするドライバ回路の
出力安定化方法。 - 【請求項９】 前記第８の工程には、前記クランプ回路
を、第１及び第２のＭＯＳトランジスタで構成し、一端
及びゲートを共通として第１の基準電源に接続するとと
もに、他端を前記終端抵抗側に接続する第９の工程が含
まれることを特徴とする請求項８に記載のドライバ回路
の出力安定化方法。 - 【請求項１０】 前記第９の工程には、前記第１及び第
２のＭＯＳトランジスタを、ＮＭＯＳで構成し、前記一
端をドレインとするとともに、前記他端をソースとする
第１０の工程が含まれることを特徴とする請求項９に記
載のドライバ回路の出力安定化方法。 - 【請求項１１】 前記第８〜１０の工程には、前記クラ
ンプ回路を、同一チップ内に設けるとともに、前記第１
〜４の出力トランジスタと温度やプロセスの変動による
ＯＮ抵抗の変動する方向を同一とする第１１の工程が含
まれることを特徴とする請求項８〜１０の何れかに記載
のドライバ回路の出力安定化方法。 - 【請求項１２】 前記第１の工程には、前記バイアス電
圧を、基準電圧回路より供給する第１２の工程が含ま
れ、 前記第２の工程には、前記第２の電流源トランジスタへ
のゲートに前記第１の電流源トランジスタの他端からの
電圧を印加する第１３の工程が含まれることを特徴とす
る請求項８に記載のドライバ回路の出力安定化方法。 - 【請求項１３】 前記第１及び第２の工程には、前記バ
イアス電圧を、前記第１及び第２の電流源トランジスタ
へのゲートにそれぞれ印加する第１４の工程が含まれる
ことを特徴とする請求項８に記載のドライバ回路の出力
安定化方法。 - 【請求項１４】 前記第８〜第１１の工程には、前記ク
ランプ回路のゲートへ、テスト時や出力イネーブルの機
能が必要なとき、これらの信号の論理を組んだ論理信号
を供給する第１５の工程が含まれることを特徴とする請
求項８〜１１の何れかに記載のドライバ回路の出力安定
化方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27203999A JP3415508B2 (ja) | 1999-09-27 | 1999-09-27 | ドライバ回路及びその出力安定化方法 |
| US09/670,465 US6285232B1 (en) | 1999-09-27 | 2000-09-26 | Driver circuit and output stabilizing method therefor |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27203999A JP3415508B2 (ja) | 1999-09-27 | 1999-09-27 | ドライバ回路及びその出力安定化方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001094354A JP2001094354A (ja) | 2001-04-06 |
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ID=17508281
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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|---|---|
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|---|---|---|---|---|
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