JP5233531B2 - 差動駆動回路および通信装置 - Google Patents
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Description
本発明は、差動伝送路等を伝搬される差動信号を処理する差動駆動回路および通信装置に関するものである。
差動信号は高速のデータを遠距離伝送するのに広く用いられている。
特に、特許文献1に記載されているプッシュプル型のドライバは、負荷に差動信号を駆動するのに要する消費電流が少ないことから多用される。
特に、特許文献1に記載されているプッシュプル型のドライバは、負荷に差動信号を駆動するのに要する消費電流が少ないことから多用される。
このような回路では、プルアップ電流とプルダウン電流の長時間の平均値が一致しないと、負荷の平均電圧が安定しないことから、出力のコモンモード電圧が一定になるようなフィードバック制御を用いて電流源を調整する。
また、特許文献2には、駆動トランジスタの駆動タイミングを調整することでコモンモード電圧の発生を抑える技術が開示されている。
特開2006−345259号公報
特開2003−347860号公報
しかしながら、出力のコモンモード電圧が一定になるようなフィードバック制御を用いて電流源を調整する技術は、応答の遅い制御であって平均電圧を一定に保つのみである。コモンモード電圧の瞬時値はプッシュプルトランジスタのオン・オフタイミングのバラツキにより大きく変動している。
このようなコモンモード電圧の変動は、差動伝送路を伝搬し送受信機の接地電位GNDを接続するラインを通って戻る脈流の電流を生じ、大きな輻射ノイズをまきちらす。
このようなコモンモード電圧の変動は、差動伝送路を伝搬し送受信機の接地電位GNDを接続するラインを通って戻る脈流の電流を生じ、大きな輻射ノイズをまきちらす。
上述したように、特許文献2に開示の技術は、駆動トランジスタの駆動タイミングを調整することでコモンモード電圧の発生を抑えるものである。
しかし、厳密に言えばこの手法が有効なのはプルアップ駆動回路の立ち上がり時間とプルダウン駆動回路の立ち下がり時間が等しいときであり、現実にはその時間に差があることからコモンモード電圧変動を零に抑えることはできない。
しかし、厳密に言えばこの手法が有効なのはプルアップ駆動回路の立ち上がり時間とプルダウン駆動回路の立ち下がり時間が等しいときであり、現実にはその時間に差があることからコモンモード電圧変動を零に抑えることはできない。
より一般的には、コモンモード電圧にも変動を含む差動駆動回路の出力をコモンモードフィルタあるいはパルストランスと呼ばれるフィルタ素子によりコモンモード電圧変動を抑圧する手法が用いられる。
しかしながら、これらのフィルタ素子は大型で半導体基板上に駆動回路とともに集積することはできず、部品点数が増え高価であるという不利益がある。
しかしながら、これらのフィルタ素子は大型で半導体基板上に駆動回路とともに集積することはできず、部品点数が増え高価であるという不利益がある。
本発明は、簡単な構成で、トランジスタのゲート電圧−ドレイン電流特性は非線形であっても、またその特性が極性が異なるトランジスタで違う特性であっても、コモンモード成分の無い差動信号が出力可能な差動駆動回路および通信装置を提供することにある。
本発明の第1の観点の差動駆動回路は、第1導電型の第1の電界効果トランジスタと、上記第1導電型の第2の電界効果トランジスタと、第1および第2の抵抗素子と、上記第1の電界効果トランジスタのソース電圧が供給される第1の駆動目標電圧に等しくなるように制御する第1の回路と、上記第2の電界効果トランジスタのソース電圧が供給される第2の駆動目標電圧に等しくなるように制御する第2の回路と、を有し、上記第1の電界効果トランジスタのソースは上記第1の抵抗素子を介して電源電位源に接続され、ドレインが第1の出力ノードに接続され、上記第2の電界効果トランジスタのソースは上記第2の抵抗素子を介して電源電位源に接続され、ドレインが第2の出力ノードに接続された、第1の駆動系と、第2導電型の第3の電界効果トランジスタと、上記第2導電型の第4の電界効果トランジスタと、第3および第4の抵抗素子と、上記第3の電界効果トランジスタのソース電圧が供給される第3の駆動目標電圧に等しくなるように制御する第3の回路と、上記第4の電界効果トランジスタのソース電圧が供給される第4の駆動目標電圧に等しくなるように制御する第4の回路と、を有し、上記第3の電界効果トランジスタのソースは上記第3の抵抗素子を介して基準電位源に接続され、ドレインが第1の出力ノードに接続され、上記第4の電界効果トランジスタのソースは上記第4の抵抗素子を介して基準電位源に接続され、ドレインが第2の出力ノードに接続された、第2の駆動系と、の少なくとも一方を有し、負荷抵抗の両端に同相電圧が一定の差動信号を形成するように駆動する。
好適には、上記第1の駆動目標電圧と上記第2の駆動目標電圧は和が一定の差動信号対を形成し、上記第3の駆動目標電圧と上記第4の駆動目標電圧は和が一定の差動信号対を形成する。
好適には、上記第1の駆動目標電圧と上記第3の駆動目標電圧とはオフセットを含む同じ波形信号であり、上記第2の駆動目標電圧と上記第4の駆動目標電圧とはオフセットを含む同じ波形信号である。
好適には、上記第1の駆動目標電圧と上記第2の駆動目標電圧の平均電圧は上記電源電位より一定量低い値となるようにバイアスされ、上記第3の駆動目標電圧と上記第4の駆動目標電圧の平均電圧は上記基準電位より一定量高い値となるようにバイアスされている。
好適には、上記第1の回路は、第1の入力端子が上記第1の駆動目標電圧の供給ラインに接続され、第2の入力端子が上記第1の電界効果トランジスタのソースに接続され、出力が当該第1の電界効果トランジスタのゲートに接続された第1の演算増幅器を含み、上記第2の回路は、第1の入力端子が上記第2の駆動目標電圧の供給ラインに接続され、第2の入力端子が上記第2の電界効果トランジスタのソースに接続され、出力が当該第2の電界効果トランジスタのゲートに接続された第2の演算増幅器を含み、上記第3の回路は、第1の入力端子が上記第3の駆動目標電圧の供給ラインに接続され、第2の入力端子が上記第3の電界効果トランジスタのソースに接続され、出力が当該第3の電界効果トランジスタのゲートに接続された第3の演算増幅器を含み、上記第4の回路は、第1の入力端子が上記第4の駆動目標電圧の供給ラインに接続され、第2の入力端子が上記第4の電界効果トランジスタのソースに接続され、出力が当該第4の電界効果トランジスタのゲートに接続された第4の演算増幅器を含む。
好適には、上記第1の電界効果トランジスタのソースと上記第2の電界効果トランジスタのソース間に第5の抵抗素子が接続され、上記第3の電界効果トランジスタのソースと上記第4の電界効果トランジスタのソース間に第6の抵抗素子が接続されている。
好適には、差動電圧を受けて上記第1の駆動目標電圧および上記第2の駆動目標電圧を生成し、生成した上記第1の駆動目標電圧を上記第1の回路に供給し、上記第2の駆動目標電圧を上記第2の回路に供給する第1の差動増幅器と、上記差動電圧を受けて上記第3の駆動目標電圧および上記第4の駆動目標電圧を生成し、生成した上記第3の駆動目標電圧を上記第3の回路に供給し、上記第4の駆動目標電圧を上記第4の回路に供給する第2の差動増幅器と、を有する。
好適には、上記第1の駆動系は、入力されるデジタルデータに応じて上記第1の駆動目標時電位および上記第2の駆動目標電位を生成するデジタルアナログ変換器(DAC)を有し、上記第2の駆動系は、入力されるデジタルデータに応じて上記第3の駆動目標時電位および上記第4の駆動目標電位を生成するデジタルアナログ変換器(DAC)を有する。
好適には、上記第1の駆動系は、2つの数値入力の第1の加減算結果により上記第1の駆動目標電位を生成する第1のDACと、2つの数値入力の第2の加減算結果により上記第2の駆動目標電位を生成する第2のDACと、を有し、上記第2の駆動系は、2つの数値入力の第3の加減算結果により上記第3の駆動目標電位を生成する第3のDACと、2つの数値入力の第4の加減算結果により上記第4の駆動目標電位を生成する第4のDACと、を有する。
好適には、上記第1の駆動系は、上記第1のDACおよび上記第2のDACの出力を安定化させる安定化回路を有し、上記第2の駆動系は、上記第3のDACおよび上記第4のDACの出力を安定化させる安定化回路を有する。
好適には、上記第1の駆動系は、特定の入力に対する上記DACの出力が一定値となるように規定された係数を当該入力に乗算して上記DACに入力する乗算器を有し、上記第2の駆動系は、特定の入力に対する上記DACの出力が一定値となるように規定された係数を当該入力に乗算して上記DACに入力する乗算器を有する。
好適には、上記第1の駆動系において、上記第1の差動増幅器が生成する上記第1の駆動目標電位および上記第2の駆動目標電位にオフセットを付加するオフセット付加回路を有し、上記第2の駆動系において、上記第2の差動増幅器が生成する上記第3の駆動目標電位および上記第4の駆動目標電位にオフセットを付加するオフセット付加回路を有する。
好適には、上記第1の駆動系は、上記第1の差動増幅器の負荷抵抗に並列に接続され、抵抗調整用の第1の電界効果トランジスタと、上記第1の電界効果トランジスタのゲート電位を調整する調整回路と、を含み、上記第2の駆動系は、上記第2の差動増幅器の負荷抵抗に並列に接続され、抵抗調整用の第2の電界効果トランジスタと、上記第2の電界効果トランジスタのゲート電位を調整する調整回路と、を含む。
好適には、負荷側にコモンモード電圧変動を抑圧するコモンモードフィードバック回路が接続されている。
本発明の第2の観点の通信装置は、差動伝送路の両端側に配置された送信器を有し、上記送信器は、負荷抵抗の両端に同相電圧が一定の差動信号を形成するように駆動する差動駆動回路を含み、上記差動駆動回路は、第1導電型の第1の電界効果トランジスタと、上記第1導電型の第2の電界効果トランジスタと、第2導電型の第3の電界効果トランジスタと、上記第2導電型の第4の電界効果トランジスタと、第1および第2の出力ノードと、第1、第2、第3、および第4の抵抗素子と、を有し、上記第1の電界効果トランジスタのソースは上記第1の抵抗素子を介して電源電位に接続され、ドレインが上記第1の出力ノードに接続され、上記第2の電界効果トランジスタのソースは上記第2の抵抗素子を介して電源電位に接続され、ドレインが上記第2の出力ノードに接続され、上記第3の電界効果トランジスタのソースは上記第3の抵抗素子を介して基準電位に接続され、ドレインが上記第1の出力ノードに接続され、上記第4の電界効果トランジスタのソースは上記第4の抵抗素子を介して基準電位に接続され、ドレインが上記第2の出力ノードに接続され、上記第1の電界効果トランジスタのソース電圧が供給される第1の駆動目標電圧に等しくなるように制御する第1の回路と、上記第2の電界効果トランジスタのソース電圧が供給される第2の駆動目標電圧に等しくなるように制御する第2の回路と、上記第3の電界効果トランジスタのソース電圧が供給される第3の駆動目標電圧に等しくなるように制御する第3の回路と、上記第4の電界効果トランジスタのソース電圧が供給される第4の駆動目標電圧に等しくなるように制御する第4の回路と、を有する。
好適には、上記差動伝送路に対して送信器に並列に受信器を有する。
本発明によれば、第1および第2の電界効果トランジスタのソースと電源電位の間に第1の抵抗素子および第2の抵抗素子がそれぞれ接続され、第3および第4の電界効果トランジスタのソースと基準電位間に第3の抵抗素子および第4の抵抗素子が接続されている。
そして、第1および第2の電界効果トランジスタのソースと第3および第4の電界効果トランジスタのソースの電圧が各々の駆動目標電圧に等しくなるようにフィードバックをかけて、第1および第2の電界効果トランジスタのゲート、第3および第4の電界効果トランジスタのゲートを駆動しドレインから出力を取り出す。
この差動駆動回路は、いわゆる差動のプッシュプルドライバとして機能する。
そして、第1および第2の電界効果トランジスタのソースと第3および第4の電界効果トランジスタのソースの電圧が各々の駆動目標電圧に等しくなるようにフィードバックをかけて、第1および第2の電界効果トランジスタのゲート、第3および第4の電界効果トランジスタのゲートを駆動しドレインから出力を取り出す。
この差動駆動回路は、いわゆる差動のプッシュプルドライバとして機能する。
本発明によれば、簡単な構成で、トランジスタのゲート電圧−ドレイン電流特性は非線形であっても、またその特性が、極性が異なるトランジスタで違う特性であっても、コモンモード成分の無い差動信号を出力することができる。
以下、本発明の実施形態を図面に関連付けて説明する。
<第1の実施形態>
図1は、本発明の第1の実施形態に係る差動駆動回路を含むドライバの構成例を示す回路図である。
図1は、本発明の第1の実施形態に係る差動駆動回路を含むドライバの構成例を示す回路図である。
本ドライバ1は、差動駆動回路2、第1のデジタルアナログ変換器(DAC)3、第2のDAC4、およびコモンモードフィードバック(CMFB)回路5を有している。
差動駆動回路2は、第1導電型、たとえばpチャネル型(P型)の第1の電界効果トランジスタであるPMOSトランジスタQ1と、P型の第2の電界効果トランジスタであるPMOSトランジスタQ2と、を有する。
差動駆動回路2は、第2導電型、たとえばnチャネル型(N型)の第3の電界効果トランジスタであるNMOSトランジスタQ3と、N型の第4の電界効果トランジスタであるNMOSトランジスタQ4と、を有する。
さらに、差動駆動回路2は、第1の出力ノードNO1と、第2の出力ノードNO2と、第1の抵抗素子R1と、第2の抵抗素子R2と、第3の抵抗素子R3と、第4の抵抗素子R4と、を有している。
差動駆動回路2は、第2導電型、たとえばnチャネル型(N型)の第3の電界効果トランジスタであるNMOSトランジスタQ3と、N型の第4の電界効果トランジスタであるNMOSトランジスタQ4と、を有する。
さらに、差動駆動回路2は、第1の出力ノードNO1と、第2の出力ノードNO2と、第1の抵抗素子R1と、第2の抵抗素子R2と、第3の抵抗素子R3と、第4の抵抗素子R4と、を有している。
そして、第1のトランジスタQ1のソースは第1の抵抗素子R1を介して電源電位源VDDに接続され、ドレインが第1の出力ノードNO1に接続されている。
第2のトランジスタQ2のソースは第2の抵抗素子R2を介して電源電位源VDDに接続され、ドレインが第2の出力ノードNO2に接続されている。
第3のトランジスタQ3のソースは第3の抵抗素子R3を介して基準電位源VSSに接続され、ドレインが第1の出力ノードNO1に接続されている。
第4のトランジスタQ4のソースは第4の抵抗素子R4を介して基準電位源VSSに接続され、ドレインが第2の出力ノードNO2に接続されている。
なお、基準電位VSSは、接地電位GNDを含む。
第2のトランジスタQ2のソースは第2の抵抗素子R2を介して電源電位源VDDに接続され、ドレインが第2の出力ノードNO2に接続されている。
第3のトランジスタQ3のソースは第3の抵抗素子R3を介して基準電位源VSSに接続され、ドレインが第1の出力ノードNO1に接続されている。
第4のトランジスタQ4のソースは第4の抵抗素子R4を介して基準電位源VSSに接続され、ドレインが第2の出力ノードNO2に接続されている。
なお、基準電位VSSは、接地電位GNDを含む。
さらに、本実施形態の差動駆動回路2は、第1のトランジスタQ1のソース電圧S1がDAC3から供給される第1の駆動目標電圧V1に等しくなるように制御する第1の回路21を有する。
差動駆動回路2は、第2のトランジスタQ2のソース電圧S2がDAC3から供給される第2の駆動目標電圧V2に等しくなるように制御する第2の回路22を有する。
差動駆動回路2は、第3のトランジスタQ3のソース電圧S3がDAC4から供給される第3の駆動目標電圧V3に等しくなるように制御する第3の回路23を有する。
差動駆動回路2は、第4のトランジスタQ4のソース電圧S4が供給される第4の駆動目標電圧V4に等しくなるように制御する第4の回路24を有している。
そして、差動駆動回路2は、負荷抵抗Rloadの両端に同相電圧が一定の差動信号を形成するように出力側の、たとえば伝送路を駆動する。
差動駆動回路2は、第2のトランジスタQ2のソース電圧S2がDAC3から供給される第2の駆動目標電圧V2に等しくなるように制御する第2の回路22を有する。
差動駆動回路2は、第3のトランジスタQ3のソース電圧S3がDAC4から供給される第3の駆動目標電圧V3に等しくなるように制御する第3の回路23を有する。
差動駆動回路2は、第4のトランジスタQ4のソース電圧S4が供給される第4の駆動目標電圧V4に等しくなるように制御する第4の回路24を有している。
そして、差動駆動回路2は、負荷抵抗Rloadの両端に同相電圧が一定の差動信号を形成するように出力側の、たとえば伝送路を駆動する。
第1の回路21は、第1の演算増幅器A1により構成されている。
第1の回路21は、第1の入力端子である非反転入力端子(+)が第1の駆動目標電圧V1の供給ラインに接続され、第2の入力端子である反転入力端子(−)が第1のトランジスタQ1のソースに接続され、出力が第1のトランジスタQ1のゲートに接続されている。
第1の回路21は、第1の入力端子である非反転入力端子(+)が第1の駆動目標電圧V1の供給ラインに接続され、第2の入力端子である反転入力端子(−)が第1のトランジスタQ1のソースに接続され、出力が第1のトランジスタQ1のゲートに接続されている。
第2の回路22は、第2の演算増幅器A2により構成されている。
第2の回路22は、第3の入力端子である非反転入力端子(+)が第2の駆動目標電圧V2の供給ラインに接続され、第4の入力端子である反転入力端子(−)が第2のトランジスタQ2のソースに接続され、出力が第2のトランジスタQ2のゲートに接続されている。
第2の回路22は、第3の入力端子である非反転入力端子(+)が第2の駆動目標電圧V2の供給ラインに接続され、第4の入力端子である反転入力端子(−)が第2のトランジスタQ2のソースに接続され、出力が第2のトランジスタQ2のゲートに接続されている。
第3の回路23は、第3の演算増幅器A3により構成されている。
第3の回路23は、第5の入力端子である非反転入力端子(+)が第3の駆動目標電圧V3の供給ラインに接続され、第6の入力端子である反転入力端子(−)が第3のトランジスタQ3のソースに接続され、出力が第3のトランジスタQ3のゲートに接続されている。
第3の回路23は、第5の入力端子である非反転入力端子(+)が第3の駆動目標電圧V3の供給ラインに接続され、第6の入力端子である反転入力端子(−)が第3のトランジスタQ3のソースに接続され、出力が第3のトランジスタQ3のゲートに接続されている。
第4の回路24は、第4の演算増幅器A4により構成されている。
第4の回路24は、第7の入力端子である非反転入力端子(+)が第4の駆動目標電圧V4の供給ラインに接続され、第8の入力端子である反転入力端子(−)が第4のトランジスタQ4のソースに接続され、出力が第4のトランジスタQ4のゲートに接続されている。
第4の回路24は、第7の入力端子である非反転入力端子(+)が第4の駆動目標電圧V4の供給ラインに接続され、第8の入力端子である反転入力端子(−)が第4のトランジスタQ4のソースに接続され、出力が第4のトランジスタQ4のゲートに接続されている。
DAC3は、Nビットのデジタル信号Dを受けて第1の駆動目標電圧V1および第2の駆動目標電圧V2を生成し、生成した第1の駆動目標電圧V1を差動駆動回路2の第1の回路21に供給し、第2の駆動目標電圧V2を第2の回路22に供給する。
DAC4は、Nビットのデジタル信号Dを受けて第3の駆動目標電圧V3および第4の駆動目標電圧V4を生成し、生成した第3の駆動目標電圧V3を差動駆動回路2の第3の回路23に供給し、第4の駆動目標電圧V4を第4の回路24に供給する。
DAC3は、第1の駆動目標電圧V1の第1の供給ラインLV1と電源電位源VDD間に接続された抵抗素子RA1と、第1の供給ラインLV1と基準電位源VSSとの間に接続された電流源I31と、を有する。
DAC3は、第2の駆動目標電圧V2の第2の供給ラインLV2と電源電位源VDD間に接続された抵抗素子RA2と、第2の供給ラインLV2と基準電位源VSSとの間に接続された電流源I32と、を有する。
DAC3は、基準電位源VSSに接続され電流値が重み付けされたN個の電流源I3−0〜I3−N−1を有する。
さらにDAC3は、各電流源I3−0〜I3−N−1と第1または第2の供給ラインLV1,LV2とを選択的に接続するスイッチSW3−0〜SW3−N-1を有している。
なお、基準電位VSSは、接地電位GNDを含む。
DAC3は、第2の駆動目標電圧V2の第2の供給ラインLV2と電源電位源VDD間に接続された抵抗素子RA2と、第2の供給ラインLV2と基準電位源VSSとの間に接続された電流源I32と、を有する。
DAC3は、基準電位源VSSに接続され電流値が重み付けされたN個の電流源I3−0〜I3−N−1を有する。
さらにDAC3は、各電流源I3−0〜I3−N−1と第1または第2の供給ラインLV1,LV2とを選択的に接続するスイッチSW3−0〜SW3−N-1を有している。
なお、基準電位VSSは、接地電位GNDを含む。
DAC4は、第3の駆動目標電圧V3の第3の供給ラインLV3と基準電位源VSS間に接続された抵抗素子RA3と、第3の供給ラインLV3と電源電位源VDDとの間に接続された電流源I41と、を有する。
DAC4は、第4の駆動目標電圧V4の第4の供給ラインLV4と基準電位源VSS間に接続された抵抗素子RA4と、第4の供給ラインLV4と電源電位源VDDとの間に接続された電流源I42と、を有する。
DAC4は、電源電位源VDDに接続され電流値が重み付けされたN個の電流源I4−0〜I4−N−1を有する。
さらにDAC4は、各電流源I4−0〜I4−N−1と第3または第4の供給ラインLV3,LV4とを選択的に接続するスイッチSW4−0〜SW4−N-1を有している。
なお、基準電位VSSは、接地電位GNDを含む。
DAC4は、第4の駆動目標電圧V4の第4の供給ラインLV4と基準電位源VSS間に接続された抵抗素子RA4と、第4の供給ラインLV4と電源電位源VDDとの間に接続された電流源I42と、を有する。
DAC4は、電源電位源VDDに接続され電流値が重み付けされたN個の電流源I4−0〜I4−N−1を有する。
さらにDAC4は、各電流源I4−0〜I4−N−1と第3または第4の供給ラインLV3,LV4とを選択的に接続するスイッチSW4−0〜SW4−N-1を有している。
なお、基準電位VSSは、接地電位GNDを含む。
コモンモードフィードバック(CMFB)回路5は、負荷側に余剰に供給される電流を吸収する機能を有する。
コモンモードフィードバック(CMFB)回路5は、N型の電界効果トランジスタQ51,Q52と、演算増幅器A51と、抵抗素子R51,R52と、コモン電圧源V51とを有している。
トランジスタQ51のドレインが差動駆動回路2の第1の出力ノードNO1側に接続され、ソースが基準電位VSS(たとえば接地電位GND)に接続され、ゲートが演算増幅器A51の出力に接続されている。
トランジスタQ52のドレインが差動駆動回路2の第2の出力ノードNO2側に接続され、ソースが基準電位VSS(たとえば接地電位GND)に接続され、ゲートが演算増幅器A51の出力に接続されている。
抵抗素子R51とR52が差動駆動回路2の第1の出力ノードNO1と第2の出力ノードNO2間に、直列に接続され、両抵抗素子の接続点が演算増幅器A51の反転入力端子(−)に接続されている。そして、演算増幅器A51の非反転入力端子(+)にコモン電圧源V51が接続されている。
トランジスタQ51のドレインが差動駆動回路2の第1の出力ノードNO1側に接続され、ソースが基準電位VSS(たとえば接地電位GND)に接続され、ゲートが演算増幅器A51の出力に接続されている。
トランジスタQ52のドレインが差動駆動回路2の第2の出力ノードNO2側に接続され、ソースが基準電位VSS(たとえば接地電位GND)に接続され、ゲートが演算増幅器A51の出力に接続されている。
抵抗素子R51とR52が差動駆動回路2の第1の出力ノードNO1と第2の出力ノードNO2間に、直列に接続され、両抵抗素子の接続点が演算増幅器A51の反転入力端子(−)に接続されている。そして、演算増幅器A51の非反転入力端子(+)にコモン電圧源V51が接続されている。
このような構成を有するドライバ1においては、デジタルで与えられた出力電圧情報はDAC3とDAC4で次のように変換される。
すなわち、出力電圧情報は、DAC3において、第1および第2のトランジスタ(PMOSトランジスタ)Q1、Q2の駆動目標値となるアナログ電圧である第1の駆動目標電圧V1、第2の駆動目標電圧V2に変換される。
出力電圧情報は、DAC4において、第3および第4のトランジスタ(NMOSトランジスタ)Q3、Q4の駆動目標値となるアナログ電圧である第3の駆動目標電圧V3、第4の駆動目標電圧V4に変換される。
すなわち、出力電圧情報は、DAC3において、第1および第2のトランジスタ(PMOSトランジスタ)Q1、Q2の駆動目標値となるアナログ電圧である第1の駆動目標電圧V1、第2の駆動目標電圧V2に変換される。
出力電圧情報は、DAC4において、第3および第4のトランジスタ(NMOSトランジスタ)Q3、Q4の駆動目標値となるアナログ電圧である第3の駆動目標電圧V3、第4の駆動目標電圧V4に変換される。
第1の駆動目標電圧V1と第2の駆動目標電圧V2は和が一定の差動信号対、第3の駆動目標電圧V3と第4の駆動目標電圧V4も和が一定の差動信号対である。
また、第1の駆動目標電圧V1と第3の駆動目標電圧V3はオフセットがあるが同じ波形の信号であり、第2の駆動目標電圧V2と第4の駆動目標電圧V4もオフセットを持つ同じ波形の信号である。
第1の駆動目標電圧V1と第2の駆動目標電圧V2は平均電圧が電源電位VDDより一定量低い値になるようにバイアスされている。
第3の駆動目標電圧V3と第4の駆動目標電圧V4は平均電圧が基準電位VSSより一定量高い値になるようにバイアスされている。
また、第1の駆動目標電圧V1と第3の駆動目標電圧V3はオフセットがあるが同じ波形の信号であり、第2の駆動目標電圧V2と第4の駆動目標電圧V4もオフセットを持つ同じ波形の信号である。
第1の駆動目標電圧V1と第2の駆動目標電圧V2は平均電圧が電源電位VDDより一定量低い値になるようにバイアスされている。
第3の駆動目標電圧V3と第4の駆動目標電圧V4は平均電圧が基準電位VSSより一定量高い値になるようにバイアスされている。
第1〜第4の駆動目標電圧V1〜V4の瞬時電圧はひとつのパラメータV(t)をもつ以下の式で表される。
[数1]
V1(t)= VbiasP + V(t) (1)
V2(t)= VbiasP − V(t) (2)
V3(t)= VbiasN + V(t) (3)
V4(t)= VbiasN − V(t) (4)
V1(t)= VbiasP + V(t) (1)
V2(t)= VbiasP − V(t) (2)
V3(t)= VbiasN + V(t) (3)
V4(t)= VbiasN − V(t) (4)
演算増幅器An(n=1〜4)はトランジスタQnのソース電圧Snが駆動目標電圧Vnに等しくなるようネガティブフィードバック(NFB)を構成する。
その結果、抵抗素子R1〜R4にはV(t)が定める電流が流れ、それと等量の電流がトランジスタQ1〜Q4のドレインにも流れる。
抵抗素子R1〜R4の抵抗値がすべてRと仮定するとトランジスタQ1とトランジスタQ3のドレイン結合点から負荷に向かう電流Iposは次式となる。
その結果、抵抗素子R1〜R4にはV(t)が定める電流が流れ、それと等量の電流がトランジスタQ1〜Q4のドレインにも流れる。
抵抗素子R1〜R4の抵抗値がすべてRと仮定するとトランジスタQ1とトランジスタQ3のドレイン結合点から負荷に向かう電流Iposは次式となる。
[数2]
Ipos
= (VDD−VbiasP−V(t))/R−(VbiasN+V(t))/R
= (VDD−VbiasP−VbiasN−2V(t))/R (5)
Ipos
= (VDD−VbiasP−V(t))/R−(VbiasN+V(t))/R
= (VDD−VbiasP−VbiasN−2V(t))/R (5)
同様に、トランジスタQ2とトランジスタQ4のドレイン結合点に負荷から流れ込む電流Inegは次式となる。
[数3]
Ineg
= (VbiasN−V(t))/R−(VDD−VbiasP+V(t))/R
= (VbiasN+VbiasP−VDD−2V(t))/R (6)
Ineg
= (VbiasN−V(t))/R−(VDD−VbiasP+V(t))/R
= (VbiasN+VbiasP−VDD−2V(t))/R (6)
ここで、次式バイアスとなるように設定すれば電流Iposと電流Inegは等しくなる。
[数4]
VDD−VbiasP = VbiasN (7)
VDD−VbiasP = VbiasN (7)
[数5]
Ipos = Ineg = −2V(t)/R (8)
Ipos = Ineg = −2V(t)/R (8)
これはこの回路が負荷に対して平均電圧を充電もしないし放電もしないことを表し、コモンモード電圧を一定に保つことを示している。
現実の回路では素子性能バラツキなどによりバイアスは完璧に上記(7)式の関係を満たすことができない。
これに対処するにはバイアスを電流Iposが電流Inegより僅かにしかし確実に大きくなるように設定し、電流Iposで余剰に供給される電流をコモンモードフィードバック(CMFB)回路5で吸収してしまえばよい。
CMFBは信号V(t)の帯域とは無関係に狭帯域でかまわない。信号のAC成分V(t)にもとづく負荷駆動は上記(5)式と(6)式が示すように平衡しておりコモンモード成分を持たない。
これに対処するにはバイアスを電流Iposが電流Inegより僅かにしかし確実に大きくなるように設定し、電流Iposで余剰に供給される電流をコモンモードフィードバック(CMFB)回路5で吸収してしまえばよい。
CMFBは信号V(t)の帯域とは無関係に狭帯域でかまわない。信号のAC成分V(t)にもとづく負荷駆動は上記(5)式と(6)式が示すように平衡しておりコモンモード成分を持たない。
<第2の実施形態>
図2は、本発明の第2の実施形態に係る差動駆動回路を含むドライバの構成例を示す回路図である。
図2は、本発明の第2の実施形態に係る差動駆動回路を含むドライバの構成例を示す回路図である。
図2のドライバ1Aが図1のドライバ1と異なる点は以下の点にある。
第1に、差動駆動回路2Aにおいて、第1のトランジスタのソースと第2のトランジスタQ2のソース間に第5の抵抗素子R5が接続され、第3のトランジスタQ3のソースと第4のトランジスタQ4のソース間に第6の抵抗素子R6が接続されていることにある。
第2に、DAC3,DAC4の代わり、第1の差動増幅器6および第2の差増増幅器7を設けたことにある。
第1の差動増幅器6は、アナログ差動電圧を受けて第1の駆動目標電圧V1および第2の駆動目標電圧V2を生成し、生成した第1の駆動目標電圧V1を第1の回路21に供給し、第2の駆動目標電圧V2を第2の回路22に供給する。
第2の差動増幅器7は、第1の差動増幅器6と、アナログ差動電圧を受けて第3の駆動目標電圧V3および第4の駆動目標電圧V4を生成し、生成した第3の駆動目標電圧V3を第3の回路23に供給し、第4の駆動目標電圧V4を第4の回路24に供給する。
第1に、差動駆動回路2Aにおいて、第1のトランジスタのソースと第2のトランジスタQ2のソース間に第5の抵抗素子R5が接続され、第3のトランジスタQ3のソースと第4のトランジスタQ4のソース間に第6の抵抗素子R6が接続されていることにある。
第2に、DAC3,DAC4の代わり、第1の差動増幅器6および第2の差増増幅器7を設けたことにある。
第1の差動増幅器6は、アナログ差動電圧を受けて第1の駆動目標電圧V1および第2の駆動目標電圧V2を生成し、生成した第1の駆動目標電圧V1を第1の回路21に供給し、第2の駆動目標電圧V2を第2の回路22に供給する。
第2の差動増幅器7は、第1の差動増幅器6と、アナログ差動電圧を受けて第3の駆動目標電圧V3および第4の駆動目標電圧V4を生成し、生成した第3の駆動目標電圧V3を第3の回路23に供給し、第4の駆動目標電圧V4を第4の回路24に供給する。
第1の差動増幅器6は、第2導電型の電界効果トランジスタであるNMOSトランジスタQ61,Q62、抵抗素子RA1,RA2,R61、および電流源I61,I62を有している。
NMOSトランジスタQ61のソースは電流源I61に接続され、ドレインが抵抗素子RA1を介して電源電位源VDDに接続され、ゲートがアナログ差動電圧VinPの供給ラインに接続されている。
NMOSトランジスタQ62のソースは電流源I62に接続され、ドレインが抵抗素子RA2を介して電源電位源VDDに接続され、ゲートがアナログ差動電圧VinNの供給ラインに接続されている。
そして、NMOSトランジスタQ61のソースとNMOSトランジスタQ62のソース間に抵抗素子R61が接続されている。
NMOSトランジスタQ61のソースは電流源I61に接続され、ドレインが抵抗素子RA1を介して電源電位源VDDに接続され、ゲートがアナログ差動電圧VinPの供給ラインに接続されている。
NMOSトランジスタQ62のソースは電流源I62に接続され、ドレインが抵抗素子RA2を介して電源電位源VDDに接続され、ゲートがアナログ差動電圧VinNの供給ラインに接続されている。
そして、NMOSトランジスタQ61のソースとNMOSトランジスタQ62のソース間に抵抗素子R61が接続されている。
第2の差動増幅器7は、第1導電型の電界効果トランジスタであるPMOSトランジスタQ71,Q72、抵抗素子RA3,RA4,R71、および電流源I71,I72を有している。
PMOSトランジスタQ71のソースは電流源I71に接続され、ドレインが抵抗素子RA1を介して基準電位源VSS(たとえば接地電位GND)に接続され、ゲートがアナログ差動電圧VinPの供給ラインに接続されている。
PMOSトランジスタQ72のソースは電流源I72に接続され、ドレインが抵抗素子RA3を介して基準電位源VSSに接続され、ゲートがアナログ差動電圧VinNの供給ラインに接続されている。
そして、NMOSトランジスタQ71のソースとNMOSトランジスタQ72のソース間に抵抗素子R71が接続されている。
PMOSトランジスタQ71のソースは電流源I71に接続され、ドレインが抵抗素子RA1を介して基準電位源VSS(たとえば接地電位GND)に接続され、ゲートがアナログ差動電圧VinPの供給ラインに接続されている。
PMOSトランジスタQ72のソースは電流源I72に接続され、ドレインが抵抗素子RA3を介して基準電位源VSSに接続され、ゲートがアナログ差動電圧VinNの供給ラインに接続されている。
そして、NMOSトランジスタQ71のソースとNMOSトランジスタQ72のソース間に抵抗素子R71が接続されている。
この例では出力に駆動されるべき信号はアナログの差動電圧VinP−VinNで与えられている。
この電圧は第1および第2の差動増幅器6と7で第1〜第4の駆動目標電圧V1〜V4に変換される。
第1の差動増幅器6と第2の差動増幅器7が良い線形性を保つためには、差動対トランジスタQ61とQ62、Q71とQ72のドレイン電流比のピーク値はあまり大きくとることができない。
たとえば、その電流比を3:1とすれば、第1の実施形態と同様、第5の抵抗素子R5および6の抵抗素子R6を持たない差動駆動回路2ならば負荷に最大電流を供給している瞬間の第1のトランジスタQ1と第2のトランジスタQ2の電流比も3:1である。その結果、差動駆動回路(出力回路)が消費する電流と出力として取り出せる電流の比は4:2となる。
出力は負荷に大電流を供給する回路であることから、最大駆動電流の2倍の電流を常に出力回路が消費するのは電力の浪費と言える。
この電圧は第1および第2の差動増幅器6と7で第1〜第4の駆動目標電圧V1〜V4に変換される。
第1の差動増幅器6と第2の差動増幅器7が良い線形性を保つためには、差動対トランジスタQ61とQ62、Q71とQ72のドレイン電流比のピーク値はあまり大きくとることができない。
たとえば、その電流比を3:1とすれば、第1の実施形態と同様、第5の抵抗素子R5および6の抵抗素子R6を持たない差動駆動回路2ならば負荷に最大電流を供給している瞬間の第1のトランジスタQ1と第2のトランジスタQ2の電流比も3:1である。その結果、差動駆動回路(出力回路)が消費する電流と出力として取り出せる電流の比は4:2となる。
出力は負荷に大電流を供給する回路であることから、最大駆動電流の2倍の電流を常に出力回路が消費するのは電力の浪費と言える。
本第2の実施形態においては、第1のトランジスタQ1と第2のトランジスタQ2のソースを短絡する第5の抵抗素子R5と、第3のトランジスタQ3と第4のトランジスタQ4のソースを短絡する第6の抵抗素子R6と、を有している。
これらの抵抗素子R5,R6には2V(t)の電位差がかかることから第1のトランジスタQ1と第2のトランジスタQ2の電流比、第3のMMOSトランジスタQ3と第4のトランジスタQ4の電流比は差動増幅器6,7内のトランジスタの電流比を上回る。
結果、負荷に供給できる電流が増えるので同じ駆動電流を得るための出力回路の消費電流は減り、電力効率が良くなる。
これらの抵抗素子R5,R6には2V(t)の電位差がかかることから第1のトランジスタQ1と第2のトランジスタQ2の電流比、第3のMMOSトランジスタQ3と第4のトランジスタQ4の電流比は差動増幅器6,7内のトランジスタの電流比を上回る。
結果、負荷に供給できる電流が増えるので同じ駆動電流を得るための出力回路の消費電流は減り、電力効率が良くなる。
第5の抵抗素子R5や第6の抵抗素子R6の挿入がいかに差動駆動回路2Aの電流効率を改善するかを以下の例で示す。
ここで、第1〜第4の抵抗素子R1〜R4の値をR(Ω)、第5および第6の抵抗素子R5およびR6の値をr(Ω)とする。
ここで、第1〜第4の抵抗素子R1〜R4の値をR(Ω)、第5および第6の抵抗素子R5およびR6の値をr(Ω)とする。
まず、第5および第6の抵抗素子R5およびR6が無い場合を考える。
仮に、第3の駆動目標電圧V3と第4の駆動目標電圧V4の電位、すなわち第3のトランジスタのソース電圧S3、第4のトランジスタQ4のソース電圧S4の電位が最大値0.6(V)、最小値0.2(V)の波形で与えられているとする。
最小値が接地電位GNDまで下げられない理由は前段の回路の入出力直線性を良好に保つため等である。
仮に、第3の駆動目標電圧V3と第4の駆動目標電圧V4の電位、すなわち第3のトランジスタのソース電圧S3、第4のトランジスタQ4のソース電圧S4の電位が最大値0.6(V)、最小値0.2(V)の波形で与えられているとする。
最小値が接地電位GNDまで下げられない理由は前段の回路の入出力直線性を良好に保つため等である。
ソース電圧S3が最小電圧0.2(V)になっている瞬間、第3のトランジスタQ3がドレインから引き込みソースを通して第3の抵抗素子R3へ流す電流は0.2/R(A)である。同時刻にソース電圧S4は最大電圧0.6(V)になるので、第4のNMOSトランジスタQ4がドレインから引き込みソースを通して第4の抵抗素子R4へ流す電流は0.6/R(A)である。
本実施形態の回路ではこの瞬間に第1のトランジスタQ1と第2のトランジスタQ2のドレインから吐き出される電流は、第1のトランジスタQ1からの電流が0.6/R(A)、第2のトランジスタQ2からの電流が0.2/R(A)となるように設計される。
この結果、負荷に流すことのできた電流は第1のトランジスタQ1から吐き出されて第3のトランジスタQ3が吸い込みきれなかった差の0.4/R(A)である。
これは第4のトランジスタQ4が吸い込む電流のうち、第2のトランジスタQ2がまかないきれなかった差分にも等しい。
一方、出力回路を流れる全電流は0.8/R(A)であることから、負荷の駆動にまわせる電流は全消費電流の半分である。
本実施形態の回路ではこの瞬間に第1のトランジスタQ1と第2のトランジスタQ2のドレインから吐き出される電流は、第1のトランジスタQ1からの電流が0.6/R(A)、第2のトランジスタQ2からの電流が0.2/R(A)となるように設計される。
この結果、負荷に流すことのできた電流は第1のトランジスタQ1から吐き出されて第3のトランジスタQ3が吸い込みきれなかった差の0.4/R(A)である。
これは第4のトランジスタQ4が吸い込む電流のうち、第2のトランジスタQ2がまかないきれなかった差分にも等しい。
一方、出力回路を流れる全電流は0.8/R(A)であることから、負荷の駆動にまわせる電流は全消費電流の半分である。
次に、第5および第6の抵抗素子R5およびR6がある場合を考える。
ここで、第3のトランジスタQ3のソース電圧S3と第4のトランジスタQ4のソース電圧S4の最大電圧および最小電圧は同じく0.6(V)と0.2(V)とする。
ソース電圧S3が最小電圧でソース電圧S4が最大電圧の瞬間に第3のトランジスタQ3のドレインからソースへ流れる電流は次の値となる。
すなわち、第3のトランジスタQ3のドレインからソースへ流れる電流は、ソースを通ってたとえば接地電位GNDへ流れる0.2/R(A)から第6の抵抗素子R6を通って第3のトランジスタQ3のソースに供給される電流0.4/r(A)を引いた値になる。
同時刻に第4のトランジスタQ4のドレインからソースへ流れる電流は第4の抵抗素子R4を流れる電流0.6/R(A)に第6の抵抗素子R6を流れる電流0.4/r(A)を足した値である。
ここで、第3のトランジスタQ3のソース電圧S3と第4のトランジスタQ4のソース電圧S4の最大電圧および最小電圧は同じく0.6(V)と0.2(V)とする。
ソース電圧S3が最小電圧でソース電圧S4が最大電圧の瞬間に第3のトランジスタQ3のドレインからソースへ流れる電流は次の値となる。
すなわち、第3のトランジスタQ3のドレインからソースへ流れる電流は、ソースを通ってたとえば接地電位GNDへ流れる0.2/R(A)から第6の抵抗素子R6を通って第3のトランジスタQ3のソースに供給される電流0.4/r(A)を引いた値になる。
同時刻に第4のトランジスタQ4のドレインからソースへ流れる電流は第4の抵抗素子R4を流れる電流0.6/R(A)に第6の抵抗素子R6を流れる電流0.4/r(A)を足した値である。
第1のトランジスタQ1のドレインから流れ出る電流が第4のトランジスタQ4のドレインが引き込む電流と同じであることから、第1のトランジスタQ1と第3のトランジスタQ3の接続点から負荷に流し込まれる電流は0.4/R+0.8/r(A)となる。
第2のトランジスタQ2のドレインから流れ出る電流は第3のトランジスタQ3のドレインが引き込む電流と同じであることから、負荷から第2のトランジスタQ2と第4のトランジスタQ4の接続点に流れ込む電流も0.4/R+0.8/r(A)である。
このときも出力回路の合計消費電流は第5の抵抗素子R5と第6の抵抗素子R6がないときと同じ0.8/R(A)であるが、負荷に流すことのできる電流は0.8/r(A)増えている。
計算上r=2Rのときに負荷駆動電流は回路消費電流に等しくなって全消費電流を駆動に寄与させることが可能になるが、現実にはトランジスタの電流が0になることはソース電位と目標電位を一致させるフィードバックループがオープンになるので好ましくない。 最低でもフィードバックループを維持するための電流をトランジスタに残すように抵抗値rは調整される。
第2のトランジスタQ2のドレインから流れ出る電流は第3のトランジスタQ3のドレインが引き込む電流と同じであることから、負荷から第2のトランジスタQ2と第4のトランジスタQ4の接続点に流れ込む電流も0.4/R+0.8/r(A)である。
このときも出力回路の合計消費電流は第5の抵抗素子R5と第6の抵抗素子R6がないときと同じ0.8/R(A)であるが、負荷に流すことのできる電流は0.8/r(A)増えている。
計算上r=2Rのときに負荷駆動電流は回路消費電流に等しくなって全消費電流を駆動に寄与させることが可能になるが、現実にはトランジスタの電流が0になることはソース電位と目標電位を一致させるフィードバックループがオープンになるので好ましくない。 最低でもフィードバックループを維持するための電流をトランジスタに残すように抵抗値rは調整される。
<第3実施形態>
図3は、本発明の第3の実施形態に係る通信装置の構成例を示す図である。
図3の通信装置100は、本発明の実施形態に係る差動駆動回路を含むドライバを送信器に有する。
図3は、本発明の第3の実施形態に係る通信装置の構成例を示す図である。
図3の通信装置100は、本発明の実施形態に係る差動駆動回路を含むドライバを送信器に有する。
この通信装置100は、差動伝送路110の両端側に配置された送信器120,130を有し、双方向通信可能に構成されている。
送信器120,130は、上述した第1または第2の実施形態の差動駆動回路2,2Aを含んで構成されている。
そして、通信装置100は、差動伝送路110に対して送信器120,130にそれぞれ並列に受信器140,150を有する。
差動伝送路110は、両端で終端抵抗Rtermが接続されている。
送信器120,130は、上述した第1または第2の実施形態の差動駆動回路2,2Aを含んで構成されている。
そして、通信装置100は、差動伝送路110に対して送信器120,130にそれぞれ並列に受信器140,150を有する。
差動伝送路110は、両端で終端抵抗Rtermが接続されている。
本発明の実施形態に係る差動駆動回路は負荷の電圧に左右されずに負荷に目標電流と同じ電流を出力できるので、他端の送信器の出力状態と干渉することが無い。
したがって、負荷には両端の送信器120,130が出力しようとした信号の綺麗な和信号が生成される。
差動伝送路110の両端に送信器120,130と並列に設けた受信器140,150は負荷に生じた和信号から並列の送信器120,130の目標出力を減算することによって他端の送信器の信号を得ることができる。
したがって、負荷には両端の送信器120,130が出力しようとした信号の綺麗な和信号が生成される。
差動伝送路110の両端に送信器120,130と並列に設けた受信器140,150は負荷に生じた和信号から並列の送信器120,130の目標出力を減算することによって他端の送信器の信号を得ることができる。
以上説明したように本実施形態によれば、出力トランジスタであるトランジスタQ1〜Q4のソース電位を駆動目標電圧値に一致させるネガティブフィードバック(NFB)をもつことから、ドレイン電位に外乱があっても目標電流を正確に出力することができる。
これは、たとえばイーサネット(登録商標)の1000BASE−Tで行われているような双方向多重において受信波形によらず正確な出力電流を得ることができ、送受信信号の正確な和信号を歪むことなく生成できるという利点がある。
これは、たとえばイーサネット(登録商標)の1000BASE−Tで行われているような双方向多重において受信波形によらず正確な出力電流を得ることができ、送受信信号の正確な和信号を歪むことなく生成できるという利点がある。
また、本実施形態によれば、以下の効果を得ることができる。
MOSトランジスタ(電界効果トランジスタ)のゲート電圧−ドレイン電流特性は非線形であっても、またそれがPMOSとNMOSで違う特性であっても、コモンモード成分の無い差動信号を出力することができる。
また、本実施形態においては、入力として与えた駆動目標電圧と出力電圧の線形性が良好なため、帯域を制限するために厳密に調整された波形を正しく負荷に送り出すことが可能である。
MOSトランジスタ(電界効果トランジスタ)のゲート電圧−ドレイン電流特性は非線形であっても、またそれがPMOSとNMOSで違う特性であっても、コモンモード成分の無い差動信号を出力することができる。
また、本実施形態においては、入力として与えた駆動目標電圧と出力電圧の線形性が良好なため、帯域を制限するために厳密に調整された波形を正しく負荷に送り出すことが可能である。
さらに、本実施形態によれば、出力段の消費電流に対する負荷駆動電流の比を大きくとることができ、電力効率にすぐれるという利点がある。
また、負荷の状況によらず目標駆動電圧に比例する電流を正確に出力することができる。負荷の電圧を観測して目標駆動電流の定数倍を演算により引き去れば、第2の駆動回路が負荷に電流を与えることが識別できる。これはひとつの負荷すなわち伝送路で双方向の通信を行うことを可能にする。
また、本実施形態の差動駆動回路は、出力端子(出力ノード)と基準電位VSS(たとえば接地電位GND)、電源電位VDD間に各々トランジスタ1段と抵抗素子が1つあるだけである。
これは電流源トランジスタと差動トランジスタをいわゆる縦積みにした、特許文献1などに開示されている回路よりも低電圧で動作する。
また、負荷の状況によらず目標駆動電圧に比例する電流を正確に出力することができる。負荷の電圧を観測して目標駆動電流の定数倍を演算により引き去れば、第2の駆動回路が負荷に電流を与えることが識別できる。これはひとつの負荷すなわち伝送路で双方向の通信を行うことを可能にする。
また、本実施形態の差動駆動回路は、出力端子(出力ノード)と基準電位VSS(たとえば接地電位GND)、電源電位VDD間に各々トランジスタ1段と抵抗素子が1つあるだけである。
これは電流源トランジスタと差動トランジスタをいわゆる縦積みにした、特許文献1などに開示されている回路よりも低電圧で動作する。
以上、差動駆動回路を含むドライバを第1および第2の実施形態として、そのドライバを含む通信装置を第3の実施形態として説明した。
以下には、第1の実施形態に係る差動駆動回路を含むドライバ1の他の構成例、第2の実施形態に係る差動駆動回路を含むドライバ1Aの他の構成例、並びに第3の実施形態に係る通信装置100の他の構成例について説明する。
以下には、第1の実施形態に係る差動駆動回路を含むドライバ1の他の構成例、第2の実施形態に係る差動駆動回路を含むドライバ1Aの他の構成例、並びに第3の実施形態に係る通信装置100の他の構成例について説明する。
まず、第1の実施形態に係る差動駆動回路を含むドライバ1の他の構成例を、第4〜第10の実施形態として図4〜図11に関連付けて説明する。
<第4の実施形態>
図4は、本発明の第4の実施形態に係る差動駆動回路を含むドライバの構成例を示す回路図である。
図4は、本発明の第4の実施形態に係る差動駆動回路を含むドライバの構成例を示す回路図である。
本第4の実施形態に係るドライバ1Bが第1の実施形態に係るドライバ1と異なる点は、負荷の駆動を第1の駆動系としてのプルアップ系回路だけを用いて行うようにしたことにある。
具体的には、図4のドライバ1Bは、図1のドライバ1の構成要素のうち、PMOSトランジスタQ1,Q2、第1および第2の回路21,22、抵抗素子R1,R2、およびDAC3を用いて負荷の駆動を行う。
そして、PMOSトランジスタQ1,Q2のドレインは、それぞれ負荷抵抗Rload1,Rload2に接続され、負荷抵抗Rload1,Rload2はバイアス電圧Vbiasの電源8に接続されている。
そして、PMOSトランジスタQ1,Q2のドレインは、それぞれ負荷抵抗Rload1,Rload2に接続され、負荷抵抗Rload1,Rload2はバイアス電圧Vbiasの電源8に接続されている。
本第4の実施形態によれば、出力トランジスタであるトランジスタQ1,Q2のソース電位を駆動目標電圧値に一致させるネガティブフィードバック(NFB)をもつことから、ドレイン電位に外乱があっても目標電流を正確に出力することができる。
<第5の実施形態>
図5は、本発明の第5の実施形態に係る差動駆動回路を含むドライバの構成例を示す回路図である。
図5は、本発明の第5の実施形態に係る差動駆動回路を含むドライバの構成例を示す回路図である。
本第5の実施形態に係るドライバ1Cが第1の実施形態に係るドライバ1と異なる点は、負荷の駆動を第2の駆動系としてのプルダウン系回路だけを用いて行うようにしたことにある。
具体的には、図5のドライバ1Cは、図1のドライバ1の構成要素のうち、NMOSトランジスタQ3,Q4、第3および第4の回路23,24、抵抗素子R3,R4、およびDAC4を用いて負荷の駆動を行う。
そして、NMOSトランジスタQ3,Q4のドレインは、それぞれ負荷抵抗Rload3,Rload4に接続され、負荷抵抗Rload3,Rload4はバイアス電圧Vbiasの電源9に接続されている。
そして、NMOSトランジスタQ3,Q4のドレインは、それぞれ負荷抵抗Rload3,Rload4に接続され、負荷抵抗Rload3,Rload4はバイアス電圧Vbiasの電源9に接続されている。
本第5の実施形態によれば、出力トランジスタであるトランジスタQ3,Q4のソース電位を駆動目標電圧値に一致させるネガティブフィードバック(NFB)をもつことから、ドレイン電位に外乱があっても目標電流を正確に出力することができる。
<第6の実施形態>
図6は、本発明の第6の実施形態に係る差動駆動回路を含むドライバの構成例を示す回路図である。
図6は、本発明の第6の実施形態に係る差動駆動回路を含むドライバの構成例を示す回路図である。
本第6の実施形態に係るドライバ1Dが第1の実施形態に係るドライバ1と異なる点は、出力の差動電圧と同相電圧が与えられる数値DdiffとDcomに応じて出力されることにある。
そのため、プルアップ側のDAC3が2つの第1のDAC3−1および第2の3−2に分離され、プルダウン側のDAC4が2つの第3のDAC4−1および第4のDAC4−2に分離されている。
そして、各DAC3−1,3−2,4−1,4−2の入力段に、数値DdiffとDcomを加減算する加減算器10,11,12,13は配置され、各DAC3−1,3−2,4−1,4−2に異なる数値が入力される。
なお、差動駆動回路2Dの第1および第2の出力ノードNO1,NO2はそれぞれ負荷抵抗Rload1,Rload2に接続され、負荷抵抗Rload1,Rload2はバイアス電圧Vbiasの電源8に接続されている。
そして、各DAC3−1,3−2,4−1,4−2の入力段に、数値DdiffとDcomを加減算する加減算器10,11,12,13は配置され、各DAC3−1,3−2,4−1,4−2に異なる数値が入力される。
なお、差動駆動回路2Dの第1および第2の出力ノードNO1,NO2はそれぞれ負荷抵抗Rload1,Rload2に接続され、負荷抵抗Rload1,Rload2はバイアス電圧Vbiasの電源8に接続されている。
加減算器10は、負入力に数値Ddiffが入力され、正入力に数値Dcomが入力され、入力に対する演算により第2の加減算結果としてのNビットの数値[Dcom−Ddiff]を得、この数値[Dcom−Ddiff]をDAC3−2に供給する。
加減算器11は、第1正入力に数値Ddiffが入力され、第2正入力に数値Dcomが入力され、入力に対する演算により第1の加減算結果としてのNビットの数値[Dcom+Ddiff]を得、この数値[Dcom+Ddiff]をDAC3−1に供給する。
加減算器12は、正入力に数値Ddiffが入力され、負入力に数値Dcomが入力され、入力に対する演算により第4の加減算結果としてのNビットの数値[−Dcom+Ddiff]を得、この数値[−Dcom+Ddiff]をDAC4−2に供給する。
加減算器13は、第1負入力に数値Ddiffが入力され、第2負入力に数値Dcomが入力され、入力に対する演算により第3の加減算結果としてのNビットの数値[−Dcom−Ddiff]を得、この数値[−Dcom−Ddiff]をDAC4−1に供給する。
加減算器11は、第1正入力に数値Ddiffが入力され、第2正入力に数値Dcomが入力され、入力に対する演算により第1の加減算結果としてのNビットの数値[Dcom+Ddiff]を得、この数値[Dcom+Ddiff]をDAC3−1に供給する。
加減算器12は、正入力に数値Ddiffが入力され、負入力に数値Dcomが入力され、入力に対する演算により第4の加減算結果としてのNビットの数値[−Dcom+Ddiff]を得、この数値[−Dcom+Ddiff]をDAC4−2に供給する。
加減算器13は、第1負入力に数値Ddiffが入力され、第2負入力に数値Dcomが入力され、入力に対する演算により第3の加減算結果としてのNビットの数値[−Dcom−Ddiff]を得、この数値[−Dcom−Ddiff]をDAC4−1に供給する。
DAC3−1は、スイッチSW3−10〜SW3−1N-1、および電流源I3−10〜I3−1Nを有している。
各電流源I3−10〜I3−1N-1と各スイッチSW3−10〜SW3−1N-1とは、図6に示すように、それぞれ一組ずつ電源電位源VDDと第1の供給ラインLV1との間に直列に接続されている。電流源I3−1Nは電源電位源VDDと第1の供給ラインLV1との間に接続されている。
そして、電流源I3−10〜I3−1Nの制御ゲートに、電流値を制御するための数値[Dcom−Ddiff]が供給される。
各電流源I3−10〜I3−1N-1と各スイッチSW3−10〜SW3−1N-1とは、図6に示すように、それぞれ一組ずつ電源電位源VDDと第1の供給ラインLV1との間に直列に接続されている。電流源I3−1Nは電源電位源VDDと第1の供給ラインLV1との間に接続されている。
そして、電流源I3−10〜I3−1Nの制御ゲートに、電流値を制御するための数値[Dcom−Ddiff]が供給される。
DAC3−2は、スイッチSW3−20〜SW3−2N-1、および電流源I3−20〜I3−2Nを有している。
各電流源I3−20〜I3−2N-1と各スイッチSW3−20〜SW3−2N-1とは、図6に示すように、それぞれ一組ずつ電源電位源VDDと第2の供給ラインLV2との間に直列に接続されている。電流源I3−2Nは電源電位源VDDと第2の供給ラインLV2との間に接続されている。
そして、電流源I3−20〜I3−2Nの制御ゲートに、電流値を制御するための数値[Dcom+diff]が供給される。
各電流源I3−20〜I3−2N-1と各スイッチSW3−20〜SW3−2N-1とは、図6に示すように、それぞれ一組ずつ電源電位源VDDと第2の供給ラインLV2との間に直列に接続されている。電流源I3−2Nは電源電位源VDDと第2の供給ラインLV2との間に接続されている。
そして、電流源I3−20〜I3−2Nの制御ゲートに、電流値を制御するための数値[Dcom+diff]が供給される。
DAC4−1は、スイッチSW4−10〜SW4−1N-1、および電流源I4−10〜I4−1Nを有している。
各電流源I4−10〜I4−1N-1と各スイッチSW4−10〜SW4−1N-1とは、図6に示すように、それぞれ一組ずつ電源電位源VDDと第3の供給ラインLV3との間に直列に接続されている。電流源I4−1Nは電源電位源VDDと第3の供給ラインLV3との間に接続されている。
そして、電流源I4−10〜I4−1Nの制御ゲートに、電流値を制御するための数値[−Dcom−Ddiff]が供給される。
各電流源I4−10〜I4−1N-1と各スイッチSW4−10〜SW4−1N-1とは、図6に示すように、それぞれ一組ずつ電源電位源VDDと第3の供給ラインLV3との間に直列に接続されている。電流源I4−1Nは電源電位源VDDと第3の供給ラインLV3との間に接続されている。
そして、電流源I4−10〜I4−1Nの制御ゲートに、電流値を制御するための数値[−Dcom−Ddiff]が供給される。
DAC4−2は、スイッチSW4−20〜SW4−2N-1、および電流源I4−20〜I4−2Nを有している。
各電流源I4−20〜I4−2N-1と各スイッチSW4−20〜SW4−2N-1とは、図6に示すように、それぞれ一組ずつ電源電位源VDDと第4の供給ラインLV4との間に直列に接続されている。電流源I4−2Nは電源電位源VDDと第4の供給ラインLV4との間に接続されている。
そして、電流源I4−20〜I4−2Nの制御ゲートに、電流値を制御するための数値[−Dcom+Ddiff]が供給される。
各電流源I4−20〜I4−2N-1と各スイッチSW4−20〜SW4−2N-1とは、図6に示すように、それぞれ一組ずつ電源電位源VDDと第4の供給ラインLV4との間に直列に接続されている。電流源I4−2Nは電源電位源VDDと第4の供給ラインLV4との間に接続されている。
そして、電流源I4−20〜I4−2Nの制御ゲートに、電流値を制御するための数値[−Dcom+Ddiff]が供給される。
ドライバ1Dにおいて、第1の出力ノードNO1(出力VoutP)をプルアップする抵抗素子R1およびPMOSトランジスタQ1には駆動目標電位V1が、プルダウンする抵抗素子R3およびNMOSトランジスタQ3には駆動目標電位V3が与えられる。
また、第2の出力ノードNO2(出力VoutN)をプルアップする抵抗素子R2およびPMOSトランジスタQ2には駆動目標電位V2が、プルダウンする抵抗素子R4およびNMOSトランジスタQ4には駆動目標電位V4が与えられる。
また、第2の出力ノードNO2(出力VoutN)をプルアップする抵抗素子R2およびPMOSトランジスタQ2には駆動目標電位V2が、プルダウンする抵抗素子R4およびNMOSトランジスタQ4には駆動目標電位V4が与えられる。
駆動目標電位V1〜V4は4つのDAC3−1,3−2,4−1,4−2で生成される。
DAC3−1,3−2,4−1,4−2へのデジタル入力には2つの数値データDdiffとDcomに対して[Dcom+Ddiff]、[Dcom−Ddiff]、[−Dcom−Ddiff]、[−Dcom+Ddif]が与えられる。
DAC3−1,3−2,4−1,4−2へのデジタル入力には2つの数値データDdiffとDcomに対して[Dcom+Ddiff]、[Dcom−Ddiff]、[−Dcom−Ddiff]、[−Dcom+Ddif]が与えられる。
こここで、DdiffとDcomに対応するアナログ電圧値をVdiff、Vcomとすると、以下の関係が成り立つ。
[数6]
VDD−V1=+Vdiff+Vcom
VDD−V2=−Vdiff+Vcom
V3−GND=−Vdiff−Vcom
V4−GND=+Vdiff−Vcom
VDD−V1=+Vdiff+Vcom
VDD−V2=−Vdiff+Vcom
V3−GND=−Vdiff−Vcom
V4−GND=+Vdiff−Vcom
抵抗素子R1〜R4の抵抗値がすべてRのとき、PMOSトランジスタQ1の出力電流IQ1、NMOSトランジスタQ3の出力電流IQ3、第1の出力ノードNO1から負荷に向かう電流IVoutPは次式で与えられる。
[数7]
IQ1=(+Vdiff+Vcom)/R
IQ3=(−Vdiff−Vcom)/R
IVoutP=2・(+Vdiff+Vcom)/R
IQ1=(+Vdiff+Vcom)/R
IQ3=(−Vdiff−Vcom)/R
IVoutP=2・(+Vdiff+Vcom)/R
同様に、抵抗素子R1〜R4の抵抗値がすべてRのとき、PMOSトランジスタQ2の出力電流IQ2、NMOSトランジスタQ4の出力電流IQ4、第2の出力ノードNO2から負荷に向かう電流IVoutNは次式で与えられる。
[数8]
IQ2=(−Vdiff+Vcom)/R
IQ4=(+Vdiff−Vcom)/R
IVoutN=2・(−Vdiff+Vcom)/R
IQ2=(−Vdiff+Vcom)/R
IQ4=(+Vdiff−Vcom)/R
IVoutN=2・(−Vdiff+Vcom)/R
そして、第1の出力ノードNO1側の電位VoutP、および第2の出力ノードNO2側の電位VoutNは次式で与えられる。
[数9]
VoutP=Vbias+2・Rload・(+Vdiff+Vcom)/R
VoutN=Vbias+2・Rload・(−Vdiff+Vcom)/R
VoutP=Vbias+2・Rload・(+Vdiff+Vcom)/R
VoutN=Vbias+2・Rload・(−Vdiff+Vcom)/R
したがって、出力VoutPとVoutNの差動電圧VDPN、および同相電圧VIPNは次のようになる。
[数10]
VDPN=4・Rload・Vdiff/R
VIPN=Vbias+2・Rload・Vcom/R
VDPN=4・Rload・Vdiff/R
VIPN=Vbias+2・Rload・Vcom/R
このことは、図6の回路では、出力の差動電圧VDPNと同相電圧VIPNが数値DdiffとDcomに応じて出力されることを示している。
このような同相電圧駆動を加味しても、本発明の回路は抵抗素子R1〜4を流れ、すなわちトランジスタQ1〜Q4から出力される電流を正確に制御しているので、差動出力が同相出力の大小によって変調されたり歪んだりせずに正確に出力される。
このような同相電圧駆動を加味しても、本発明の回路は抵抗素子R1〜4を流れ、すなわちトランジスタQ1〜Q4から出力される電流を正確に制御しているので、差動出力が同相出力の大小によって変調されたり歪んだりせずに正確に出力される。
本第6の実施形態によれば、出力トランジスタであるトランジスタQ1〜Q4のソース電位を駆動目標電圧値に一致させるネガティブフィードバック(NFB)をもつことから、ドレイン電位に外乱があっても目標電流を正確に出力することができる。
また、MOSトランジスタ(電界効果トランジスタ)のゲート電圧−ドレイン電流特性は非線形であっても、またそれがPMOSとNMOSで違う特性であっても、コモンモード成分の無い差動信号を出力することができる。
また、本第6の実施形態においては、入力として与えた駆動目標電圧と出力電圧の線形性が良好なため、帯域を制限するために厳密に調整された波形を正しく負荷に送り出すことが可能である。
さらに、本第6の実施形態によれば、出力段の消費電流に対する負荷駆動電流の比を大きくとることができ、電力効率にすぐれるという利点がある。
また、負荷の状況によらず目標駆動電圧に比例する電流を正確に出力することができる。
また、差動出力が同相出力の大小によって変調されたり歪んだりせずに正確に出力することができる。
また、MOSトランジスタ(電界効果トランジスタ)のゲート電圧−ドレイン電流特性は非線形であっても、またそれがPMOSとNMOSで違う特性であっても、コモンモード成分の無い差動信号を出力することができる。
また、本第6の実施形態においては、入力として与えた駆動目標電圧と出力電圧の線形性が良好なため、帯域を制限するために厳密に調整された波形を正しく負荷に送り出すことが可能である。
さらに、本第6の実施形態によれば、出力段の消費電流に対する負荷駆動電流の比を大きくとることができ、電力効率にすぐれるという利点がある。
また、負荷の状況によらず目標駆動電圧に比例する電流を正確に出力することができる。
また、差動出力が同相出力の大小によって変調されたり歪んだりせずに正確に出力することができる。
<第7の実施形態>
図7は、本発明の第7の実施形態に係る差動駆動回路を含むドライバの構成例を示す回路図である。
図7は、本発明の第7の実施形態に係る差動駆動回路を含むドライバの構成例を示す回路図である。
本第7の実施形態に係るドライバ1Eが第6の実施形態に係るドライバ1Dと異なる点は、負荷の駆動を第1の駆動系としてのプルアップ系回路だけを用いて行うようにしたことにある。
具体的には、図7のドライバ1Eは、図6のドライバ1Dの構成要素のうち、PMOSトランジスタQ1,Q2、第1および第2の回路21,22、抵抗素子R1,R2、DAC3−1,3−2、および加減算器10,11を用いて負荷の駆動を行う。
そして、PMOSトランジスタQ1,Q2のドレインは、それぞれ負荷抵抗Rload1,Rload2に接続され、負荷抵抗Rload1,Rload2はバイアス電圧Vbiasの電源8に接続されている。
そして、PMOSトランジスタQ1,Q2のドレインは、それぞれ負荷抵抗Rload1,Rload2に接続され、負荷抵抗Rload1,Rload2はバイアス電圧Vbiasの電源8に接続されている。
本第7の実施形態によれば、出力トランジスタであるトランジスタQ1,Q2のソース電位を駆動目標電圧値に一致させるネガティブフィードバック(NFB)をもつことから、ドレイン電位に外乱があっても目標電流を正確に出力することができる。
また、出力の差動電圧VDPNと同相電圧VIPNを数値DdiffとDcomに応じて出力することができる。
この場合、差動出力が同相出力の大小によって変調されたり歪んだりせずに正確に出力することができる。
また、出力の差動電圧VDPNと同相電圧VIPNを数値DdiffとDcomに応じて出力することができる。
この場合、差動出力が同相出力の大小によって変調されたり歪んだりせずに正確に出力することができる。
<第8の実施形態>
図8は、本発明の第8の実施形態に係る差動駆動回路を含むドライバの構成例を示す回路図である。
図8は、本発明の第8の実施形態に係る差動駆動回路を含むドライバの構成例を示す回路図である。
本第8の実施形態に係るドライバ1Fが第6の実施形態に係るドライバ1Dと異なる点は、負荷の駆動を第2の駆動系としてのプルダウン系回路だけを用いて行うようにしたことにある。
具体的には、図8のドライバ1Dは、図6のドライバ1Dの構成要素のうち、NMOSトランジスタQ3,Q4、第3および第4の回路23,24、抵抗素子R3,R4、DAC4−1,4−2、および加減算器12,13を用いて負荷の駆動を行う。
そして、NMOSトランジスタQ3,Q4のドレインは、それぞれ負荷抵抗Rload1,Rload2に接続され、負荷抵抗Rload1,Rload2はバイアス電圧Vbiasの電源8に接続されている。
そして、NMOSトランジスタQ3,Q4のドレインは、それぞれ負荷抵抗Rload1,Rload2に接続され、負荷抵抗Rload1,Rload2はバイアス電圧Vbiasの電源8に接続されている。
本第8の実施形態によれば、出力トランジスタであるトランジスタQ3,Q4のソース電位を駆動目標電圧値に一致させるネガティブフィードバック(NFB)をもつことから、ドレイン電位に外乱があっても目標電流を正確に出力することができる。
また、出力の差動電圧VDPNと同相電圧VIPNを数値DdiffとDcomに応じて出力することができる。
この場合、差動出力が同相出力の大小によって変調されたり歪んだりせずに正確に出力することができる。
また、出力の差動電圧VDPNと同相電圧VIPNを数値DdiffとDcomに応じて出力することができる。
この場合、差動出力が同相出力の大小によって変調されたり歪んだりせずに正確に出力することができる。
<第9の実施形態>
図9は、本発明の第9の実施形態に係る差動駆動回路を含むドライバの構成例を示す回路図である。
図9は、本発明の第9の実施形態に係る差動駆動回路を含むドライバの構成例を示す回路図である。
本第9の実施形態のドライバ1Gが第8の実施形態のドライバ1Fと異なる点は、出力の安定化のためにDACの安定化回路30を有することにある。
DACの安定化回路30は、PMOSトランジスタQA,QB、演算増幅器A31,A32、抵抗素子RA31,RA32、参照抵抗素子Rext31、および電源V31を有する。
PMOSトランジスタQAのソースが電源電位源VDDに接続され、ドレインが抵抗素子RA31の一端および演算増幅器A31の非反転入力端子(+)に接続されている。抵抗素子RA31の他端は基準電位源VSSに接続されている。
PMOSトランジスタQAのゲートが演算増幅器A31の出力に接続されている。
PMOSトランジスタQBのソースが参照抵抗素子Rext31の一端および演算増幅器A32の反転入力端子(−)に接続されている。
PMOSトランジスタQBのドレインは抵抗素子RA32の一端および演算増幅器A31の反転入力端子(−)に接続されている。
PMOSトランジスタQBのゲートが演算増幅器A32の出力に接続されている。参照抵抗素子Rext31の他端が電源電位源VDDに接続され、抵抗素子RA32の他端が基準電位源VSSに接続されている。
そして、演算増幅器A32の非反転入力(+)が基準電圧Vrefを供給する電源V31に接続されている。
PMOSトランジスタQAのソースが電源電位源VDDに接続され、ドレインが抵抗素子RA31の一端および演算増幅器A31の非反転入力端子(+)に接続されている。抵抗素子RA31の他端は基準電位源VSSに接続されている。
PMOSトランジスタQAのゲートが演算増幅器A31の出力に接続されている。
PMOSトランジスタQBのソースが参照抵抗素子Rext31の一端および演算増幅器A32の反転入力端子(−)に接続されている。
PMOSトランジスタQBのドレインは抵抗素子RA32の一端および演算増幅器A31の反転入力端子(−)に接続されている。
PMOSトランジスタQBのゲートが演算増幅器A32の出力に接続されている。参照抵抗素子Rext31の他端が電源電位源VDDに接続され、抵抗素子RA32の他端が基準電位源VSSに接続されている。
そして、演算増幅器A32の非反転入力(+)が基準電圧Vrefを供給する電源V31に接続されている。
また、DAC4−1は、スイッチSW4−10〜SW4−1N-1、および電流源としてのPMOSトランジスタQ4−10〜Q4−1Nを有している。
各PMOSトランジスタQ4−10〜Q4−1N-1と各スイッチSW4−10〜SW4−1N-1とは、図9に示すように、それぞれ一組ずつ電源電位源VDDと第3の供給ラインLV3との間に直列に接続されている。PMOSトランジスタQ4−1Nはソースが電源電位源VDDに接続され、ドレインが第3の供給ラインLV3に接続されている。
そして、電流源としてのPMOSトランジスタQ4−10〜Q4−1Nのゲートが、レプリカ回路30の演算増幅器A31の出力に接続されている。
各PMOSトランジスタQ4−10〜Q4−1N-1と各スイッチSW4−10〜SW4−1N-1とは、図9に示すように、それぞれ一組ずつ電源電位源VDDと第3の供給ラインLV3との間に直列に接続されている。PMOSトランジスタQ4−1Nはソースが電源電位源VDDに接続され、ドレインが第3の供給ラインLV3に接続されている。
そして、電流源としてのPMOSトランジスタQ4−10〜Q4−1Nのゲートが、レプリカ回路30の演算増幅器A31の出力に接続されている。
また、DAC4−2は、スイッチSW4−20〜SW4−2N-1、および電流源としてのPMOSトランジスタQ4−20〜Q4−2Nを有している。
各PMOSトランジスタQ4−20〜Q4−2N-1と各スイッチSW4−20〜SW4−2N-1とは、図9に示すように、それぞれ一組ずつ電源電位源VDDと第4の供給ラインLV4との間に直列に接続されている。PMOSトランジスタQ4−2Nはソースが電源電位源VDDに接続され、ドレインが第4の供給ラインLV4に接続されている。
そして、電流源としてのPMOSトランジスタQ4−20〜Q4−2Nのゲートが、レプリカ回路30の演算増幅器A31の出力に接続されている。
各PMOSトランジスタQ4−20〜Q4−2N-1と各スイッチSW4−20〜SW4−2N-1とは、図9に示すように、それぞれ一組ずつ電源電位源VDDと第4の供給ラインLV4との間に直列に接続されている。PMOSトランジスタQ4−2Nはソースが電源電位源VDDに接続され、ドレインが第4の供給ラインLV4に接続されている。
そして、電流源としてのPMOSトランジスタQ4−20〜Q4−2Nのゲートが、レプリカ回路30の演算増幅器A31の出力に接続されている。
安定化回路30において、トランジスタQAと抵抗素子RA31は駆動目標電圧V3およびV4を作るDAC4−1,4−2のレプリカとして機能する。そして、このレプリカを含む安定化回路30は、DAC4−1,4−2にある特定の数値入力が与えられたときと同じ出力VAを出している。
その出力VAは次式の関係が得られるように、ネガティブフィードバック(NFB)がかけられている。
その出力VAは次式の関係が得られるように、ネガティブフィードバック(NFB)がかけられている。
[数11]
VA=Vref・(RA/Rext)
VA=Vref・(RA/Rext)
したがって、DAC4−1,4−2が特定の数値を入力されたときの出力もVAになる。
出力段のトランスコンダクタンスはR=R3=R4として1/Rであるから出力電位は次のようになる。
出力段のトランスコンダクタンスはR=R3=R4として1/Rであるから出力電位は次のようになる。
[数12]
VA・Rload/R=Vref・(RA/R)・(Rload/Rext)
VA・Rload/R=Vref・(RA/R)・(Rload/Rext)
ここで、抵抗素子RA31と抵抗素子R3、R4はともに同じ集積回路の抵抗であり比はほぼ一定、負荷抵抗Rload1,2と参照抵抗素子Rext31をともに集積回路外の高精度抵抗とすればその比も一定である。
したがって、DAC4−1,4−2に特定の数値が入力されたときの出力は基準電圧Vrefの定数倍になる。
基準電圧Vrefが、バンドギャップリファレンス出力もしくはトリミングしたバイアス発生回路などで与えられる安定した電圧であれば、本第9の実施形態のドライバ1Gは、特定の数値入力が与えられたときの出力が安定化されていることになる。
したがって、DAC4−1,4−2に特定の数値が入力されたときの出力は基準電圧Vrefの定数倍になる。
基準電圧Vrefが、バンドギャップリファレンス出力もしくはトリミングしたバイアス発生回路などで与えられる安定した電圧であれば、本第9の実施形態のドライバ1Gは、特定の数値入力が与えられたときの出力が安定化されていることになる。
同様の安定化回路は、図1のドライバ1、図4のドライバ1B、図5のドライバ1C、図6のドライバ1D、図7のドライバ1Eにも適用可能である。
本第9の実施形態によれば、出力トランジスタであるトランジスタQ3,Q4のソース電位を駆動目標電圧値に一致させるネガティブフィードバック(NFB)をもつことから、ドレイン電位に外乱があっても目標電流を正確に出力することができる。
また、出力の差動電圧VDPNと同相電圧VIPNを数値DdiffとDcomに応じて出力することができる。
この場合、差動出力が同相出力の大小によって変調されたり歪んだりせずに正確に出力することができる。
また、特定の数値入力が与えられたときの出力を安定化することができる。
また、出力の差動電圧VDPNと同相電圧VIPNを数値DdiffとDcomに応じて出力することができる。
この場合、差動出力が同相出力の大小によって変調されたり歪んだりせずに正確に出力することができる。
また、特定の数値入力が与えられたときの出力を安定化することができる。
<第10の実施形態>
図10は、本発明の第10の実施形態に係る差動駆動回路を含むドライバの構成例を示す回路図である。
図10は、本発明の第10の実施形態に係る差動駆動回路を含むドライバの構成例を示す回路図である。
本第10の実施形態のドライバ1Hが第5の実施形態のドライバ1Cと異なる点は、特定の数値入力に対する出力が一定値になるようにDACの前段に係数Cを乗算する乗算器14を配置したことにある。
係数Cは、DACのレプリカ機能を有する安定化回路40により生成される。
係数Cは、DACのレプリカ機能を有する安定化回路40により生成される。
安定化回路40は、PMOSトランジスタQ41、抵抗素子RA41,RA42、参照抵抗素子Rext41、演算増幅器A41,A42、および電源V41を有する。
係数発生回路40は、さらに、スイッチSW41−0〜SW41−N-1、電流源I41−0〜I41−N、供給ラインLV41、乗算器41、およびステートマシン42を有する。
係数発生回路40は、さらに、スイッチSW41−0〜SW41−N-1、電流源I41−0〜I41−N、供給ラインLV41、乗算器41、およびステートマシン42を有する。
PMOSトランジスタQ41のソースが参照抵抗素子Rext41の一端および演算増幅器A41の反転入力端子(−)に接続されている。
PMOSトランジスタQ41のドレインは抵抗素子RA41の一端および演算増幅器A42の反転入力端子(−)に接続されている。
PMOSトランジスタQ41のゲートが演算増幅器A41出力に接続されている。参照抵抗素子Rext41の他端が電源電位源VDDに接続され、抵抗素子RA41の他端が基準電位源VSSに接続されている。
そして、演算増幅器A41の非反転入力(+)が基準電圧Vrefを供給する電源V41に接続されている。
演算増幅器A42の非反転入力(−)は、供給ラインLV41に接続されている
抵抗素子RA42は、一端が供給ラインLV41に接続され、他端が基準電位源VSSに接続されている。
各電流源I41−0〜I41−N-1と各スイッチSW41−10〜SW41−N-1とは、図10に示すように、それぞれ一組ずつ電源電位源VDDと供給ラインLV41との間に直列に接続されている。電流源I41−Nは電源電位源VDDと供給ラインLV41との間に接続されている。
そして、スイッチSW41−0〜SW4−N-1の制御ゲートに、オンオフを制御するための、固定値に係数Cが乗算されたNビットデータが供給される。
PMOSトランジスタQ41のドレインは抵抗素子RA41の一端および演算増幅器A42の反転入力端子(−)に接続されている。
PMOSトランジスタQ41のゲートが演算増幅器A41出力に接続されている。参照抵抗素子Rext41の他端が電源電位源VDDに接続され、抵抗素子RA41の他端が基準電位源VSSに接続されている。
そして、演算増幅器A41の非反転入力(+)が基準電圧Vrefを供給する電源V41に接続されている。
演算増幅器A42の非反転入力(−)は、供給ラインLV41に接続されている
抵抗素子RA42は、一端が供給ラインLV41に接続され、他端が基準電位源VSSに接続されている。
各電流源I41−0〜I41−N-1と各スイッチSW41−10〜SW41−N-1とは、図10に示すように、それぞれ一組ずつ電源電位源VDDと供給ラインLV41との間に直列に接続されている。電流源I41−Nは電源電位源VDDと供給ラインLV41との間に接続されている。
そして、スイッチSW41−0〜SW4−N-1の制御ゲートに、オンオフを制御するための、固定値に係数Cが乗算されたNビットデータが供給される。
乗算器41は、固定値に係数Cを乗算したNビットデータをスイッチSW41−0〜SW4−N-1の制御ゲートに供給する。
ステートマシン42は、係数Cを最小値がスキャンしてコンパレータとしての演算増幅器A42の出力レベルPが0から1に変化する値を探索する。ステートマシン42は、探索した係数Cを乗算器42および14に供給する。
ステートマシン42は、係数Cを最小値がスキャンしてコンパレータとしての演算増幅器A42の出力レベルPが0から1に変化する値を探索する。ステートマシン42は、探索した係数Cを乗算器42および14に供給する。
図11は、第10の実施形態に係る安定化回路のステートマシンの一例の動作を示すフローチャートである。
まず、ステートマシン42は、係数Cを最小値に設定する(ST1)。
次に、ステートマシン42は、演算増幅器A42の出力Pが0であるか1であるかを判定する(ST2)。
ステップST2において、出力Pが0であると判定した場合、ステートマシン42は係数Cが最大値であるか否かを判定する(ST3)。
ステップST3において、係数Cが最大値ではないと判定した場合、ステートマシン42は係数Cの値に1を加えて、ステップST2の処理から繰り返す。
そして、ステップST2において、出力Pが1であると判定した場合にステートマシン42は処理を終了する。
また、ステップST3において、係数Cが最大値に達したと判定した場合もステートマシン42は処理を終了する。
次に、ステートマシン42は、演算増幅器A42の出力Pが0であるか1であるかを判定する(ST2)。
ステップST2において、出力Pが0であると判定した場合、ステートマシン42は係数Cが最大値であるか否かを判定する(ST3)。
ステップST3において、係数Cが最大値ではないと判定した場合、ステートマシン42は係数Cの値に1を加えて、ステップST2の処理から繰り返す。
そして、ステップST2において、出力Pが1であると判定した場合にステートマシン42は処理を終了する。
また、ステップST3において、係数Cが最大値に達したと判定した場合もステートマシン42は処理を終了する。
このように、ステートマシン42は、係数Cを最小値からスキャンしてコンパレータ出力が0から1に変化するC値を探し当てる。
その係数Cを固定値Fixedに乗じた値を入力されたDACレプリカ機能を含む安定化回路40は出力がおおむね次のようになっている。
その係数Cを固定値Fixedに乗じた値を入力されたDACレプリカ機能を含む安定化回路40は出力がおおむね次のようになっている。
[数13]
VA=Vref・(RA/Rext)
VA=Vref・(RA/Rext)
それと同じ数値入力を与えられた出力回路である差動駆動回路2HもDAC4の入力では数値に係数Cが乗じられるので駆動目標電圧V3あるいはV4にVAと同じ電圧を出す。そのとき出力電圧はR=R3=R4として次のようになることから、一定値に安定化される。
[数14]
VA・(Rload/R)=Vref・(RA/R)・(Rload/Rext)
VA・(Rload/R)=Vref・(RA/R)・(Rload/Rext)
同様の安定化回路は、図1のドライバ1、図4のドライバ1B、図5のドライバ1C、図6のドライバ1D、図7のドライバ1Eにも適用可能である。
本第10の実施形態によれば、出力トランジスタであるトランジスタQ3,Q4のソース電位を駆動目標電圧値に一致させるネガティブフィードバック(NFB)をもつことから、ドレイン電位に外乱があっても目標電流を正確に出力することができる。
また、出力の差動電圧VDPNと同相電圧VIPNを数値DdiffとDcomに応じて出力することができる。
この場合、差動出力が同相出力の大小によって変調されたり歪んだりせずに正確に出力することができる。
また、特定の数値入力が与えられたときの出力を安定化することができる。
また、出力の差動電圧VDPNと同相電圧VIPNを数値DdiffとDcomに応じて出力することができる。
この場合、差動出力が同相出力の大小によって変調されたり歪んだりせずに正確に出力することができる。
また、特定の数値入力が与えられたときの出力を安定化することができる。
以上、第1の実施形態に係る差動駆動回路を含むドライバ1の他の構成例について説明した。
次に、第2の実施形態に係る差動駆動回路を含むドライバ1Aの他の構成例を、第11〜第16の実施形態として図12〜図19に関連付けて説明する。
次に、第2の実施形態に係る差動駆動回路を含むドライバ1Aの他の構成例を、第11〜第16の実施形態として図12〜図19に関連付けて説明する。
<第11の実施形態>
図12は、本発明の第11の実施形態に係る差動駆動回路を含むドライバの構成例を示す回路図である。
図12は、本発明の第11の実施形態に係る差動駆動回路を含むドライバの構成例を示す回路図である。
本第11の実施形態に係るドライバ1Iが第2の実施形態に係るドライバ1Aと異なる点は、負荷の駆動を第1の駆動系としてのプルアップ系回路だけを用いて行うようにしたことにある。
具体的には、図12のドライバ1Iは、図2のドライバ1Aの構成要素のうち、PMOSトランジスタQ1,Q2、第1および第2の回路21,22、抵抗素子R1,R2、および差動増幅器6を用いて負荷の駆動を行う。
そして、PMOSトランジスタQ1,Q2のドレインは、それぞれ負荷抵抗Rload1,Rload2に接続され、負荷抵抗Rload1,Rload2はバイアス電圧Vbiasの電源8に接続されている。
そして、PMOSトランジスタQ1,Q2のドレインは、それぞれ負荷抵抗Rload1,Rload2に接続され、負荷抵抗Rload1,Rload2はバイアス電圧Vbiasの電源8に接続されている。
本第11の実施形態によれば、出力トランジスタであるトランジスタQ1,Q2のソース電位を駆動目標電圧値に一致させるネガティブフィードバック(NFB)をもつことから、ドレイン電位に外乱があっても目標電流を正確に出力することができる。
<第12の実施形態>
図13は、本発明の第12の実施形態に係る差動駆動回路を含むドライバの構成例を示す回路図である。
図13は、本発明の第12の実施形態に係る差動駆動回路を含むドライバの構成例を示す回路図である。
本第12の実施形態に係るドライバ1Jが第2の実施形態に係るドライバ1Aと異なる点は、負荷の駆動を第2の駆動系としてのプルダウン系回路だけを用いて行うようにしたことにある。
具体的には、図13のドライバ1Jは、図2のドライバ1Aの構成要素のうち、NMOSトランジスタQ3,Q4、第3および第4の回路23,24、抵抗素子R3,R4、および差動増幅器7を用いて負荷の駆動を行う。
そして、NMOSトランジスタQ3,Q4のドレインは、それぞれ負荷抵抗Rload3,Rload4に接続され、負荷抵抗Rload3,Rload4はバイアス電圧Vbiasの電源9に接続されている。
そして、NMOSトランジスタQ3,Q4のドレインは、それぞれ負荷抵抗Rload3,Rload4に接続され、負荷抵抗Rload3,Rload4はバイアス電圧Vbiasの電源9に接続されている。
本第12の実施形態によれば、出力トランジスタであるトランジスタQ3,Q4のソース電位を駆動目標電圧値に一致させるネガティブフィードバック(NFB)をもつことから、ドレイン電位に外乱があっても目標電流を正確に出力することができる。同時に意図した同相電圧を正確に出力することも可能である。
<第13の実施形態>
図14は、本発明の第13の実施形態に係る差動駆動回路を含むドライバの構成例を示す回路図である。
図14は、本発明の第13の実施形態に係る差動駆動回路を含むドライバの構成例を示す回路図である。
本第13の実施形態に係るドライバ1Kが第2の実施形態に係るドライバ1Aと異なる点は、駆動目標電位V1〜V4にオフセットを与えるオフセット付加回路50を有することにある。
なお、差動駆動回路2Kの第1および第2の出力ノードNO1,NO2はそれぞれ負荷抵抗Rload1,Rload2に接続され、負荷抵抗Rload1,Rload2はバイアス電圧Vbiasの電源8に接続されている。
なお、差動駆動回路2Kの第1および第2の出力ノードNO1,NO2はそれぞれ負荷抵抗Rload1,Rload2に接続され、負荷抵抗Rload1,Rload2はバイアス電圧Vbiasの電源8に接続されている。
オフセット付加回路50は、差動増幅器51、カレントミラー回路52,53、および抵抗素子R51を有する。
差動増幅器51は、PMOSトランジスタQP51,QP52、抵抗素子R51、および電流源I51,I52を有する。
カレントミラー回路52は、NMOSトランジスタQN51〜QN53、および電流源I53を有する。
カレントミラー回路53は、NMOSトランジスタQN54,QN55、PMOSトランジスタQP53〜QP55、および電流源I54を有する。
カレントミラー回路52は、NMOSトランジスタQN51〜QN53、および電流源I53を有する。
カレントミラー回路53は、NMOSトランジスタQN54,QN55、PMOSトランジスタQP53〜QP55、および電流源I54を有する。
差動増幅器51のPMOSトランジスタQP51のソースが電流源I51に接続され、ドレインがカレントミラー回路52のNMOSトランジスタQN54のドレイン、並びにNMOSトランジスタQN54,QN55のゲートに接続されている。
PMOSトランジスタQP52のソースは電流源I52に接続され、ドレインがカレントミラー回路52のNMOSトランジスタQN51のドレインに接続されている。
PMOSトランジスタQP51のソースとPMOSトランジスタQP52のソース間に抵抗素子R51が接続されている。
そして、PMOSトランジスタQP51のゲートが電圧VcomPの供給ラインに接続されている。PMOSトランジスタQP52のゲートが電圧VcomNの供給ラインに接続されている。
PMOSトランジスタQP52のソースは電流源I52に接続され、ドレインがカレントミラー回路52のNMOSトランジスタQN51のドレインに接続されている。
PMOSトランジスタQP51のソースとPMOSトランジスタQP52のソース間に抵抗素子R51が接続されている。
そして、PMOSトランジスタQP51のゲートが電圧VcomPの供給ラインに接続されている。PMOSトランジスタQP52のゲートが電圧VcomNの供給ラインに接続されている。
カレントミラー回路52において、NMOSトランジスタQN51のドレインが電流源I53、自身にゲート、並びにNMOSトランジスタQN52,QN53のゲートに接続され、ソースが基準電位源VSSに接続されている。
NMOSトランジスタQN52のソースが基準電位源VSSに接続され、ドレインが第1の差動増幅器6の駆動目標電位V1の出力部、すなわち、抵抗素子RA1とNMOSトランジスタQ61のドレインとの接続点に接続されている。
NMOSトランジスタQN53のソースが基準電位源VSSに接続され、ドレインが第1の差動増幅器6の駆動目標電位V2の出力部、すなわち、抵抗素子RA2とNMOSトランジスタQ62のドレインとの接続点に接続されている。
NMOSトランジスタQN52のソースが基準電位源VSSに接続され、ドレインが第1の差動増幅器6の駆動目標電位V1の出力部、すなわち、抵抗素子RA1とNMOSトランジスタQ61のドレインとの接続点に接続されている。
NMOSトランジスタQN53のソースが基準電位源VSSに接続され、ドレインが第1の差動増幅器6の駆動目標電位V2の出力部、すなわち、抵抗素子RA2とNMOSトランジスタQ62のドレインとの接続点に接続されている。
カレントミラー回路53において、NMOSトランジスタQN54、QN55のソースが基準電位源VSSに接続されている。
NMOSトランジスタQN55のドレインはPMOSトランジスタQP53のドレインおよび電流源I54に接続されている。
PMOSトランジスタQP53のソースは電源電位源VDDに接続され、ドレインが自身のゲート、並びにPMOSトランジスタQP54,QP55のゲートに接続されている。
PMOSトランジスタQP54のソースが電源電位源VDDに接続され、ドレインが第2の差動増幅器7の駆動目標電位V4の出力部、すなわち、抵抗素子RA4とPMOSトランジスタQ72のドレインとの接続点に接続されている。
PMOSトランジスタQP55のソースが電源電位源VDDに接続され、ドレインが第2の差動増幅器7の駆動目標電位V3の出力部、すなわち、抵抗素子RA3とPMOSトランジスタQ71のドレインとの接続点に接続されている。
NMOSトランジスタQN55のドレインはPMOSトランジスタQP53のドレインおよび電流源I54に接続されている。
PMOSトランジスタQP53のソースは電源電位源VDDに接続され、ドレインが自身のゲート、並びにPMOSトランジスタQP54,QP55のゲートに接続されている。
PMOSトランジスタQP54のソースが電源電位源VDDに接続され、ドレインが第2の差動増幅器7の駆動目標電位V4の出力部、すなわち、抵抗素子RA4とPMOSトランジスタQ72のドレインとの接続点に接続されている。
PMOSトランジスタQP55のソースが電源電位源VDDに接続され、ドレインが第2の差動増幅器7の駆動目標電位V3の出力部、すなわち、抵抗素子RA3とPMOSトランジスタQ71のドレインとの接続点に接続されている。
本ドライバ1Kにおいては、追加された差動対である差動増幅器51で駆動目標電位V1〜V4にオフセットが与えられる。
差動増幅器51に与えられる電圧VcomPとVcomNがバランスしているときに比べて[VcomP−VconN]で与えられる信号が正のとき、第1および第2の差動増幅器6,7に流れる電流が変化する。
すなわち、[VcomP−VconN]で与えられる信号が正のとき、第1の差増増幅器6の抵抗素子RA1とRA2を流れる電流は増加し、第2の差増増幅器7の抵抗素子RA3とRA4を流れる電流は減少する。
その結果、駆動目標電位V1と駆動目標電位V2は下がって、差動駆動回路2Kの抵抗素子R1とR2を流れる電流は増加し、駆動目標電位V3と駆動目標電位V4は下がるので抵抗素子R3とR4を流れる電流は減る。
すなわち、第1および第2のトランジスタQ1とQ2から出力されるプルアップ電流が増えて、第3および第4のトランジスタQ3とQ4から出力されるプルダウン電流は減ることから、出力VoutPとVoutNの同相電圧は上昇する。
しかし、第1および第2のトランジスタQ1とQ2の出力電流増分は同じであり、第3および第4のトランジスタQ3とQ4の出力減少分も同じであるので差動電圧には変化が無い。
すなわち、この回路も同相電圧の大小によらない正確な差動出力が可能であることを示している。
差動増幅器51に与えられる電圧VcomPとVcomNがバランスしているときに比べて[VcomP−VconN]で与えられる信号が正のとき、第1および第2の差動増幅器6,7に流れる電流が変化する。
すなわち、[VcomP−VconN]で与えられる信号が正のとき、第1の差増増幅器6の抵抗素子RA1とRA2を流れる電流は増加し、第2の差増増幅器7の抵抗素子RA3とRA4を流れる電流は減少する。
その結果、駆動目標電位V1と駆動目標電位V2は下がって、差動駆動回路2Kの抵抗素子R1とR2を流れる電流は増加し、駆動目標電位V3と駆動目標電位V4は下がるので抵抗素子R3とR4を流れる電流は減る。
すなわち、第1および第2のトランジスタQ1とQ2から出力されるプルアップ電流が増えて、第3および第4のトランジスタQ3とQ4から出力されるプルダウン電流は減ることから、出力VoutPとVoutNの同相電圧は上昇する。
しかし、第1および第2のトランジスタQ1とQ2の出力電流増分は同じであり、第3および第4のトランジスタQ3とQ4の出力減少分も同じであるので差動電圧には変化が無い。
すなわち、この回路も同相電圧の大小によらない正確な差動出力が可能であることを示している。
本第13の実施形態によれば、出力トランジスタであるトランジスタQ1〜Q4のソース電位を駆動目標電圧値に一致させるネガティブフィードバック(NFB)をもつことから、ドレイン電位に外乱があっても目標電流を正確に出力することができる。
また、MOSトランジスタ(電界効果トランジスタ)のゲート電圧−ドレイン電流特性は非線形であっても、またそれがPMOSとNMOSで違う特性であっても、コモンモード成分の無い差動信号を出力することができる。
また、本第13の実施形態においては、入力として与えた駆動目標電圧と出力電圧の線形性が良好なため、帯域を制限するために厳密に調整された波形を正しく負荷に送り出すことが可能である。
さらに、本第13の実施形態によれば、出力段の消費電流に対する負荷駆動電流の比を大きくとることができ、電力効率にすぐれるという利点がある。
また、負荷の状況によらず目標駆動電圧に比例する電流を正確に出力することができる。
また、差動出力が同相出力の大小によって変調されたり歪んだりせずに正確に出力することができる。
また、MOSトランジスタ(電界効果トランジスタ)のゲート電圧−ドレイン電流特性は非線形であっても、またそれがPMOSとNMOSで違う特性であっても、コモンモード成分の無い差動信号を出力することができる。
また、本第13の実施形態においては、入力として与えた駆動目標電圧と出力電圧の線形性が良好なため、帯域を制限するために厳密に調整された波形を正しく負荷に送り出すことが可能である。
さらに、本第13の実施形態によれば、出力段の消費電流に対する負荷駆動電流の比を大きくとることができ、電力効率にすぐれるという利点がある。
また、負荷の状況によらず目標駆動電圧に比例する電流を正確に出力することができる。
また、差動出力が同相出力の大小によって変調されたり歪んだりせずに正確に出力することができる。
<第14の実施形態>
図15は、本発明の第14の実施形態に係る差動駆動回路を含むドライバの構成例を示す回路図である。
図15は、本発明の第14の実施形態に係る差動駆動回路を含むドライバの構成例を示す回路図である。
本第14の実施形態に係るドライバ1Lが第13の実施形態に係るドライバ1Kと異なる点は、負荷の駆動を第1の駆動系としてのプルアップ系回路だけを用いて行うようにしたことにある。
具体的には、図15のドライバ1Lは、図14のドライバ1Kの構成要素のうち、PMOSトランジスタQ1,Q2、第1および第2の回路21,22、抵抗素子R1,R2、差動増幅器6、差動増幅器51、およびカレントミラー回路52を用いて負荷の駆動を行う。
そして、PMOSトランジスタQ1,Q2のドレインは、それぞれ負荷抵抗Rload1,Rload2に接続され、負荷抵抗Rload1,Rload2はバイアス電圧Vbiasの電源8に接続されている。
そして、PMOSトランジスタQ1,Q2のドレインは、それぞれ負荷抵抗Rload1,Rload2に接続され、負荷抵抗Rload1,Rload2はバイアス電圧Vbiasの電源8に接続されている。
ただし、差動増幅器51のPMOSトランジスタQP51のドレインは基準電位源VSSに接続されている。
本第14の実施形態によれば、出力トランジスタであるトランジスタQ1,Q2のソース電位を駆動目標電圧値に一致させるネガティブフィードバック(NFB)をもつことから、ドレイン電位に外乱があっても目標電流を正確に出力することができる。
また、差動出力が同相出力の大小によって変調されたり歪んだりせずに正確に出力することができる。
また、差動出力が同相出力の大小によって変調されたり歪んだりせずに正確に出力することができる。
<第15の実施形態>
図16は、本発明の第15の実施形態に係る差動駆動回路を含むドライバの構成例を示す回路図である。
図16は、本発明の第15の実施形態に係る差動駆動回路を含むドライバの構成例を示す回路図である。
本第15の実施形態に係るドライバ1Mが第13の実施形態に係るドライバ1Kと異なる点は、負荷の駆動を第2の駆動系としてのプルダウン系回路だけを用いて行うようにしたことにある。
具体的には、図16のドライバ1Mは、図14のドライバ1Kの構成要素のうち、PMOSトランジスタQ3,Q4、第3および第4の回路23,24、抵抗素子R3,R4、差動増幅器7、差動増幅器51、およびカレントミラー回路53を用いて負荷の駆動を行う。
そして、PMOSトランジスタQ1,Q2のドレインは、それぞれ負荷抵抗Rload1,Rload2に接続され、負荷抵抗Rload1,Rload2はバイアス電圧Vbiasの電源8に接続されている。
そして、PMOSトランジスタQ1,Q2のドレインは、それぞれ負荷抵抗Rload1,Rload2に接続され、負荷抵抗Rload1,Rload2はバイアス電圧Vbiasの電源8に接続されている。
ただし、差動増幅器51のPMOSトランジスタQP52のドレインは基準電位源VSSに接続されている。
また、カレントミラー回路53において、図14のNMOSトランジスタQN54,QN55は用いられておらず、差動増幅器51のPMOSトランジスタQP51のドレインは電流源I54およびPMOSトランジスタQP53のドレインに接続されている。
また、カレントミラー回路53において、図14のNMOSトランジスタQN54,QN55は用いられておらず、差動増幅器51のPMOSトランジスタQP51のドレインは電流源I54およびPMOSトランジスタQP53のドレインに接続されている。
本第15の実施形態によれば、出力トランジスタであるトランジスタQ1,Q2のソース電位を駆動目標電圧値に一致させるネガティブフィードバック(NFB)をもつことから、ドレイン電位に外乱があっても目標電流を正確に出力することができる。
また、差動出力が同相出力の大小によって変調されたり歪んだりせずに正確に出力することができる。
また、差動出力が同相出力の大小によって変調されたり歪んだりせずに正確に出力することができる。
<第16の実施形態>
図17は、本発明の第16の実施形態に係る差動駆動回路を含むドライバの構成例を示す回路図である。
図17は、本発明の第16の実施形態に係る差動駆動回路を含むドライバの構成例を示す回路図である。
本第16の実施形態のドライバ1Nは、第12の実施形態のドライバ1Iの構成に以下の要素を加えて構成されている。
すなわち、ドライバ1Nは、初段の差動増幅器6の負荷抵抗RA1,RA2と並列に抵抗調整のためのPMOSトランジスタQA61とQA62が接続され、そのゲート電位Vadjがゲイン調整回路60で制御される。
すなわち、ドライバ1Nは、初段の差動増幅器6の負荷抵抗RA1,RA2と並列に抵抗調整のためのPMOSトランジスタQA61とQA62が接続され、そのゲート電位Vadjがゲイン調整回路60で制御される。
ドライバ1Nは、駆動目標電位V1,V2に比例し抵抗R1、R2に反比例する電流を出力するトランスコンダクタンス回路を出力段にもつ。
初段の差動増幅器6への差動入力[VinP−VinN]から、差動駆動回路2Nの差動出力[VoutP−VoutN]までの一貫ゲインGtotは初段の差動増幅器6のゲインをGampとすると、次式で表される。
[数15]
Gtot=Gamp・(1/R)・Rload
Gtot=Gamp・(1/R)・Rload
ここでRは差動駆動回路2Nの抵抗素子R1、R2、R12で決まる合成抵抗値である。Rは集積回路内の素子なので負荷抵抗Rloadを集積回路が外に置かれた場合にはRとRloadの比は一定ではない。差動増幅器6のゲインも集積回路の素子特性や温度によって変動する。
したがって、一貫ゲインも集積回路の製造ばらつきと温度ドリフトが大きい。
したがって、一貫ゲインも集積回路の製造ばらつきと温度ドリフトが大きい。
そこで、図17の回路は、一貫ゲインGtotを一定に保持するために上述した構成が採用されている。
すなわち、図17の回路は、初段の差動増幅器6の負荷抵抗RA1,RA2と並列に抵抗調整のためのPMOSトランジスタQA11とQA12が接続されて増幅段(レベルシフタ)6Aが構成されている。
そして、図17の回路は、そのゲート電位Vadjがゲイン調整回路60で制御されるように構成されている。
すなわち、図17の回路は、初段の差動増幅器6の負荷抵抗RA1,RA2と並列に抵抗調整のためのPMOSトランジスタQA11とQA12が接続されて増幅段(レベルシフタ)6Aが構成されている。
そして、図17の回路は、そのゲート電位Vadjがゲイン調整回路60で制御されるように構成されている。
図18は、図17のゲイン調整回路60の第1の構成例を示す回路図である。
図18のゲイン調整回路60Aは、増幅段6Aのレプリカ回路61と、基準電圧およびオフセット電圧供給部(以下、電圧供給部という)62と、を有する。
ゲイン調整回路60Aは、さらに、レプリカ回路61の出力にオフセットを付加するオフセット付加回路63と、オフセットをつけたレプリカ出力を平衡させるフィードバックアンプ(エラーアンプ)64と、を有する。
ゲイン調整回路60Aは、さらに、レプリカ回路61の出力にオフセットを付加するオフセット付加回路63と、オフセットをつけたレプリカ出力を平衡させるフィードバックアンプ(エラーアンプ)64と、を有する。
レプリカ回路61は、増幅段6Aと同様の構成を有する。
すなわち、レプリカ回路61は、NMOSトランジスタQN61,QN62、抵抗素子RB1、RB2、RB61、電流源IB61,IB62、およびPMOSトランジスタQP61、QP62を有する。
すなわち、レプリカ回路61は、NMOSトランジスタQN61,QN62、抵抗素子RB1、RB2、RB61、電流源IB61,IB62、およびPMOSトランジスタQP61、QP62を有する。
レプリカ回路61において、NMOSトランジスタQN61のソースが電流源IB61に接続され、ドレインが抵抗素子RB1の一端およびPMOSトランジスタQP61のドレインに接続され、その接続点によりノードND61が形成されている。そして、抵抗素子RB1の他端およびPMOSトランジスタQP61のソースが電源電位源VDDに接続されている。
NMOSトランジスタQN62のソースが電流源IB62に接続され、ドレインが抵抗素子RB2の一端およびPMOSトランジスタQP62のドレインに接続され、その接続点によりノードND62が形成されている。そして、抵抗素子RB2の他端およびPMOSトランジスタQP62のソースが電源電位源VDDに接続されている。
NMOSトランジスタQN61のドレインとNMOSトランジスタQN62のドレイン間に抵抗素子RB61が接続されている。
NMOMトランジスタQN61,QN62のゲートが電圧供給部62の基準電圧供給部に接続されている。
PMOSトランジスタQP61,QP62のゲートはエラーアンプ64の出力がフィードバックされて供給される。
エラーアンプ64の出力は、増幅段6AのPMOSトランジスタQA61とQA62の
ゲート電位Vadjとして与えられる。
NMOSトランジスタQN62のソースが電流源IB62に接続され、ドレインが抵抗素子RB2の一端およびPMOSトランジスタQP62のドレインに接続され、その接続点によりノードND62が形成されている。そして、抵抗素子RB2の他端およびPMOSトランジスタQP62のソースが電源電位源VDDに接続されている。
NMOSトランジスタQN61のドレインとNMOSトランジスタQN62のドレイン間に抵抗素子RB61が接続されている。
NMOMトランジスタQN61,QN62のゲートが電圧供給部62の基準電圧供給部に接続されている。
PMOSトランジスタQP61,QP62のゲートはエラーアンプ64の出力がフィードバックされて供給される。
エラーアンプ64の出力は、増幅段6AのPMOSトランジスタQA61とQA62の
ゲート電位Vadjとして与えられる。
電圧供給部62は、基準電圧源V61、モニター抵抗素子Rpoly、参照抵抗素子Rext、および演算増幅器A61,A62を有する。
電圧供給部62は、PMOSトランジスタQP63〜QP66、NMOSトランジスタQN63、および基準電圧の出力側抵抗素子R62,R63を有する。
電圧供給部62は、PMOSトランジスタQP63〜QP66、NMOSトランジスタQN63、および基準電圧の出力側抵抗素子R62,R63を有する。
モニター抵抗素子Rpolyの一端が演算増幅器A61の非反転入力端子(+)およびPMOSトランジスタQP63のドレインに接続され、他端が基準電位源VSS(たとえば接地電位GND)に接続されている。
PMOSトランジスタQP63のソースが電源電位源VDDに接続され、ゲートが演算増幅器A61の出力に接続されている。
PMOSトランジスタQP63のソースが電源電位源VDDに接続され、ドレインが抵抗素子R62の一端に接続され、その接続ノードND63がレプリカ回路61のNMOSトランジスタQN61のゲートに接続されている。
抵抗素子R62の一端が抵抗素子R63の一端に接続され、その接続ノードND64がレプリカ回路61のNMOSトランジスタQN62のゲートに接続されている。そして、抵抗素子R63の他端が基準電位源VSSに接続されている。
演算増幅器A61およびA62の各反転入力端子(−)は基準電圧源V61に共通に接続されている。
参照抵抗素子Rextの一端が演算増幅器A62の非反転入力端子(+)およびPMOSトランジスタQP65のドレインに接続されている。PMOSトランジスタQP65,QP66のソースが電源電位源VDDに接続され、各ゲートが演算増幅器A62の出力に接続されている。
PMOSトランジスタQP66のドレインがNMOSトランジスタQN63のドレインおよびゲートに接続され、その接続ノードND65がオフセット付加回路63の入力部に接続されている。
PMOSトランジスタQP63のソースが電源電位源VDDに接続され、ゲートが演算増幅器A61の出力に接続されている。
PMOSトランジスタQP63のソースが電源電位源VDDに接続され、ドレインが抵抗素子R62の一端に接続され、その接続ノードND63がレプリカ回路61のNMOSトランジスタQN61のゲートに接続されている。
抵抗素子R62の一端が抵抗素子R63の一端に接続され、その接続ノードND64がレプリカ回路61のNMOSトランジスタQN62のゲートに接続されている。そして、抵抗素子R63の他端が基準電位源VSSに接続されている。
演算増幅器A61およびA62の各反転入力端子(−)は基準電圧源V61に共通に接続されている。
参照抵抗素子Rextの一端が演算増幅器A62の非反転入力端子(+)およびPMOSトランジスタQP65のドレインに接続されている。PMOSトランジスタQP65,QP66のソースが電源電位源VDDに接続され、各ゲートが演算増幅器A62の出力に接続されている。
PMOSトランジスタQP66のドレインがNMOSトランジスタQN63のドレインおよびゲートに接続され、その接続ノードND65がオフセット付加回路63の入力部に接続されている。
オフセット電圧付加部63は、PMOSトランジスタQP67、QP68、NMOSトランジスタQN64,QN65、および抵抗素子R64、R65を有する。
オフセット付加回路63において、PMOSトランジスタQP67のソースが電源電位源VDDに接続され、ドレインが抵抗素子R64の一端に接続され、ゲートがレプリカ回路61のハイ出力側(VH)のノードND62に接続されている。
抵抗素子R64の他端がNMOSトランジスタQN64のドレインに接続され、その接続ノードND66がエラーアンプ64の反転入力端子(−)に接続されている。NMOSトランジスタQN64のソースが基準電位源VSSに接続されている。
PMOSトランジスタQP68のソースが電源電位源VDDに接続され、ドレインが抵抗素子R65の一端に接続され、その接続ノードND67がエラーアンプ64の非反転入力端子(+)に接続されている。
PMOSトランジスタQP68のゲートがレプリカ回路61のロー出力側(VL)のノードND61に接続されている。
抵抗素子R65の他端がNMOSトランジスタQN65のドレインに接続され、NMOSトランジスタQN64のソースが基準電位源VSSに接続されている。
そして、NMOSトランジスタQN64,QN65のゲートが電圧供給部62のオフセット電圧の出力側のノードND65に共通に接続されている。
抵抗素子R64の他端がNMOSトランジスタQN64のドレインに接続され、その接続ノードND66がエラーアンプ64の反転入力端子(−)に接続されている。NMOSトランジスタQN64のソースが基準電位源VSSに接続されている。
PMOSトランジスタQP68のソースが電源電位源VDDに接続され、ドレインが抵抗素子R65の一端に接続され、その接続ノードND67がエラーアンプ64の非反転入力端子(+)に接続されている。
PMOSトランジスタQP68のゲートがレプリカ回路61のロー出力側(VL)のノードND61に接続されている。
抵抗素子R65の他端がNMOSトランジスタQN65のドレインに接続され、NMOSトランジスタQN64のソースが基準電位源VSSに接続されている。
そして、NMOSトランジスタQN64,QN65のゲートが電圧供給部62のオフセット電圧の出力側のノードND65に共通に接続されている。
ここで参照抵抗素子Rextは集積回路外にあり負荷抵抗との比を高い精度で保つ抵抗であり、モニター抵抗素子Rpolyは集積回路内の抵抗でRと常に正確な比を保つ。
図18の回路ではモニター抵抗素子Rpolyには基準電位Vrefが印加された状態がネガティブフィードバック(NFB)により実現されている。
その状態のモニター抵抗素子Rpolyを流れている電流が、PMOSトランジスタQP64を含むカレントミラーによりレプリカ回路61の差動対の入力のバイアス抵抗素子R62を流れる。その結果、レプリカ回路61のNMOSトランジスタQN61,QN62により形成される差動増幅器の差動入力はα・Vrefとなる。
ここでαはモニター抵抗素子Rpolyとバイアス抵抗素子R62の比であり、これらの抵抗素子を同じ集積回路に作りこんだ場合、αは常にほぼ一定値となる。
図18の回路ではモニター抵抗素子Rpolyには基準電位Vrefが印加された状態がネガティブフィードバック(NFB)により実現されている。
その状態のモニター抵抗素子Rpolyを流れている電流が、PMOSトランジスタQP64を含むカレントミラーによりレプリカ回路61の差動対の入力のバイアス抵抗素子R62を流れる。その結果、レプリカ回路61のNMOSトランジスタQN61,QN62により形成される差動増幅器の差動入力はα・Vrefとなる。
ここでαはモニター抵抗素子Rpolyとバイアス抵抗素子R62の比であり、これらの抵抗素子を同じ集積回路に作りこんだ場合、αは常にほぼ一定値となる。
参照抵抗素子Rextにも同じように基準電圧Vrefの印加状態にあり、それを流れるのと同じ電流が出力オフセット抵抗素子R64,R65にも流されている。
出力オフセット抵抗素子R64、R65もモニター抵抗素子Rpolyと同じ集積回路に作りこむこととでその比βを常にほぼ一定にできる。
このような構成において、出力オフセット電圧は基準電圧Vrefにモニター抵抗素子Rpolyと参照抵抗素子Rextの比を乗じた値に比例することになる。
オフセットを与えたレプリカ回路61の差動増幅器の出力は、エラーアンプ64に入力され、差動増幅器の負荷調整PMOSトランジスタQP61、QP62のゲートを操作してエラーアンプ62の入力が平衡するようにNFBがかけられている。
この平衡が成立すると差動増幅器のゲインGampは以下に示すように、調整されたことになる。
出力オフセット抵抗素子R64、R65もモニター抵抗素子Rpolyと同じ集積回路に作りこむこととでその比βを常にほぼ一定にできる。
このような構成において、出力オフセット電圧は基準電圧Vrefにモニター抵抗素子Rpolyと参照抵抗素子Rextの比を乗じた値に比例することになる。
オフセットを与えたレプリカ回路61の差動増幅器の出力は、エラーアンプ64に入力され、差動増幅器の負荷調整PMOSトランジスタQP61、QP62のゲートを操作してエラーアンプ62の入力が平衡するようにNFBがかけられている。
この平衡が成立すると差動増幅器のゲインGampは以下に示すように、調整されたことになる。
[数16]
Gamp==(Vref*β*Rpoly/Rext) / (α*Vref) = (1/α)*β*Rpoly/Rext
Gamp==(Vref*β*Rpoly/Rext) / (α*Vref) = (1/α)*β*Rpoly/Rext
Rも集積回路抵抗の合成抵抗なのでモニター抵抗素子Rpolyと一定の比をたもつ。
R=Rpoly/γとして一貫ゲインの式を書き直すと次のようになる。
R=Rpoly/γとして一貫ゲインの式を書き直すと次のようになる。
Gtot=(1/α)*β*γ*Rload/Rext
α、β、γは先に述べたように同一の集積回路内の抵抗比なので製造ばらつきにも温度にもよらないほぼ一定の値をもつ。
Rload/Rextも集積回路外に設けたそれぞれ絶対値の正確な温度特性の小さな抵抗であればその比も一定である。
したがって、この式は、第16の実施形態の回路が製造ばらつきにも温度にもよらない安定な一貫ゲインを与えていることを示している。
Rload/Rextも集積回路外に設けたそれぞれ絶対値の正確な温度特性の小さな抵抗であればその比も一定である。
したがって、この式は、第16の実施形態の回路が製造ばらつきにも温度にもよらない安定な一貫ゲインを与えていることを示している。
このゲイン調整回路の極性を入れ替えることで、図13のプルダウン系駆動回路のゲイン調整が可能になる。
また、第2の実施形態のようなプッシュプル型駆動回路には図17の回路とその極性反転回路を両方用いることで調整可能である。
また、第2の実施形態のようなプッシュプル型駆動回路には図17の回路とその極性反転回路を両方用いることで調整可能である。
図19は、図17のゲイン調整回路60の第2の構成例を示す回路図である。
図19のゲイン調整回路60Bが図18のゲイン調整回路60Aと異なる点は、以下の通りである。
すなわち、電圧供給部62Aにおいて、モニター抵抗素子Rpolyを流れた電流をレプリカ回路61の差動増幅器の入力バイアス抵抗R62に流すカレントミラー回路の電流比を制御信号TRIMによりわずかに変化させる。
すなわち、電圧供給部62Aにおいて、モニター抵抗素子Rpolyを流れた電流をレプリカ回路61の差動増幅器の入力バイアス抵抗R62に流すカレントミラー回路の電流比を制御信号TRIMによりわずかに変化させる。
具体的には、電圧供給部62Aにおいて、カレントミラー回路を形成するPMOSトランジスタQP64に並列にPMOSトランジスタQP70〜QP73が接続されている。
PMOSトランジスタQP70のドレインがノードND63に接続され、ソースがPMOSトランジスタQP72にドレインに接続され、PMOSトランジスタQP72のソースが電源電位源VDDに接続されている。
PMOSトランジスタQP71のドレインがノードND63に接続され、ソースがPMOSトランジスタQP73にドレインに接続され、PMOSトランジスタQP73のソースが電源電位源VDDに接続されている。
PMOSトランジスタQP70,QP71のゲートが、PMOSトランジスタQP64のゲートと共通に演算増幅器A61の出力に接続されている。
PMOSトランジスタQP72のゲートが制御信号TRIM1の供給ラインに接続され、PMOSトランジスタQP73のゲートが制御信号TRIM2の供給ラインに接続されている。
PMOSトランジスタQP70のドレインがノードND63に接続され、ソースがPMOSトランジスタQP72にドレインに接続され、PMOSトランジスタQP72のソースが電源電位源VDDに接続されている。
PMOSトランジスタQP71のドレインがノードND63に接続され、ソースがPMOSトランジスタQP73にドレインに接続され、PMOSトランジスタQP73のソースが電源電位源VDDに接続されている。
PMOSトランジスタQP70,QP71のゲートが、PMOSトランジスタQP64のゲートと共通に演算増幅器A61の出力に接続されている。
PMOSトランジスタQP72のゲートが制御信号TRIM1の供給ラインに接続され、PMOSトランジスタQP73のゲートが制御信号TRIM2の供給ラインに接続されている。
この電圧供給部62Aにおいては、制御信号TRIM1とTRIM0でPMOSトランジスタQP72、QP73を開閉することで入力バイアス抵抗素子R62に流すカレントミラー回路の電流比をわずかに変化させる。
これは等価的にモニター抵抗素子Rpolyとバイアス抵抗素子R62の比αを調整することになる。その結果一貫ゲインも調整することができる。
集積回路内の抵抗比α、β、γはほぼ一定であるといっても製造ばらつきに起因するわずかな差があり、多数の集積回路を製造すれば稀に大きな差をもったものも存在する。
図19のゲイン調整回路60Bでは、製造ばらつき起因の抵抗比ずれのために生じた一貫ゲインを制御信号TRIM1,TRIM0信号で補正することができる。
集積回路内の抵抗比α、β、γはほぼ一定であるといっても製造ばらつきに起因するわずかな差があり、多数の集積回路を製造すれば稀に大きな差をもったものも存在する。
図19のゲイン調整回路60Bでは、製造ばらつき起因の抵抗比ずれのために生じた一貫ゲインを制御信号TRIM1,TRIM0信号で補正することができる。
図19の回路の極性を反転すること、および反転したものと組み合わせで使うことで、第14の実施形態に係る図13の回路や第2の実施形態の回路への応用が可能である。
以上、第2の実施形態に係る差動駆動回路を含むドライバ1Aの他の構成例について説明した。
次に、第3の実施形態に係る通信装置100他の構成例を、第17〜第20の実施形態として図20〜図23に関連付けて説明する。
次に、第3の実施形態に係る通信装置100他の構成例を、第17〜第20の実施形態として図20〜図23に関連付けて説明する。
<第17の実施形態>
図20は、本発明の第17の実施形態に係る通信装置の構成例を示す図である。
図20は、本発明の第17の実施形態に係る通信装置の構成例を示す図である。
本第17の実施形態に係る通信装置100Aは、第3の実施形態に係る通信装置100の構成に、送信器120側のさらに送信器160が配置され、送信器130側に受信機17、およびバイアス電源180が配置されている。
差動伝送路110の一端側では、送信器120の近傍で1本の終端抵抗Rterm1で終端され、送信器160の出力は2本の終端抵抗Rterm2を介して差動伝送路110に接続されている。
差動伝送路110の他端側では、送信器120の近傍で1本の終端抵抗Rterm1で終端され、2本の終端抵抗Rterm24を介してDCのバイアス電源180に接続されている。
また、差動伝送路110の他端側には受信器170が接続されている。
差動伝送路110の一端側では、送信器120の近傍で1本の終端抵抗Rterm1で終端され、送信器160の出力は2本の終端抵抗Rterm2を介して差動伝送路110に接続されている。
差動伝送路110の他端側では、送信器120の近傍で1本の終端抵抗Rterm1で終端され、2本の終端抵抗Rterm24を介してDCのバイアス電源180に接続されている。
また、差動伝送路110の他端側には受信器170が接続されている。
送信器120,130は、たとえば上述した第1または第2の実施形態の差動駆動回路2,2Aを含んで構成されている。
本実施形態の差動駆動回路(出力回路)は出力の電位によらない正確な差動電流を常に出力する。したがって、差動信号対に同相電位で別の信号を重畳しても差動信号に乱れが生じることがなく、また同相信号にとってのノイズとなる差動信号駆動に付随する同相信号への漏洩が小さい。
本実施形態の差動駆動回路(出力回路)は出力の電位によらない正確な差動電流を常に出力する。したがって、差動信号対に同相電位で別の信号を重畳しても差動信号に乱れが生じることがなく、また同相信号にとってのノイズとなる差動信号駆動に付随する同相信号への漏洩が小さい。
上述したように、本第17の実施形態の通信装置100Aでは,差動伝送路110を送信器120の近傍で1本のRterm1抵抗と2本直列のRterm2(−1、−2)で並列に終端し、Rterm2の結節点に送信器120側ではローインピーダンスの信号電圧を加え、送信器130側ではDC電圧でバイアスされている。
差動伝送路110側から送信器を見たインピーダンスは差動モードでは終端抵抗Rterm1と終端抵抗Rterm2の並列抵抗が、同相モードでは2並列の抵抗Rterm2が見える。
たとえば、終端抵抗Rterm1を1kΩ、終端抵抗Rterm2を56Ωとすると、差動で約100Ω、同相で28Ωで終端されたことになり、電磁界結合のある対になった伝送路としては典型的な差動100Ω、同相30Ωにインピーダンス整合する。
このような伝送路に送信器160で同相電圧信号を送り込むと、受信器170は差動対の平均電圧として信号を受信できる。
この伝送は送信器129から受信器150への差動信号伝送および送信器130から受信器140への差動信号伝送と干渉せずに実現する。
差動伝送路110側から送信器を見たインピーダンスは差動モードでは終端抵抗Rterm1と終端抵抗Rterm2の並列抵抗が、同相モードでは2並列の抵抗Rterm2が見える。
たとえば、終端抵抗Rterm1を1kΩ、終端抵抗Rterm2を56Ωとすると、差動で約100Ω、同相で28Ωで終端されたことになり、電磁界結合のある対になった伝送路としては典型的な差動100Ω、同相30Ωにインピーダンス整合する。
このような伝送路に送信器160で同相電圧信号を送り込むと、受信器170は差動対の平均電圧として信号を受信できる。
この伝送は送信器129から受信器150への差動信号伝送および送信器130から受信器140への差動信号伝送と干渉せずに実現する。
<第18の実施形態>
図21は、本発明の第18の実施形態に係る通信装置の構成例を示す図である。
図21は、本発明の第18の実施形態に係る通信装置の構成例を示す図である。
本第18の実施形態に係る通信装置100Bは、差動伝送路110の一端側の送信器160に並列に受信器200が配置され、他端側にも同様に送信器190および送信器210が並列に接続されている。
この通信装置100Bにおいては、同相信号も送信器160から受信器210への伝送と、送信器190から受信器200への双方向伝送が同時並列に干渉することなく実現する。
<第19の実施形態>
図22は、本発明の第19の実施形態に係る通信装置の構成例を示す図である。
図22は、本発明の第19の実施形態に係る通信装置の構成例を示す図である。
本第19の実施形態に係る通信装置100Cが、第18の実施形態の通信装置100Aと異なる点は、差動伝送路100の一端側の送信器120Cに、第6の実施形態のドライバ1Dや第13の実施形態のドライバ1Kが適用されていることにある。
また、通信装置100Cは、送信器160の代わりにバイアス電源220を有し、差動伝送路110の一端側も抵抗Rterm2を通してDC電圧でバイアスされている。
また、通信装置100Cは、送信器160の代わりにバイアス電源220を有し、差動伝送路110の一端側も抵抗Rterm2を通してDC電圧でバイアスされている。
<第20の実施形態>
図23は、本発明の第20の実施形態に係る通信装置の構成例を示す図である。
図23は、本発明の第20の実施形態に係る通信装置の構成例を示す図である。
本第20の実施形態に係る通信装置100Dが、第19の実施形態の通信装置100Cと異なる点は、差動伝送路100の他端側の送信器130Dにも、第6の実施形態のドライバ1Dや第13の実施形態のドライバ1Kが適用されていることにある。
そして、送信器120Cに並列に受信器230が接続されている。
そして、送信器120Cに並列に受信器230が接続されている。
本第20の実施形態によれば、第6の実施形態のドライバ1Dや第13の実施形態のドライバ1Kを用いて同相信号の同時双方向伝送を行うことができる。
1,1A〜1N・・・ドライバ、2,2A・・・差動駆動回路、Q1・・・第1の電界効果トランジスタ、Q2・・・第2の電界効果トランジスタ、Q3・・・第3の電界効果トランジスタ、Q4・・・第4の電界効果トランジスタ、R1・・・第1の抵抗素子、R2・・・第2の抵抗素子、R3・・・第3の抵抗素子、R4・・・第4の抵抗素子、R5・・・第5の抵抗素子、R6・・・第6の抵抗素子、21・・・第1の回路、A1・・・第1の演算増幅器、22・・・第2の回路、A2・・・第2の演算増幅器、23・・・第3の回路、A3・・・第3の演算増幅器、24・・・第4の回路、A4・・・第4の演算増幅器、3,4・・・・DAC、5・・・コモンモードフィードバック(CMFB)回路、6・・・第1の差動増幅器、7・・・第2の差動増幅器、100,100A〜100D・・・通信装置。
Claims (20)
- 第1導電型の第1の電界効果トランジスタと、
上記第1導電型の第2の電界効果トランジスタと、
第1および第2の抵抗素子と、
上記第1の電界効果トランジスタのソース電圧が供給される第1の駆動目標電圧に等しくなるように制御する第1の回路と、
上記第2の電界効果トランジスタのソース電圧が供給される第2の駆動目標電圧に等しくなるように制御する第2の回路と、を有し、
上記第1の電界効果トランジスタのソースは上記第1の抵抗素子を介して電源電位源に接続され、ドレインが第1の出力ノードに接続され、
上記第2の電界効果トランジスタのソースは上記第2の抵抗素子を介して電源電位源に接続され、ドレインが第2の出力ノードに接続された
第1の駆動系と、
第2導電型の第3の電界効果トランジスタと、
上記第2導電型の第4の電界効果トランジスタと、
第3および第4の抵抗素子と、
上記第3の電界効果トランジスタのソース電圧が供給される第3の駆動目標電圧に等しくなるように制御する第3の回路と、
上記第4の電界効果トランジスタのソース電圧が供給される第4の駆動目標電圧に等しくなるように制御する第4の回路と、を有し、
上記第3の電界効果トランジスタのソースは上記第3の抵抗素子を介して基準電位源に接続され、ドレインが第1の出力ノードに接続され、
上記第4の電界効果トランジスタのソースは上記第4の抵抗素子を介して基準電位源に接続され、ドレインが第2の出力ノードに接続された
第2の駆動系と、
の少なくとも一方を有し、
負荷抵抗の両端に同相電圧が一定の差動信号を形成するように駆動する
差動駆動回路。 - 上記第1の駆動系において、
上記第1の駆動目標電圧と上記第2の駆動目標電圧は和が一定の差動信号対を形成し、
上記第2の駆動系において、
上記第3の駆動目標電圧と上記第4の駆動目標電圧は和が一定の差動信号対を形成する
請求項1記載の差動駆動回路。 - 上記第1の駆動系および上記第2の駆動系を有する場合、
上記第1の駆動目標電圧と上記第3の駆動目標電圧とはオフセットを含む同じ波形信号であり、
上記第2の駆動目標電圧と上記第4の駆動目標電圧とはオフセットを含む同じ波形信号である
請求項2記載の差動駆動回路。 - 上記第1の駆動系において、
上記第1の駆動目標電圧と上記第2の駆動目標電圧の平均電圧は上記電源電位より一定量低い値となるようにバイアスされ、
上記第2の駆動系において、
上記第3の駆動目標電圧と上記第4の駆動目標電圧の平均電圧は上記基準電位より一定量高い値となるようにバイアスされている
請求項2記載の差動駆動回路。 - 上記第1の回路は、第1の入力端子が上記第1の駆動目標電圧の供給ラインに接続され、第2の入力端子が上記第1の電界効果トランジスタのソースに接続され、出力が当該第1の電界効果トランジスタのゲートに接続された第1の演算増幅器を含み、
上記第2の回路は、第3の入力端子が上記第2の駆動目標電圧の供給ラインに接続され、第4の入力端子が上記第2の電界効果トランジスタのソースに接続され、出力が当該第2の電界効果トランジスタのゲートに接続された第2の演算増幅器を含み、
上記第3の回路は、第5の入力端子が上記第3の駆動目標電圧の供給ラインに接続され、第6の入力端子が上記第3の電界効果トランジスタのソースに接続され、出力が当該第3の電界効果トランジスタのゲートに接続された第3の演算増幅器を含み、
上記第4の回路は、第7の入力端子が上記第4の駆動目標電圧の供給ラインに接続され、第8の入力端子が上記第4の電界効果トランジスタのソースに接続され、出力が当該第4の電界効果トランジスタのゲートに接続された第4の演算増幅器を含む
請求項1記載の差動駆動回路。 - 上記第1の駆動系において、
上記第1の電界効果トランジスタのソースと上記第2の電界効果トランジスタのソース間に第5の抵抗素子が接続され、
上記第2の駆動系において、
上記第3の電界効果トランジスタのソースと上記第4の電界効果トランジスタのソース間に第6の抵抗素子が接続されている
請求項1記載の差動駆動回路。 - 上記第1の駆動系において、
上記第1の電界効果トランジスタのソースと上記第2の電界効果トランジスタのソース間に第5の抵抗素子が接続され、
上記第2の駆動系において、
上記第3の電界効果トランジスタのソースと上記第4の電界効果トランジスタのソース間に第6の抵抗素子が接続されている
請求項5記載の差動駆動回路。 - 上記第1の駆動系は、
入力されるデジタルデータに応じて上記第1の駆動目標時電位および上記第2の駆動目標電位を生成するデジタルアナログ変換器(DAC)を有し、
上記第2の駆動系は、
入力されるデジタルデータに応じて上記第3の駆動目標時電位および上記第4の駆動目標電位を生成するデジタルアナログ変換器(DAC)を有する
請求項1記載の差動駆動回路。 - 上記第1の駆動系は、
2つの数値入力の第1の加減算結果により上記第1の駆動目標電位を生成する第1のDACと、
2つの数値入力の第2の加減算結果により上記第2の駆動目標電位を生成する第2のDACと、を有し、
上記第2の駆動系は、
2つの数値入力の第3の加減算結果により上記第3の駆動目標電位を生成する第3のDACと、
2つの数値入力の第4の加減算結果により上記第4の駆動目標電位を生成する第4のDACと、を有する
請求項8記載の差動駆動回路。 - 上記第1の駆動系は、
上記第1のDACおよび上記第2のDACの出力を安定化させる安定化回路を有し、
上記第2の駆動系は、
上記第3のDACおよび上記第4のDACの出力を安定化させる安定化回路を有する 請求項9記載の差動駆動回路。 - 上記第1の駆動系は、
特定の入力に対する上記DACの出力が一定値となるように規定された係数を当該入力に乗算して上記DACに入力する乗算器を有し、
上記第2の駆動系は、
特定の入力に対する上記DACの出力が一定値となるように規定された係数を当該入力に乗算して上記DACに入力する乗算器を有する
請求項8記載の差動駆動回路。 - 上記第1の駆動系は、
差動電圧を受けて上記第1の駆動目標電圧および上記第2の駆動目標電圧を生成し、生成した上記第1の駆動目標電圧を上記第1の回路に供給し、上記第2の駆動目標電圧を上記第2の回路に供給する第1の差動増幅器を有し、
上記第2の駆動系は、
上記差動電圧を受けて上記第3の駆動目標電圧および上記第4の駆動目標電圧を生成し、生成した上記第3の駆動目標電圧を上記第3の回路に供給し、上記第4の駆動目標電圧を上記第4の回路に供給する第2の差動増幅器を有する
請求項1記載の差動駆動回路。 - 上記第1の駆動系において、
上記第1の電界効果トランジスタのソースと上記第2の電界効果トランジスタのソース間に第5の抵抗素子が接続され、
上記第2の駆動系において、
上記第3の電界効果トランジスタのソースと上記第4の電界効果トランジスタのソース間に第6の抵抗素子が接続されている
請求項12記載の差動駆動回路。 - 上記第1の駆動系において、
上記第1の差動増幅器が生成する上記第1の駆動目標電位および上記第2の駆動目標電位にオフセットを付加するオフセット付加回路を有し、
上記第2の駆動系において、
上記第2の差動増幅器が生成する上記第3の駆動目標電位および上記第4の駆動目標電位にオフセットを付加するオフセット付加回路を有する
請求項12記載の差動駆動回路。 - 上記第1の駆動系は、
上記第1の差動増幅器の負荷抵抗に並列に接続され、抵抗調整用の第1の電界効果トランジスタと、
上記第1の電界効果トランジスタのゲート電位を調整する調整回路と、を含み、
上記第2の駆動系は、
上記第2の差動増幅器の負荷抵抗に並列に接続され、抵抗調整用の第2の電界効果トランジスタと、
上記第2の電界効果トランジスタのゲート電位を調整する調整回路と、を含む
請求項12記載の差動駆動回路。 - 負荷側に余剰に供給される電流を吸収するコモンモードフィードバック回路が接続されている
請求項5記載の差動駆動回路。 - 差動伝送路の両端側に配置された送信器を有し、
上記送信器は、負荷抵抗の両端に同相電圧が一定の差動信号を形成するように駆動する差動駆動回路を含み、
上記差動駆動回路は、
第1導電型の第1の電界効果トランジスタと、
上記第1導電型の第2の電界効果トランジスタと、
第2導電型の第3の電界効果トランジスタと、
上記第2導電型の第4の電界効果トランジスタと、
第1および第2の出力ノードと、
第1、第2、第3、および第4の抵抗素子と、を有し、
上記第1の電界効果トランジスタのソースは上記第1の抵抗素子を介して電源電位に接続され、ドレインが上記第1の出力ノードに接続され、
上記第2の電界効果トランジスタのソースは上記第2の抵抗素子を介して電源電位に接続され、ドレインが上記第2の出力ノードに接続され、
上記第3の電界効果トランジスタのソースは上記第3の抵抗素子を介して基準電位に接続され、ドレインが上記第1の出力ノードに接続され、
上記第4の電界効果トランジスタのソースは上記第4の抵抗素子を介して基準電位に接続され、ドレインが上記第2の出力ノードに接続され、
上記第1の電界効果トランジスタのソース電圧が供給される第1の駆動目標電圧に等しくなるように制御する第1の回路と、
上記第2の電界効果トランジスタのソース電圧が供給される第2の駆動目標電圧に等しくなるように制御する第2の回路と、
上記第3の電界効果トランジスタのソース電圧が供給される第3の駆動目標電圧に等しくなるように制御する第3の回路と、
上記第4の電界効果トランジスタのソース電圧が供給される第4の駆動目標電圧に等しくなるように制御する第4の回路と、を有する
通信装置。 - 上記差動駆動回路において、
上記第1の電界効果トランジスタのソースと上記第2の電界効果トランジスタのソース間に第5の抵抗素子が接続され、
上記第3の電界効果トランジスタのソースと上記第4の電界効果トランジスタのソース間に第6の抵抗素子が接続されている
請求項17記載の通信装置。 - 差動電圧を受けて上記第1の駆動目標電圧および上記第2の駆動目標電圧を生成し、生成した上記第1の駆動目標電圧を上記第1の回路に供給し、上記第2の駆動目標電圧を上記第2の回路に供給する第1の差動増幅器と、
上記差動電圧を受けて上記第3の駆動目標電圧および上記第4の駆動目標電圧を生成し、生成した上記第3の駆動目標電圧を上記第3の回路に供給し、上記第4の駆動目標電圧を上記第4の回路に供給する第2の差動増幅器と、を有する
請求項17記載の通信装置。 - 上記差動伝送路に対して送信器に並列に受信器を有する
請求項17記載の通信装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008231338A JP5233531B2 (ja) | 2007-11-30 | 2008-09-09 | 差動駆動回路および通信装置 |
TW097142552A TWI392232B (zh) | 2007-11-30 | 2008-11-04 | 差動驅動電路及通信裝置 |
US12/277,559 US7911244B2 (en) | 2007-11-30 | 2008-11-25 | Differential drive circuit and communication device |
KR1020080119522A KR20090056893A (ko) | 2007-11-30 | 2008-11-28 | 차동 구동 회로 및 통신 장치 |
CN200810179735XA CN101447785B (zh) | 2007-11-30 | 2008-11-28 | 差分驱动电路和通信设备 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007311134 | 2007-11-30 | ||
JP2007311134 | 2007-11-30 | ||
JP2008231338A JP5233531B2 (ja) | 2007-11-30 | 2008-09-09 | 差動駆動回路および通信装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009153097A JP2009153097A (ja) | 2009-07-09 |
JP5233531B2 true JP5233531B2 (ja) | 2013-07-10 |
Family
ID=40743230
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008231338A Expired - Fee Related JP5233531B2 (ja) | 2007-11-30 | 2008-09-09 | 差動駆動回路および通信装置 |
Country Status (4)
Country | Link |
---|---|
JP (1) | JP5233531B2 (ja) |
KR (1) | KR20090056893A (ja) |
CN (1) | CN101447785B (ja) |
TW (1) | TWI392232B (ja) |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5581913B2 (ja) * | 2010-09-06 | 2014-09-03 | ソニー株式会社 | ドライバアンプ回路および通信システム |
KR101332072B1 (ko) | 2011-11-17 | 2014-01-22 | 서울시립대학교 산학협력단 | 전원장치에 사용되는 ic 회로 |
US9531337B2 (en) * | 2014-05-29 | 2016-12-27 | Qualcomm Incorporated | Transmitter digital-to-analog converter (DAC)-baseband filter (BBF) common mode interface |
US9882482B1 (en) * | 2016-09-15 | 2018-01-30 | Monolithic Power Systems, Inc. | Current sense circuit with adaptive common mode voltage adjust and associated method thereof |
US11005477B2 (en) * | 2016-10-12 | 2021-05-11 | Sony Semiconductor Solutions Corporation | Driver circuit and control method therefor, and transmission/reception system |
CN112737567A (zh) | 2017-05-08 | 2021-04-30 | 华为技术有限公司 | 一种叠加运算电路及浮动电压数模转换电路 |
JP7317332B2 (ja) * | 2017-10-19 | 2023-07-31 | ザインエレクトロニクス株式会社 | 送信装置および送受信システム |
GB201801995D0 (en) * | 2018-02-07 | 2018-03-28 | Analog Devices Global Unlimited Co | A method of and apparatus for detecting open circuit conditions at an input to a signal chain and for detecting channel imbalance in a differential signal |
DE102018221586A1 (de) * | 2018-12-13 | 2020-06-18 | Robert Bosch Gmbh | Störsichere Übertragung von Signalen zwischen unterschiedlichen Massepotentialen |
TWI756531B (zh) | 2019-04-09 | 2022-03-01 | 瑞昱半導體股份有限公司 | 傳送器、接收器及混合式傳送接收器 |
CN112398466A (zh) * | 2019-08-15 | 2021-02-23 | 成都锐成芯微科技股份有限公司 | 一种低压高速驱动电路 |
CN116192122B (zh) * | 2023-04-26 | 2023-07-14 | 安徽矽磊电子科技有限公司 | 一种差分电平转换控制电路的控制电路及控制方法 |
CN116938222B (zh) * | 2023-09-15 | 2024-01-09 | 芯潮流(珠海)科技有限公司 | 补偿校准电路、输出驱动器及电子设备 |
CN117497020B (zh) * | 2023-12-29 | 2024-04-19 | 长鑫存储技术(西安)有限公司 | 输出驱动电路及存储器 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2606960A1 (fr) * | 1986-11-14 | 1988-05-20 | Efcis | Circuit d'emission de signaux numeriques pour un reseau telephonique |
US5740201A (en) * | 1993-12-10 | 1998-04-14 | International Business Machines Corporation | Dual differential and binary data transmission arrangement |
US5504782A (en) * | 1994-07-29 | 1996-04-02 | Motorola Inc. | Current mode transmitter and receiver for reduced RFI |
US5589831A (en) * | 1995-01-30 | 1996-12-31 | Samsung Semiconductor, Inc. | Fully differential flash ADC based on the voltage follower amplifier structure |
US6624670B2 (en) * | 2001-03-21 | 2003-09-23 | Texas Instruments Incorporated | High speed voltage mode differential digital output driver with edge-emphasis and pre-equalization |
JP2004254155A (ja) * | 2003-02-21 | 2004-09-09 | Kanji Otsuka | 信号伝送装置および配線構造 |
US6856178B1 (en) * | 2003-07-31 | 2005-02-15 | Silicon Bridge, Inc. | Multi-function input/output driver |
JP4923442B2 (ja) * | 2005-06-06 | 2012-04-25 | ソニー株式会社 | 差動信号伝送回路および差動信号伝送装置 |
JP2008182418A (ja) * | 2007-01-24 | 2008-08-07 | Sharp Corp | 半導体集積回路 |
-
2008
- 2008-09-09 JP JP2008231338A patent/JP5233531B2/ja not_active Expired - Fee Related
- 2008-11-04 TW TW097142552A patent/TWI392232B/zh not_active IP Right Cessation
- 2008-11-28 CN CN200810179735XA patent/CN101447785B/zh not_active Expired - Fee Related
- 2008-11-28 KR KR1020080119522A patent/KR20090056893A/ko not_active Application Discontinuation
Also Published As
Publication number | Publication date |
---|---|
CN101447785A (zh) | 2009-06-03 |
TW200943715A (en) | 2009-10-16 |
JP2009153097A (ja) | 2009-07-09 |
TWI392232B (zh) | 2013-04-01 |
KR20090056893A (ko) | 2009-06-03 |
CN101447785B (zh) | 2011-09-28 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110706 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130226 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130311 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20160405 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |