WO2017163334A1 - 可変利得増幅器 - Google Patents

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WO2017163334A1
WO2017163334A1 PCT/JP2016/059193 JP2016059193W WO2017163334A1 WO 2017163334 A1 WO2017163334 A1 WO 2017163334A1 JP 2016059193 W JP2016059193 W JP 2016059193W WO 2017163334 A1 WO2017163334 A1 WO 2017163334A1
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transistor
signal
circuit
input terminal
gain amplifier
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PCT/JP2016/059193
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恒次 堤
孝信 藤原
加藤　淳
晋一 稲辺
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三菱電機株式会社
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    • H03G3/00—Gain control in amplifiers or frequency changers
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    • H03G3/04—Manually-operated control in untuned amplifiers
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Definitions

  • the present invention relates to a variable gain amplifier for adjusting the amplitude of a signal such as a high frequency signal.
  • variable gain amplifier In a communication device such as a mobile phone, a variable gain amplifier is used to adjust the amplitude of a transmission signal and a reception signal.
  • a variable gain amplifier is also used in a phase shift circuit that adjusts the phase of a signal.
  • the variable gain amplifier is used to adjust the amplitudes of the in-phase signal and the quadrature signal that are 90 degrees out of phase with each other, and the resulting two signals are added. As a result, an output signal is generated.
  • the phase of the output signal can be controlled by controlling the gain for each of the in-phase signal and the quadrature signal.
  • FIG. 7 is a schematic configuration diagram of a conventional variable gain amplifier 100 disclosed in Patent Document 1.
  • This variable gain amplifier 100 has a current steering configuration by digital control.
  • the variable gain amplifier 100 includes a bipolar transistor Q1 that converts a signal input from a signal input terminal 101 via a capacitor C1 into a voltage-current, and a base current that supplies a base current to the bipolar transistor Q1.
  • the signal transmitting circuit 111 having a plurality of transistors P 1 ⁇ P M, a signal short circuit 110 having a plurality of transistors a 1 ⁇ a M, the transistors P 1 ⁇ P M, a 1 ⁇ and a gate potential control circuit 122 to the a M selectively turned on or off.
  • the signal transmission circuit 111 is connected between the collector terminal of the bipolar transistor Q1 and the signal output terminal 102, and the signal short circuit 110 is connected between the collector terminal and the supply line of the power supply voltage VDD.
  • a load resistor 113 is connected between the signal transmission circuit 111 and the supply line of the power supply voltage VDD. Further, the ground potential VSS is applied to the emitter of the bipolar transistor Q1.
  • the current signal output from the collector terminal of the bipolar transistor Q1 is input to the signal transmission circuit 111 and the signal short circuit 110.
  • Gate potential control circuit 122 by controlling the respective gate potentials of the transistors P 1 ⁇ P M, A 1 ⁇ A M , turned on in the transistors P 1 ⁇ P M, A 1 ⁇ A M transistors (The sum of the ratio W / L of the gate width W and the gate length L) can be controlled.
  • the gate potential control circuit 122 controls the impedance when the signal transmission circuit 111 and the signal short circuit 110 are viewed from the collector terminal of the bipolar transistor Q1 by controlling the value of the denominator np + na in the middle side of this equation to be constant. It is constant.
  • the current gain Di is determined by the ratio of np and na, a large number of transistors are required to improve the gain resolution.
  • the number of transistors increases, there is a problem that the characteristics at high frequencies of the variable gain amplifier deteriorate due to an increase in parasitic capacitance.
  • an object of the present invention is to provide a variable gain amplifier capable of suppressing deterioration of high frequency characteristics with a relatively small number of transistors.
  • a variable gain amplifier includes a signal input unit, a signal output unit, an input side end connected to the signal input unit, and an output side end connected to the signal output unit.
  • a signal transmission circuit including a plurality of amplifying transistor units connected in parallel between the input side end and the output side end, a power supply line, and the output side end of the signal transmission circuit
  • a signal short circuit including at least one short circuit transistor connected between the power supply line and the input side end of the signal transmission circuit, and a signal transmission circuit.
  • a constant current source circuit connected to the input side end of the circuit, and a fixed number of transistor units to be turned on from the plurality of amplifying transistor units and the at least one shorting transistor unit.
  • a high gain resolution can be obtained with a relatively small number of transistors, and a variable gain amplifier having excellent high frequency characteristics can be realized.
  • FIG. 1 is a schematic configuration diagram of a variable gain amplifier 1 according to the first embodiment of the present invention.
  • the variable gain amplifier 1 has a current-steering configuration by digital control, and receives a differential input signal consisting of a pair of a positive phase input signal and a negative phase input signal.
  • a positive-phase input signal is input to the signal input terminal (first signal input terminal) 2P, and the signal input terminal (second signal input terminal) 2N has an opposite phase obtained by inverting the phase of the positive-phase input signal.
  • a negative phase input signal is input.
  • the signal output terminal (first signal output terminal) 3P outputs a normal phase output signal, and the signal input terminal (second signal output terminal) 2N outputs a negative phase output signal.
  • the signal input part of this Embodiment is comprised by a pair of signal input terminals 2P and 2N, and the signal output part of this Embodiment is comprised by a pair of signal output terminals 3P and 3N.
  • the variable gain amplifier 1 includes a non-inverting signal transmission circuit 10 including N (N is an integer of 3 or more) amplification transistor units 11 1 to 11 N , and N amplification transistor units.
  • An inversion signal transmission circuit 20 including 21 1 to 21 N and a signal short circuit 30 including a transistor portion 31 for signal line short circuit are provided.
  • the combination of the non-inverted signal transmission circuit 10 and the inverted signal transmission circuit 20 constitutes the signal transmission circuit of the present embodiment.
  • the variable gain amplifier 1 includes a load circuit 40 connected between the supply line of the first power supply voltage VDD and the output side end of the signal transmission circuit (the non-inverted signal transmission circuit 10 and the inverted signal transmission circuit 20).
  • a constant current source circuit 42 connected between the supply line of the second power supply voltage VSS (VSS ⁇ VDD) and the input side end of the signal transmission circuit, and a gate potential control circuit 46 functioning as a transistor control circuit I have.
  • the gate potential control circuit 46 selects a combination of transistor parts to be turned on from the amplifying transistor parts 11 1 to 11 N , 21 1 to 21 N and the signal line short-circuiting transistor part 31, A control voltage for turning on the transistor portions of the combination is supplied to the amplifying transistor portions 11 1 to 11 N , 21 1 to 21 N and the transistor portion 31.
  • the variable gain of the variable gain amplifier 1 is determined according to the combination of the selected transistor portions.
  • the power supply voltage VSS can be a ground potential of, for example, zero volts.
  • variable gain amplifier 1 includes a constant current source circuit 42 connected to the input terminal of the non-inverted signal transmission circuit 10 and the input terminal of the inverted signal transmission circuit 20, and two currents flowing through the constant current source circuit 42. And a current control circuit 45 for variably controlling the amount.
  • the constant current source circuit 42 includes two variable constant current sources 43P and 43N. One end of one variable constant current source (first constant current source) 43P is connected to the signal input terminal 2P, and one end of the other variable constant current source (second constant current source) 43N is connected to the signal input terminal 2N. Has been. The other ends of the variable constant current sources 43P and 43N are connected to a supply line for the second power supply voltage VSS.
  • the current control circuit 45 can individually variably control the two current amounts flowing through the variable constant current sources 43P and 43N.
  • the load circuit 40 is composed of two load resistors 41P and 41N each consisting of a resistive element.
  • the load circuit 40 is connected between the supply line of the first power supply voltage VDD and the output terminal of the non-inverted signal transmission circuit 10 and between the supply line of the first power supply voltage VDD and the inverted signal transmission circuit 20. ing.
  • One end of the load resistor 41P and one end of the load resistor 41N are both connected to the supply line of the first power supply voltage VDD.
  • Each of the transistor portions 11 1 to 11 N included in the non-inverted signal transmission circuit 10 includes a pair of field effect transistors for signal amplification, and a field effect transistor (hereinafter referred to as a field effect transistor) that forms the pair.
  • a field effect transistor hereinafter referred to as a field effect transistor
  • the n-th (n is an arbitrary integer from 1 to N) transistor portion 11 n includes a pair of amplifying transistors TP n and TN n connected in parallel to each other.
  • the amplifying transistors TP n and TN n can be configured by, for example, n-channel MOSFETs (Metal-Oxide-Semiconductor Field Effect Transistors).
  • the gates of the amplifying transistors TP n and TN n are both connected to the gate potential control circuit 46.
  • the gate potential control circuit 46 can switch the operation state of the amplifying transistors TP n and TN n to either the on state or the off state by applying a control voltage to their gates.
  • the amplifying transistors TP n and TN n are in the on state, the amplifying transistors TP n and TN n are controlled to be grounded gate transistors with a fixed gate potential.
  • the non-inverted signal transmission circuit 10 includes amplification transistors TP 1 to TP N forming a first transistor group connected between the positive phase signal input terminal 2P and the positive phase signal output terminal 3P. , And amplifying transistors TN 1 to TN N forming a second transistor group connected between the negative phase signal input terminal 2N and the negative phase signal output terminal 3N. These drains of the amplifier transistors TP 1 ⁇ TP N (output end) is connected to the other end of the load resistor 41P. The drain of the amplifying transistor TN 1 ⁇ TN N (output end) is connected to the other end of the load resistor 41N.
  • the source of the amplifying transistor TP 1 ⁇ TP N (input end) is connected to both the end of the signal input terminal 2P and the variable constant current source 43P for positive phase. Further, the sources (input terminals) of the amplifying transistors TN 1 to TN N are connected to both the signal input terminal 2N for reverse phase and one end of the variable constant current source 43N.
  • Each of the transistor portions 21 1 to 21 N included in the inverted signal transmission circuit 20 includes a pair of signal amplification transistors, and the transistors forming the pair are connected in parallel to each other. That is, the nth transistor portion 21 n is composed of a pair of amplifying transistors RP n and RN n connected in parallel to each other. These amplifying transistors RP n and RN n can be composed of, for example, n-channel MOSFETs.
  • Amplifying transistor RP n, the gate of the RN n are both connected to a gate potential control circuit 46.
  • the gate potential control circuit 46 can switch the operation state of the amplifying transistors RP n and RN n to either the on state or the off state by applying a control voltage to their gates.
  • the amplifying transistors RP n and RN n are on, they are controlled to be grounded gate transistors with fixed gate potentials.
  • the inverted signal transmission circuit 20 includes amplification transistors RP 1 to RP N that form a third transistor group connected between the positive-phase signal input terminal 2P and the negative-phase signal output terminal 3N.
  • Amplifying transistors RN 1 to RN N forming a fourth transistor group are connected between the negative-phase signal input terminal 2N and the positive-phase signal output terminal 3P.
  • These drains of the amplifier transistors RP 1 ⁇ RP N (output end) is connected to the other end of the load resistor 41N.
  • the drains (output terminals) of the amplifying transistors RN 1 to RN N are connected to the other end of the load resistor 41P.
  • the source of the amplifying transistor RP 1 ⁇ RP N (input end) is connected to both the end of the signal input terminal 2P and the variable constant current source 43P for positive phase. Further, the sources (input ends) of the amplification transistors RN 1 to RN N are connected to both the signal input terminal 2N for reverse phase and one end of the variable constant current source 43N.
  • the signal short circuit 30 is provided between the supply line of the first power supply voltage VDD and the input terminal of the non-inverted signal transmission circuit 10, and between the supply line of the first power supply voltage VDD and the input terminal of the inverted signal transmission circuit 20. Each is connected.
  • the transistor section 31 included in the signal short circuit 30 is composed of a pair of transistors MP and MN connected in parallel to each other.
  • the source of one amplification transistor MP of the pair is connected to the positive phase signal input terminal 2P
  • the source of the other amplification transistor MN is connected to the negative phase signal input terminal 2N.
  • the drains of these amplifying transistors MP and MN are both connected to the supply line of the first power supply voltage VDD.
  • the number of transistor portions 11 1 to 11 N included in the non-inverted signal transmission circuit 10 is three or more, but is not limited to this, and may be two.
  • the number of transistor portions 21 1 to 21 N included in the inverted signal transmission circuit 20 is not limited to three or more, and may be two.
  • the number of transistor units 11 1 to 11 N included in the non-inverted signal transmission circuit 10 is the same as the number of transistor units 21 1 to 21 N included in the inverted signal transmission circuit 20.
  • the present invention is not limited to this.
  • variable gain amplifier 1 The positive-phase and negative-phase signal currents input from the signal input terminals 2P and 2N flow into the non-inverted signal transmission circuit 10, the inverted signal transmission circuit 20, and the signal short circuit 30, respectively. Since the constant current source circuit 42 is a high impedance circuit that allows a constant amount of current to flow, the signal current does not flow into the constant current source circuit 42.
  • the gate potential control circuit 46 selects a combination of transistor pairs to be turned on according to the set value of the gain from the transistor pairs included in the non-inverted signal transmission circuit 10, the inverted signal transmission circuit 20, and the signal short circuit 30. select.
  • the signal current is amplified with a gain corresponding to this combination and output from the signal output terminals 3P and 3N.
  • the gate potential control circuit 46 selects a combination of transistor pairs to be turned on from the transistor pairs included in each of the non-inverted signal transmission circuit 10 and the inverted signal transmission circuit 20, for example, a thermometer code. Can be selected using a bit string called.
  • the thermometer code is a bit string in binary notation generated by sequentially assigning a value of 1 in order from the most significant bit or the least significant bit. Each bit of the thermometer code is associated with each transistor pair on a one-to-one basis.
  • the gate potential control circuit 46 converts the number of transistor pairs to be turned on into a thermometer code, and then turns on the transistor pair corresponding to the 1-value (or 0-value) bit in the thermometer code.
  • np is the number of transistor pairs controlled in the on state in the non-inverted signal transmission circuit 10
  • nn is the number of transistor pairs controlled in the on state in the inverted signal transmission circuit 20
  • the signal short circuit When the number of transistor pairs controlled to be on in 30 is na, the current gain Bi between the signal input terminals 2P and 2N and the signal output terminals 3P and 3N is expressed by the following equation (1).
  • the Bi (np ⁇ nn) / (np + nn + na) (1)
  • na has a value of either zero or one.
  • the current gain Bi is a negative value. This means that the signal is output in reverse phase.
  • the gain of a high-frequency circuit is often expressed by a power gain that is a ratio of input power to output power.
  • Bi described above is a current gain, not a power gain.
  • the input impedance of the circuit is constant, a certain ratio is established between the current gain and the power gain. There is no problem even if the current gain is considered as a small value.
  • the variable gain amplifier 1 of the present embodiment has two types of operation modes (a first operation mode and a second operation mode).
  • the gate potential control circuit 46 keeps the sum np + nn + na of the above equation (1) constant, and the current control circuit 45 has a current flowing through the constant current source circuit 6. Always keep the amount constant.
  • the input impedance Z in is expressed by the following equation (2) assuming that the impedance of the constant current source circuit 42 is ideally infinite.
  • Z in 1 / ⁇ (np + nn + na) ⁇ g m ⁇ (2)
  • g m is the transconductance per unit transistor, and the transconductance g m is constant if the amount of current flowing through the unit transistor is constant. Therefore, when the sum np + nn + na is a constant value, the input impedance Z in is also a constant value.
  • the gate potential control circuit 46 and the current control circuit 45 make the product of the sum np + nn + na and the amount of current flowing through the constant current source circuit 42 constant.
  • the transconductance g m of the above is represented by the following formula for the current Id flowing through the unit transistor (3). g m ⁇ (Id) 1/2 (3)
  • the transconductance g m is proportional to (Id) 1/2 .
  • the two currents flowing through the variable constant current sources 43P and 43N of the constant current source circuit 42 are the same, the following relational expression (4) is established if the current amount is I tail .
  • I tail (np + nn + na) ⁇ Id (4)
  • the input impedance Z in is expressed by the following equation (5).
  • the input impedance Z in can be made constant by controlling the current amount I tail so that (np + nn + na) ⁇ I tail is constant.
  • Examples 1 and 2 and a comparative example of the present embodiment The configurations of Examples 1 and 2 and the comparative example are as follows.
  • Example 1 The first embodiment operates in the first operation mode.
  • the number na of transistor pairs included in the signal short circuit 30 is 1.
  • Example 2 The second embodiment operates in the second operation mode.
  • Example 2 was assumed to be a circuit capable of realizing variable gain adjustment in a range of 0 to ⁇ 15 dB with a step width of 1 dB.
  • the number na of transistor pairs included in the signal short circuit 30 is 1.
  • FIG. 2 is a schematic configuration diagram of a variable gain amplifier 1C as a comparative example.
  • the configuration of this comparative example is such that the signal short circuit 30 in FIG. 1 is replaced with a signal short circuit 30C, and the gate potential control circuit 46 in FIG. Except for this point, the configuration is the same as that of the variable gain amplifier 1 of the present embodiment.
  • the number of transistor pairs (transistor portions 11 1 to 11 N ) included in the non-inverted signal transmission circuit 10 is 30, and the transistor pairs (transistor portions 21 1 to 21 included in the inverted signal transmission circuit 20 are included.
  • the number of N ) was also 30.
  • na is the number of on-state transistor pairs in the signal short circuit 30C.
  • this comparative example was assumed to be a circuit capable of realizing variable gain adjustment in the range of 0 to ⁇ 15 dB with a step width of 1 dB.
  • 3A to 3C are graphs showing the relationship between the gain setting value and the gain actually obtained (hereinafter also referred to as “real gain”).
  • the actual gain value is a current gain value (unit: dB) calculated based on the above equation (1).
  • the horizontal axis represents the absolute value (unit: dB) of the gain setting value
  • the vertical axis represents the actual gain value (unit: dB).
  • 3A shows the numerical values of the comparative example
  • FIG. 3B shows the numerical values of the first embodiment
  • FIG. 3C shows the numerical values of the second embodiment.
  • FIG. 4 is a diagram showing a table showing calculated values that are the basis of these graphs. In the table of FIG. 4, “total number of differential pairs” indicates the total number of transistor pairs.
  • the rms value of the actual gain error (hereinafter referred to as “gain error”) with respect to the gain setting value was 0.30 dB.
  • the rms value is a root mean square value.
  • the rms value of the gain error is 0.30 dB, which is almost the same value as in the comparative example. Therefore, although the number of transistor pairs (total number of differential pairs) of Example 1 is about 2/3 of the number of transistor pairs (total number of differential pairs) of Comparative Example, Example 1 is a comparative example. It turns out that the characteristic equivalent to the case of is obtained.
  • Example 2 the combination (np, nn, na) having the smallest gain error in the range of the sum np + nn + na within the range of 30 to 33 was selected. As shown in FIG. 3C, since the rms value of the gain error is 0.07 dB, it can be seen that the gain setting accuracy is greatly improved as compared with the comparative example.
  • FIG. 5 is a diagram showing a relationship of gain accuracy with respect to the total number of transistor pairs (total number of differential pairs).
  • the horizontal axis of the graph of FIG. 5 represents the total differential logarithm, and the vertical axis represents the rms value (unit: dB) of the gain error.
  • dB the rms value
  • the first embodiment can obtain a high gain resolution with a relatively small number of transistors, and can realize excellent high-frequency characteristics.
  • the RN N may be any as long as it has the same size of W / L (W: gate width, L: gate length), but the present invention is not limited to this.
  • Each circuit configuration of the inverted signal transmission circuit 20 may be changed. In this case, the transistor pair to be turned on can be selected using the binary code.
  • Embodiment 2 a second embodiment according to the present invention will be described.
  • the first embodiment is a variable gain amplifier 1 having a function of outputting differential signals whose output phases are inverted by 180 degrees. If the phase inversion function is not necessary, this embodiment can be used.
  • FIG. 6 is a schematic configuration diagram of a variable gain amplifier 1A according to the second embodiment of the present invention.
  • the variable gain amplifier 1A includes a signal input terminal 4 to which an input signal is input, and a signal output terminal 5 to output an output signal, and has a single-ended input and a single-ended output. It has a configuration to be realized.
  • the signal input terminal 4 constitutes the signal input section of the present embodiment
  • the signal output terminal 5 constitutes the signal output section of the present embodiment.
  • the variable gain amplifier 1A includes N (N is an integer of 3 or more) amplification transistors R 1 to R N and K (K is an integer of 3 or more) short-circuiting transistors.
  • a signal short circuit 13 including T 1 to T K , a load resistor 50 composed of a resistance element connected between the supply line of the first power supply voltage VDD and the output terminal of the signal transmission circuit 23, and a second power supply voltage VSS.
  • a constant current source circuit 52 connected between a supply line of (VSS ⁇ VDD) and an input side end of the signal transmission circuit 23;
  • the power supply voltage VSS can be a ground potential of, for example, zero volts.
  • the variable gain amplifier 1A includes a gate potential control circuit 56 that functions as a transistor control circuit.
  • the gate potential control circuit 56 selects a combination of transistors to be turned on from the amplifying transistors R 1 to R N and the shorting transistors T 1 to T K , and turns on the selected combination of transistors.
  • the control voltage is supplied to the amplifying transistors R 1 to R N and the shorting transistors T 1 to T K.
  • the variable gain of the variable gain amplifier 1A is determined according to the selected combination of transistors.
  • Each of the amplifying transistors R 1 to R N and the shorting transistors T 1 to T K is composed of a field effect transistor, and can be composed of, for example, n-channel MOSFETs.
  • the gate of each transistor is connected to the gate potential control circuit 56.
  • the gate potential control circuit 56 can switch the operation state of each transistor to either the on state or the off state by applying a control voltage to the gate.
  • Each transistor is controlled to be a grounded-gate transistor with a fixed gate potential when in the on state.
  • the variable gain amplifier 1A further includes a current control circuit 55 that variably controls the amount of current flowing through the constant current source circuit 52.
  • the constant current source circuit 52 includes a single variable constant current source 53, and one end of the variable constant current source 53 is connected to the signal input terminal 4. The other end of the variable constant current source 53 is connected to a supply line for the second power supply voltage VSS.
  • the current control circuit 55 can variably control the amount of current flowing through the variable constant current source 53.
  • One end of the load resistor 50 is connected to the supply line of the first power supply voltage VDD.
  • the other end of the load resistor 50 is connected to the drains (output ends) of the amplification transistors R 1 to R N.
  • the sources (input terminals) of the amplification transistors R 1 to R N are connected to both the signal input terminal 4 and one end of the variable constant current source 53.
  • the sources of the shorting transistors T 1 to T K are also connected to both the signal input terminal 4 and one end of the variable constant current source 53, and the drains of the shorting transistors T 1 to T K are connected to the first power source.
  • the voltage VDD is connected to a supply line.
  • the number of amplification transistors R 1 to R N included in the signal transmission circuit 23 is three or more, but is not limited thereto, and may be two.
  • the number of shorting transistors T 1 to T N included in the signal short circuit 13 is not limited to three or more, and may be one or two.
  • the signal current input from the signal input terminal 4 flows into the signal transmission circuit 23 and the signal short circuit 13. Since the constant current source circuit 52 is a high impedance circuit that allows a constant current to flow, the signal current does not flow into the constant current source circuit 52.
  • the gate potential control circuit 56 selects a combination of transistors to be turned on from the transistor group included in the signal transmission circuit 23 and the signal short circuit 13 according to the set value of the gain. The signal current is amplified with a gain corresponding to this combination and output from the signal output terminal 5. Similar to the gate potential control circuit 46 of the first embodiment, the gate potential control circuit 56 can select a combination of transistors to be turned on using, for example, a thermometer code.
  • Ci np / (np + na) (6)
  • the gain of a high-frequency circuit is often expressed by a power gain that is a ratio of input power to output power.
  • Ci described above is a current gain, not a power gain, but if the input impedance of the circuit is constant, a certain ratio is established between the current gain and the power gain. There is no problem even if the current gain is considered as a small value.
  • the variable gain amplifier 1A of the present embodiment has two types of operation modes (a first operation mode and a second operation mode).
  • the gate potential control circuit 56 makes the sum np + na of the above expression (6) constant, and the current control circuit 55 Always keep the amount constant.
  • the input impedance Z in is expressed by the following equation (7) assuming that the impedance of the constant current source circuit 52 is ideally infinite.
  • Z in 1 / ⁇ (np + na) ⁇ g m ⁇ (7)
  • g m is the transconductance per unit transistor, and the transconductance g m is constant if the current flowing through the unit transistor is constant. That is, when the sum np + na is a constant value, the input impedance Z in is also a constant value.
  • the gate potential control circuit 56 and the current control circuit 55 make the product of the sum np + na and the amount of current flowing through the constant current source circuit 52 constant.
  • the input impedance Z in can be made constant by controlling I tail so that (np + na) ⁇ I tail becomes constant.
  • variable gain amplifier 1A of the present embodiment has a configuration capable of improving the gain accuracy as in the first embodiment even when the number of transistors in the signal short circuit 13 is small. ing. Therefore, the variable gain amplifier 1A of the present embodiment can realize excellent high frequency characteristics by reducing the parasitic capacitance even when the gain gain is equivalent to that of the conventional technique. Therefore, high gain resolution can be obtained with a relatively small number of transistors, and excellent high frequency characteristics can be realized.
  • the transistors R 1 to R N and T 1 to T K constituting the signal transmission circuit 23 and the signal short circuit 13 may be any transistors having the same size of W / L.
  • the invention is not limited to this.
  • Each of the 13 circuit configurations may be changed. In this case, a transistor to be turned on can be selected using a binary code.
  • a field effect transistor is used as a transistor constituting each of the non-inverted signal transmission circuit 10, the inverted signal transmission circuit 20, and the signal short circuit 30, but the present invention is not limited to this. is not.
  • a field effect transistor is used as a transistor constituting each of the signal transmission circuit 23 and the signal short circuit 13, but the present invention is not limited to this.
  • the configuration of the first and second embodiments may be changed so that a bipolar transistor is provided instead of the field effect transistor.
  • the above-described first and second embodiments can be freely combined, any component of each embodiment can be modified, or any component of each embodiment can be omitted.
  • variable gain amplifier is suitable for use in a circuit for adjusting signal amplitude, such as a signal amplification circuit or a vector synthesis type phase shift circuit in a communication apparatus.

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Abstract

可変利得増幅器（１）は、信号入力部（２Ｐ，２Ｎ）と信号出力部（３Ｐ，３Ｎ）との間に並列接続された複数個の増幅用トランジスタ部（１１１～１１Ｎ，２１１～２１Ｎ）を含む信号伝達回路（１０，２０）と、電源電圧（ＶＤＤ）の供給ラインと信号伝達回路（１０，２０）の出力側端部との間に接続された負荷回路（４０）と、電源電圧（ＶＤＤ）の供給ラインと信号伝達回路（１０，２０）の入力側端部との間に接続された短絡用トランジスタ部（３１）を含む信号短絡回路（３０）と、定電流源回路（４２）と、トランジスタ制御回路（４６）とを備える。トランジスタ制御回路（４６）は、増幅用トランジスタ部（１１１～１１Ｎ，２１１～２１Ｎ）及び短絡用トランジスタ部（３１）の中からオン状態にすべき一定個数のトランジスタ部を選択し、当該選択されたトランジスタ部をオン状態にする制御電圧を供給する。

Description

可変利得増幅器
　本発明は、高周波信号などの信号の振幅を調整するための可変利得増幅器に関する。
　携帯電話機などの通信装置では、送信信号及び受信信号の振幅を調整するために可変利得増幅器が使用されている。また、信号の位相を調整する移相回路にも可変利得増幅器が使用されている。たとえば、ベクトル合成型の移相回路では、可変利得増幅器を用いて、互いに９０度位相がずれた同相信号及び直交信号のそれぞれの振幅を調整し、その結果得られた２つの信号を加算することで出力信号が生成される。同相信号と直交信号のそれぞれに対する利得を制御することで出力信号の位相制御が可能となる。
　このような可変利得増幅器は、たとえば、特許文献１（特開２００７－２５９２９７号公報）に開示されている。図７は、特許文献１に開示されている従来の可変利得増幅器１００の概略構成図である。この可変利得増幅器１００は、ディジタル制御によるカレントステアリング構成を有している。図７に示されるように可変利得増幅器１００は、信号入力端子１０１からキャパシタＣ１を介して入力された信号を電圧－電流変換するバイポーラトランジスタＱ１と、このバイポーラトランジスタＱ１にベース電流を供給するベース電流供給回路１２１と、複数個のトランジスタＰ１～ＰＭを有する信号伝達回路１１１と、複数個のトランジスタＡ１～ＡＭを有する信号短絡回路１１０と、これらトランジスタＰ１～ＰＭ，Ａ１～ＡＭを選択的にオン状態またはオフ状態にするゲート電位制御回路１２２とを備えている。信号伝達回路１１１は、バイポーラトランジスタＱ１のコレクタ端子と信号出力端子１０２との間に接続されており、信号短絡回路１１０は、そのコレクタ端子と電源電圧ＶＤＤの供給ラインとの間に接続されている。また、信号伝達回路１１１と電源電圧ＶＤＤの供給ラインとの間には負荷抵抗１１３が接続されている。更に、バイポーラトランジスタＱ１のエミッタには、接地電位ＶＳＳが印加されている。
　バイポーラトランジスタＱ１のコレクタ端子より出力された電流信号は、信号伝達回路１１１と信号短絡回路１１０とに入力される。ゲート電位制御回路１２２は、トランジスタＰ１～ＰＭ，Ａ１～ＡＭの各々のゲート電位を制御することで、トランジスタＰ１～ＰＭ，Ａ１～ＡＭの中でオン状態となるトランジスタの総数（ゲート幅Ｗとゲート長Ｌとの比Ｗ／Ｌの総和）を制御することができる。今、信号伝達回路１１１におけるオン状態のトランジスタ数をｎｐとし、信号短絡回路１１０におけるオン状態のトランジスタ数をｎａとするとき、電流利得Ｄｉは、次式により決定され得る。
　　　　Ｄｉ＝ｎｐ／（ｎｐ＋ｎａ）＝１／（１＋ｎａ／ｎｐ）
　ゲート電位制御回路１２２は、この式の中辺の分母ｎｐ＋ｎａの値が一定となるように制御することで、バイポーラトランジスタＱ１のコレクタ端子から信号伝達回路１１１及び信号短絡回路１１０をみたときのインピーダンスを一定としている。
特開２００７－２５９２９７号公報（図２）
　上記のような従来の可変利得増幅器では、電流利得Ｄｉがｎｐとｎａの比で決まるので、利得分解能を向上させるためには、多数のトランジスタが必要である。しかしながら、トランジスタ数が多くなると、寄生容量が増大することにより可変利得増幅器の高周波での特性が劣化するという課題がある。
　上記に鑑みて本発明の目的は、比較的少ないトランジスタ数で高周波特性の劣化を抑制することができる可変利得増幅器を提供することである。
　本発明の一態様による可変利得増幅器は、信号入力部と、信号出力部と、前記信号入力部に接続された入力側端部と前記信号出力部に接続された出力側端部とを有し、前記入力側端部と前記出力側端部との間に並列に接続された複数個の増幅用トランジスタ部を含む信号伝達回路と、電源供給ラインと前記信号伝達回路の当該出力側端部との間に接続された負荷回路と、前記電源供給ラインと前記信号伝達回路の当該入力側端部との間に接続された少なくとも１個の短絡用トランジスタ部を含む信号短絡回路と、前記信号伝達回路の当該入力側端部に接続された定電流源回路と、前記複数個の増幅用トランジスタ部及び前記少なくとも１個の短絡用トランジスタ部の中からオン状態にすべき一定個数のトランジスタ部を選択し、当該選択されたトランジスタ部をオン状態にする制御電圧を供給するトランジスタ制御回路とを備えることを特徴とする。
　本発明によれば、比較的少ないトランジスタ数で高い利得分解能を得ることができ、高周波特性の優れた可変利得増幅器を実現することができる。
本発明に係る実施の形態１である可変利得増幅器の概略構成図である。 比較例である可変利得増幅器の概略構成図である。 図３Ａ，図３Ｂ及び図３Ｃは、利得の設定値と実際の利得との間の関係を示すグラフである。 利得の設定値と実際の利得との間の関係を示す数値を含むテーブルを表す図である。 総作動対数と利得精度との間の関係を示すグラフである。 本発明に係る実施の形態２である可変利得増幅器の概略構成図である。 従来の可変利得増幅器の構成図である。
　以下、図面を参照しつつ、本発明に係る種々の実施の形態について詳細に説明する。
実施の形態１．
　図１は、本発明に係る実施の形態１である可変利得増幅器１の概略構成図である。図１に示されるように、この可変利得増幅器１は、ディジタル制御によるカレントステアリング（ｃｕｒｒｅｎｔ－ｓｔｅｅｒｉｎｇ）構成を有し、正相入力信号及び逆相入力信号の対からなる差動入力信号が入力される一対の信号入力端子２Ｐ，２Ｎと、正相出力信号及び逆相出力信号の対からなる差動出力信号を出力する一対の信号出力端子３Ｐ，３Ｎとを備えている。信号入力端子（第１の信号入力端子）２Ｐには正相入力信号が入力され、信号入力端子（第２の信号入力端子）２Ｎには、正相入力信号の位相が反転した逆位相を持つ逆相入力信号が入力される。また、信号出力端子（第１の信号出力端子）３Ｐは正相出力信号を出力し、信号入力端子（第２の信号出力端子）２Ｎは逆相出力信号を出力する。なお、一対の信号入力端子２Ｐ，２Ｎによって本実施の形態の信号入力部が構成され、一対の信号出力端子３Ｐ，３Ｎによって本実施の形態の信号出力部が構成されている。
　図１に示されるように可変利得増幅器１は、Ｎ個（Ｎは３以上の整数）の増幅用トランジスタ部１１１～１１Ｎを含む非反転信号伝達回路１０と、Ｎ個の増幅用トランジスタ部２１１～２１Ｎを含む反転信号伝達回路２０と、信号線短絡用のトランジスタ部３１を含む信号短絡回路３０とを備えている。これら非反転信号伝達回路１０及び反転信号伝達回路２０の組によって本実施の形態の信号伝達回路が構成される。
　また、可変利得増幅器１は、第１電源電圧ＶＤＤの供給ラインと信号伝達回路（非反転信号伝達回路１０及び反転信号伝達回路２０）の出力側端部との間に接続された負荷回路４０と、第２電源電圧ＶＳＳ（ＶＳＳ＜ＶＤＤ）の供給ラインと信号伝達回路の入力側端部との間に接続された定電流源回路４２と、トランジスタ制御回路として機能するゲート電位制御回路４６とを備えている。このゲート電位制御回路４６は、増幅用トランジスタ部１１１～１１Ｎ，２１１～２１Ｎ及び信号線短絡用のトランジスタ部３１の中からオン状態にすべきトランジスタ部の組み合わせを選択し、当該選択された組み合わせのトランジスタ部をオン状態にする制御電圧を、増幅用トランジスタ部１１１～１１Ｎ，２１１～２１Ｎ及び及びトランジスタ部３１に供給するものである。後述するように、可変利得増幅器１の可変利得は、選択されたトランジスタ部の組み合わせに応じて決定される。なお、電源電圧ＶＳＳは、たとえば零ボルトの接地電位とすることができる。
　更に、可変利得増幅器１は、非反転信号伝達回路１０の入力端及び反転信号伝達回路２０の入力端に接続されている定電流源回路４２と、この定電流源回路４２を流れる２本の電流量を可変制御する電流制御回路４５とを備えている。定電流源回路４２は、２個の可変定電流源４３Ｐ，４３Ｎで構成される。一方の可変定電流源（第１の定電流源）４３Ｐの一端は信号入力端子２Ｐに接続され、他方の可変定電流源（第２の定電流源）４３Ｎの一端は信号入力端子２Ｎに接続されている。また、これら可変定電流源４３Ｐ，４３Ｎの他端は、第２電源電圧ＶＳＳの供給ラインに接続されている。電流制御回路４５は、これら可変定電流源４３Ｐ，４３Ｎにそれぞれ流れる２本の電流量を個別に可変制御することが可能である。
　負荷回路４０は、各々が抵抗素子からなる２個の負荷抵抗４１Ｐ，４１Ｎで構成されている。この負荷回路４０は、第１電源電圧ＶＤＤの供給ラインと非反転信号伝達回路１０の出力端との間、並びに、第１電源電圧ＶＤＤの供給ラインと反転信号伝達回路２０との間に接続されている。負荷抵抗４１Ｐの一端及び負荷抵抗４１Ｎの一端は共に第１電源電圧ＶＤＤの供給ラインに接続されている。
　非反転信号伝達回路１０に含まれるトランジスタ部１１１～１１Ｎの各々は、信号増幅用の電界効果型トランジスタの対からなり、この対をなす電界効果型トランジスタ（以下、電界効果型トランジスタを、単に「トランジスタ」ともいう。）は互いに並列に接続されている。すなわち、ｎ番目（ｎは、１～Ｎのうちの任意の整数）のトランジスタ部１１ｎは、互いに並列に接続された増幅用トランジスタＴＰｎ，ＴＮｎの対からなる。増幅用トランジスタＴＰｎ，ＴＮｎは、たとえば、ｎチャネル型ＭＯＳＦＥＴｓ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒｓ）で構成することができる。
　増幅用トランジスタＴＰｎ，ＴＮｎのゲートは共にゲート電位制御回路４６に接続されている。ゲート電位制御回路４６は、それらのゲートに制御電圧を印加することで当該増幅用トランジスタＴＰｎ，ＴＮｎの動作状態をオン状態またはオフ状態のいずれか一方に切り替えることができる。増幅用トランジスタＴＰｎ，ＴＮｎは、オン状態のときは、ゲート電位が固定されたゲート接地トランジスタとなるように制御される。
　また、非反転信号伝達回路１０は、正相用の信号入力端子２Ｐと正相用の信号出力端子３Ｐとの間に接続された第１のトランジスタ群をなす増幅用トランジスタＴＰ１～ＴＰＮと、逆相用の信号入力端子２Ｎと逆相用の信号出力端子３Ｎとの間に接続された第２のトランジスタ群をなす増幅用トランジスタＴＮ１～ＴＮＮとを有している。これら増幅用トランジスタＴＰ１～ＴＰＮのドレイン（出力端）は、負荷抵抗４１Ｐの他端に接続されている。また、増幅用トランジスタＴＮ１～ＴＮＮのドレイン（出力端）は、負荷抵抗４１Ｎの他端に接続されている。一方、増幅用トランジスタＴＰ１～ＴＰＮのソース（入力端）は、正相用の信号入力端子２Ｐと可変定電流源４３Ｐの一端との双方に接続されている。更に、増幅用トランジスタＴＮ１～ＴＮＮのソース（入力端）は、逆相用の信号入力端子２Ｎと可変定電流源４３Ｎの一端との双方に接続されている。
　反転信号伝達回路２０に含まれるトランジスタ部２１１～２１Ｎの各々は、信号増幅用のトランジスタの対からなり、この対をなすトランジスタは互いに並列に接続されている。すなわち、ｎ番目のトランジスタ部２１ｎは、互いに並列に接続された増幅用トランジスタＲＰｎ，ＲＮｎの対からなる。これら増幅用トランジスタＲＰｎ，ＲＮｎは、たとえば、ｎチャネル型ＭＯＳＦＥＴｓで構成することができる。
　増幅用トランジスタＲＰｎ，ＲＮｎのゲートは共にゲート電位制御回路４６に接続されている。ゲート電位制御回路４６は、それらのゲートに制御電圧を印加することで当該増幅用トランジスタＲＰｎ，ＲＮｎの動作状態をオン状態またはオフ状態のいずれか一方に切り替えることができる。増幅用トランジスタＲＰｎ，ＲＮｎは、オン状態のときは、ゲート電位が固定されたゲート接地トランジスタとなるように制御される。
　また、反転信号伝達回路２０は、正相用の信号入力端子２Ｐと逆相用の信号出力端子３Ｎとの間に接続された第３のトランジスタ群をなす増幅用トランジスタＲＰ１～ＲＰＮと、逆相用の信号入力端子２Ｎと正相用の信号出力端子３Ｐとの間に接続された第４のトランジスタ群をなす増幅用トランジスタＲＮ１～ＲＮＮとを有している。これら増幅用トランジスタＲＰ１～ＲＰＮのドレイン（出力端）は、負荷抵抗４１Ｎの他端に接続されている。また、増幅用トランジスタＲＮ１～ＲＮＮのドレイン（出力端）は、負荷抵抗４１Ｐの他端に接続されている。一方、増幅用トランジスタＲＰ１～ＲＰＮのソース（入力端）は、正相用の信号入力端子２Ｐと可変定電流源４３Ｐの一端との双方に接続されている。更に、増幅用トランジスタＲＮ１～ＲＮＮのソース（入力端）は、逆相用の信号入力端子２Ｎと可変定電流源４３Ｎの一端との双方に接続されている。
　信号短絡回路３０は、第１電源電圧ＶＤＤの供給ラインと非反転信号伝達回路１０の入力端との間、並びに第１電源電圧ＶＤＤの供給ラインと反転信号伝達回路２０の入力端との間にそれぞれ接続されている。この信号短絡回路３０に含まれるトランジスタ部３１は、互いに並列に接続されたトランジスタＭＰ，ＭＮの対からなる。その対のうちの一方の増幅用トランジスタＭＰのソースは正相用の信号入力端子２Ｐに接続され、他方の増幅用トランジスタＭＮのソースは逆相用の信号入力端子２Ｎに接続されている。また、これら増幅用トランジスタＭＰ，ＭＮのドレインは共に第１電源電圧ＶＤＤの供給ラインに接続されている。トランジスタＭＰ，ＭＮは、オン状態のときは、ゲート電位が固定されたゲート接地トランジスタとなるように制御される。
　なお、図１の構成では、非反転信号伝達回路１０に含まれるトランジスタ部１１１～１１Ｎの個数は３個以上であるが、これに限定されず、２個であってもよい。同様に、反転信号伝達回路２０に含まれるトランジスタ部２１１～２１Ｎの個数は３個以上に限定されず、２個であってもよい。また、図１の構成では、非反転信号伝達回路１０に含まれるトランジスタ部１１１～１１Ｎの個数と、反転信号伝達回路２０に含まれるトランジスタ部２１１～２１Ｎの個数とが同一であるが、これに限定されるものではない。
　次に、上記可変利得増幅器１の動作について説明する。信号入力端子２Ｐ，２Ｎから入力された正相及び逆相の信号電流は、非反転信号伝達回路１０、反転信号伝達回路２０及び信号短絡回路３０にそれぞれ流れ込む。定電流源回路４２は一定量の電流を流すハイインピーダンス回路であるので、当該信号電流は定電流源回路４２に流れ込まない。ゲート電位制御回路４６は、非反転信号伝達回路１０、反転信号伝達回路２０及び信号短絡回路３０に含まれるトランジスタ対の中から、利得の設定値に応じてオン状態にすべきトランジスタ対の組み合わせを選択する。この組み合わせに応じた利得で信号電流が増幅されて信号出力端子３Ｐ，３Ｎから出力される。
　ゲート電位制御回路４６は、非反転信号伝達回路１０及び反転信号伝達回路２０の各回路に含まれるトランジスタ対の中から、オン状態にすべきトランジスタ対の組み合わせを、たとえばサーモメータコード（ｔｈｅｒｍｏｍｅｔｅｒ　ｃｏｄｅ）と呼ばれるビット列を用いて選択することができる。サーモメータコードは、最上位ビットまたは最下位ビットから順番に連続的に１の値を割り当てることで生成される２進数表記のビット列である。サーモメータコードの各ビットは、各トランジスタ対と一対一で対応付けられる。ゲート電位制御回路４６は、オン状態にすべきトランジスタ対の個数をサーモメータコードに変換し、その後、当該サーモメータコード中の１の値（または０の値）のビットに対応するトランジスタ対をオン状態にし且つ当該サーモメータコード中の０の値（または１の値）のビットに対応するトランジスタ対をオフ状態にする制御電圧群を生成することができる。たとえば、６ビット長のサーモメータコードの場合、オン状態にすべきトランジスタ対の個数ｎが与えられたとき、当該サーモメータコードは、”００００００”（ｎ＝０），”０００００１” （ｎ＝１），” ００００１１” （ｎ＝２），”０００１１１” （ｎ＝３），”００１１１１” （ｎ＝４），”０１１１１１” （ｎ＝５）及び” １１１１１１”（ｎ＝６）のうちのいずれかの値をとり得る。よって、６ビット長のサーモメータコードを使用すれば、ゲート電位制御回路４６は、６個のトランジスタ対の中からオン状態にすべきトランジスタ対の組み合わせを選択することが可能である。
　今、非反転信号伝達回路１０の中でオン状態に制御されたトランジスタ対の数をｎｐ、反転信号伝達回路２０の中でオン状態に制御されたトランジスタ対の数をｎｎ、そして、信号短絡回路３０の中でオン状態に制御されたトランジスタ対の数をｎａとすると、信号入力端子２Ｐ，２Ｎと信号出力端子３Ｐ，３Ｎとの間の電流利得Ｂｉは、以下の式（１）で表される。
　　　　Ｂｉ＝（ｎｐ－ｎｎ）／（ｎｐ＋ｎｎ＋ｎａ）　　　　　　（１）
　ここで、信号短絡回路３０は、１対のトランジスタしか持たないため、ｎａは零または１のいずれかの値となる。ｎｐ＜ｎｎの場合は、電流利得Ｂｉが負の値となる。これは信号が逆相で出力されることを意味している。
　ところで、高周波回路の利得は、入力電力と出力電力の比である電力利得で表現されることが多い。前述したＢｉは電流利得であり、電力利得ではないが、回路の入力インピーダンスが一定であれば、電流利得と電力利得との間にある一定の比率が成立するので、高周波回路の利得が相対的な値として電流利得であると考えても問題はない。ここで、入力インピーダンスを一定とするために、本実施の形態の可変利得増幅器１は、２種類の動作モード（第１の動作モード及び第２の動作モード）を有している。
　先ず、第１の動作モードについて説明する。可変利得増幅器１が第１の動作モードで動作するとき、ゲート電位制御回路４６は、上式（１）の和ｎｐ＋ｎｎ＋ｎａを一定とし、且つ、電流制御回路４５は、定電流源回路６に流れる電流量を常に一定とする。
　本実施の形態の可変利得増幅器１において、入力インピーダンスＺｉｎは、定電流源回路４２のインピーダンスを理想的に無限大であると仮定すると、以下の式（２）で表される。
　　Ｚｉｎ＝１／｛（ｎｐ＋ｎｎ＋ｎａ）×ｇｍ｝　　　　　　　　　　（２）
　ここで、ｇｍは、単位トランジスタ１個当たりのトランスコンダクタンスであり、単位トランジスタに流れる電流量が一定であれば、トランスコンダクタンスｇｍは一定となる。よって、和ｎｐ＋ｎｎ＋ｎａを一定値とすると、入力インピーダンスＺｉｎも一定値となる。本実施の形態での単位トランジスタは、ｎｐ＝１，ｎｎ＝１またはｎａ＝１の場合に相当するサイズを有する各トランジスタ対である。
　次に、第２の動作モードについて説明する。可変利得増幅器１が第２の動作モードで動作するとき、ゲート電位制御回路４６及び電流制御回路４５は、和ｎｐ＋ｎｎ＋ｎａと定電流源回路４２に流れる電流量との積を一定とする。
　今、最も単純なモデルについて考えると、上記のトランスコンダクタンスｇｍは、単位トランジスタに流れる電流Ｉｄについて以下の式（３）で表される。
　　　　　　ｇｍ∝（Ｉｄ）１／２　　　　　　　　　　　　　　　　（３）
　すなわち、トランスコンダクタンスｇｍは、（Ｉｄ）１／２に比例する。また、定電流源回路４２の可変定電流源４３Ｐ，４３Ｎに流れる２本の電流量が同じ場合、その電流量をＩｔａｉｌとすれば、次の関係式（４）が成立する。
　　Ｉｔａｉｌ＝（ｎｐ＋ｎｎ＋ｎａ）×Ｉｄ　　　　　　　　　　　（４）
　したがって、入力インピーダンスＺｉｎは、以下の式（５）で表される。
　　Ｚｉｎ∝１／｛（ｎｐ＋ｎｎ＋ｎａ）×Ｉｔａｉｌ｝１／２　　　　（５）
　すなわち、上記の和ｎｐ＋ｎｎ＋ｎａが一定でない場合も、（ｎｐ＋ｎｎ＋ｎａ）×Ｉｔａｉｌが一定となるように電流量Ｉｔａｉｌを制御すれば、入力インピーダンスＺｉｎを一定とすることが可能となる。
　以下、本実施の形態の実施例１，２と比較例とを参照しつつ、本実施の形態の有効性について説明する。実施例１，２及び比較例の構成は以下の通りである。
　＜実施例１＞
　実施例１は、上記第１の動作モードで動作する。非反転信号伝達回路１０に含まれるトランジスタ対（トランジスタ部１１１～１１Ｎ）の個数は３０個（Ｎ＝３０）、反転信号伝達回路２０に含まれるトランジスタ対（トランジスタ部２１１～２１Ｎ）の個数も３０個とされた。また、実施例１は、１ｄＢのステップ幅で０～－１５ｄＢの範囲の可変利得調整を実現することが可能な回路であると想定された。なお、信号短絡回路３０に含まれるトランジスタ対の数ｎａは１である。
　＜実施例２＞
　実施例２は、上記第２の動作モードで動作する。非反転信号伝達回路１０に含まれるトランジスタ対（トランジスタ部１１１～１１Ｎ）の個数は３０個（Ｎ＝３０）、反転信号伝達回路２０に含まれるトランジスタ対（トランジスタ部２１１～２１Ｎ）の個数も３０個とされた。また、実施例２は、１ｄＢのステップ幅で０～－１５ｄＢの範囲の可変利得調整を実現することが可能な回路であると想定された。なお、信号短絡回路３０に含まれるトランジスタ対の数ｎａは１である。
　＜比較例＞
　図２は、比較例である可変利得増幅器１Ｃの概略構成図である。図２に示されるように、この比較例の構成は、図１の信号短絡回路３０が信号短絡回路３０Ｃに置き換えられ、且つ図１のゲート電位制御回路４６がゲート電位制御回路４７に置き換えられている点を除いて、本実施の形態の可変利得増幅器１の構成と同じである。信号短絡回路３０Ｃは、３０個（Ｓ＝３０）のトランジスタ対を含み、各トランジスタ対は、上記トランジスタＭＰ，ＭＮと同じ構成のトランジスタＭＰｉ，ＭＮｉからなる（ｉ＝１～３０のいずれか）。また、この比較例では、非反転信号伝達回路１０に含まれるトランジスタ対（トランジスタ部１１１～１１Ｎ）の個数は３０個、反転信号伝達回路２０に含まれるトランジスタ対（トランジスタ部２１１～２１Ｎ）の個数も３０個とされた。ゲート電位制御回路４７は、信号短絡回路３０Ｃ、非反転信号伝達回路１０及び反転信号伝達回路２０に含まれるオン状態のトランジスタ対の数（＝ｎｐ＋ｎｎ＋ｎａ）を常に３０個にする制御を行う。ここで、ｎａは、信号短絡回路３０Ｃにおけるオン状態のトランジスタ対の個数である。更に、この比較例は、１ｄＢのステップ幅で０～－１５ｄＢの範囲の可変利得調整を実現することが可能な回路であると想定された。
　図３Ａ～図３Ｃは、利得の設定値と実際に得られる利得（以下「実利得」ともいう。）との関係を示すグラフである。実利得の値は、上式（１）に基づいて算出された電流利得値（単位：ｄＢ）である。利得の設定値が与えられたとき、この設定値に最も近い実利得を与える組み合わせ（ｎｐ，ｎｎ，ｎａ）が選択されている。図３Ａ～図３Ｃのグラフの横軸は、利得の設定値の絶対値（単位：ｄＢ）を示し、その縦軸は、実利得の値（単位：ｄＢ）を示している。また、図３Ａは比較例の数値を、図３Ｂは実施例１の数値を、図３Ｃは実施例２の数値をそれぞれ示している。図４は、これらグラフの基となる計算値を示すテーブルを表す図である。図４のテーブルにおいて「総差動対数」は、トランジスタ対の総数を示している。
　比較例の場合、図３Ａに示されるように、利得の設定値に対する実利得の誤差（以下「利得誤差」という。）のｒｍｓ値は、０．３０ｄＢであった。ここで、ｒｍｓ値は、２乗平均平方根（ｒｏｏｔ　ｍｅａｎ　ｓｑｕａｒｅ）値である。これに対し、実施例１の場合は、図３Ｂに示されるように、利得誤差のｒｍｓ値は０．３０ｄＢであり、比較例の場合とほぼ同じ値が得られた。よって、実施例１のトランジスタ対の数（総差動対数）は、比較例のトランジスタ対の数（総差動対数）の約２／３であるにも関わらず、実施例１は、比較例の場合と同等の特性を得ていることが分かる。また、実施例２の場合は、和ｎｐ＋ｎｎ＋ｎａが３０～３３の範囲内で最も利得誤差が小さくなる組み合わせ（ｎｐ，ｎｎ，ｎａ）が選択された。図３Ｃに示されるように、利得誤差のｒｍｓ値は０．０７ｄＢであるため、比較例と比べると、大幅に利得設定精度が改善されていることが分かる。
　図５は、トランジスタ対の総数（総差動対数）に対する利得精度の関係を示す図である。図５のグラフの横軸は総差動対数を示し、その縦軸は利得誤差のｒｍｓ値（単位：ｄＢ）を示している。図５を参照すると、比較例の場合と比べて、実施例１，２の場合は、トランジスタ対の数を減らしても優れた利得精度を実現できることが分かる。したがって、実施例１，２の場合は、実施例１，２のトランジスタ数が比較例のトランジスタ数の約２／３であるにも関わらず、比較例の場合と同等の利得分解能を得ることができる。また、実施例１，２の寄生容量は、比較例の寄生容量よりも小さいため、実施例１，２は比較例よりも優れた高周波特性を実現することができる。
　以上に説明したように実施の形態１は、比較的少ないトランジスタ数で高い利得分解能を得ることができ、優れた高周波特性を実現することができる。
　なお、本実施の形態では、非反転信号伝達回路１０、反転信号伝達回路２０及び信号短絡回路３０を構成するトランジスタＴＰ１～ＴＰＮ，ＴＮ１～ＴＮＮ，ＲＰ１～ＲＰＮ，ＲＮ１～ＲＮＮは、Ｗ／Ｌ（Ｗ：ゲート幅、Ｌ：ゲート長）の同一サイズを有するものであればよいが、本発明はこれに限定されるものではない。たとえば、Ｗ／Ｌの基準値の２のべき乗（＝２０，２１，２２，２３，…）倍のサイズを有する複数のトランジスタ対で構成されるように非反転信号伝達回路１０及び反転信号伝達回路２０の各回路構成が変更されてもよい。この場合、オン状態にすべきトランジスタ対をバイナリコードを用いて選択することができる。
実施の形態２．
　次に、本発明に係る実施の形態２について説明する。上記実施の形態１は、出力位相が互いに１８０度反転する差動信号を出力する機能を有する可変利得増幅器１である。その位相反転の機能が必要なければ、本実施の形態を使用することが可能である。図６は、本発明に係る実施の形態２である可変利得増幅器１Ａの概略構成図である。
　図６に示されるように、この可変利得増幅器１Ａは、入力信号が入力される信号入力端子４と、出力信号を出力する信号出力端子５とを備えており、シングルエンド入力及びシングルエンド出力を実現する構成を有している。ここで、信号入力端子４によって本実施の形態の信号入力部が構成され、信号出力端子５によって本実施の形態の信号出力部が構成されている。
　また、この可変利得増幅器１Ａは、Ｎ個（Ｎは３以上の整数）の増幅用トランジスタＲ１～ＲＮを含む信号伝達回路２３と、Ｋ個（Ｋは３以上の整数）の短絡用トランジスタＴ１～ＴＫを含む信号短絡回路１３と、第１電源電圧ＶＤＤの供給ラインと信号伝達回路２３の出力端との間に接続された抵抗素子からなる負荷抵抗５０と、第２電源電圧ＶＳＳ（ＶＳＳ＜ＶＤＤ）の供給ラインと信号伝達回路２３の入力側端部との間に接続された定電流源回路５２とを備えている。電源電圧ＶＳＳは、たとえば零ボルトの接地電位とすることができる。
　また、可変利得増幅器１Ａは、トランジスタ制御回路として機能するゲート電位制御回路５６を備えている。ゲート電位制御回路５６は、増幅用トランジスタＲ１～ＲＮ及び短絡用トランジスタＴ１～ＴＫの中からオン状態にすべきトランジスタの組み合わせを選択し、当該選択された組み合わせのトランジスタをオン状態にする制御電圧を増幅用トランジスタＲ１～ＲＮ及び短絡用トランジスタＴ１～ＴＫに供給するものである。可変利得増幅器１Ａの可変利得は、選択されたトランジスタの組み合わせに応じて決定される。
　増幅用トランジスタＲ１～ＲＮ及び短絡用トランジスタＴ１～ＴＫの各トランジスタは、電界効果型トランジスタからなり、たとえば、ｎチャネル型ＭＯＳＦＥＴｓで構成することができる。各トランジスタのゲートはゲート電位制御回路５６に接続されている。ゲート電位制御回路５６は、当該ゲートに制御電圧を印加することで、当該各トランジスタの動作状態をオン状態またはオフ状態のいずれか一方に切り替えることができる。また、各トランジスタは、オン状態のときは、ゲート電位が固定されたゲート接地トランジスタとなるように制御される。
　更に、可変利得増幅器１Ａは、定電流源回路５２を流れる電流量を可変制御する電流制御回路５５を備えている。定電流源回路５２は、１個の可変定電流源５３で構成され、この可変定電流源５３の一端は信号入力端子４に接続されている。また、この可変定電流源５３の他端は、第２電源電圧ＶＳＳの供給ラインに接続されている。電流制御回路５５は、この可変定電流源５３に流れる電流量を可変制御することが可能である。
　負荷抵抗５０の一端は、第１電源電圧ＶＤＤの供給ラインに接続されている。負荷抵抗５０の他端は、増幅用トランジスタＲ１～ＲＮのドレイン（出力端）に接続されている。また、増幅用トランジスタＲ１～ＲＮのソース（入力端）は、信号入力端子４と可変定電流源５３の一端との双方に接続されている。一方、短絡用トランジスタＴ１～ＴＫのソースも、信号入力端子４と可変定電流源５３の一端との双方に接続されており、短絡用トランジスタＴ１～ＴＫのドレインは、第１電源電圧ＶＤＤの供給ラインに接続されている。
　なお、図６の構成では、信号伝達回路２３に含まれる増幅用トランジスタＲ１～ＲＮの個数は３個以上であるが、これに限定されず、２個であってもよい。同様に、信号短絡回路１３に含まれる短絡用トランジスタＴ１～ＴＮの個数も３個以上に限定されず、１個または２個であってもよい。
　次に、上記可変利得増幅器１Ａの動作について説明する。信号入力端子４から入力された信号電流は、信号伝達回路２３及び信号短絡回路１３に流れ込む。定電流源回路５２は一定電流を流すハイインピーダンス回路であるので、当該信号電流は定電流源回路５２に流れ込まない。ゲート電位制御回路５６は、信号伝達回路２３及び信号短絡回路１３に含まれるトランジスタ群の中から、利得の設定値に応じてオン状態にすべきトランジスタの組み合わせを選択する。この組み合わせに応じた利得で信号電流が増幅されて信号出力端子５から出力される。実施の形態１のゲート電位制御回路４６と同様に、ゲート電位制御回路５６は、オン状態にすべきトランジスタの組み合わせを、たとえばサーモメータコードを用いて選択することができる。
　今、信号伝達回路２３の中でオン状態に制御されたトランジスタの数をｎｐとし、信号短絡回路１３の中でオン状態に制御されたトランジスタの数をｎａとすると、信号入力端子４と信号出力端子５との間の電流利得Ｃｉは、以下の式（６）で表される。
　　　　Ｃｉ＝ｎｐ／（ｎｐ＋ｎａ）　　　　　　　　　　　　　（６）
　ところで、上述したように、高周波回路の利得は、入力電力と出力電力の比である電力利得で表現されることが多い。前述したＣｉは電流利得であり、電力利得ではないが、回路の入力インピーダンスが一定であれば、電流利得と電力利得との間にある一定の比率が成立するので、高周波回路の利得が相対的な値として電流利得であると考えても問題はない。入力インピーダンスを一定とするために、本実施の形態の可変利得増幅器１Ａは、２種類の動作モード（第１の動作モード及び第２の動作モード）を有している。
　可変利得増幅器１Ａが第１の動作モードで動作するとき、ゲート電位制御回路５６は、上式（６）の和ｎｐ＋ｎａを一定とし、且つ、電流制御回路５５は、定電流源回路５２に流れる電流量を常に一定とする。
　本実施の形態の可変利得増幅器１Ａにおいて、入力インピーダンスＺｉｎは、定電流源回路５２のインピーダンスを理想的に無限大であると仮定すると、以下の式（７）で表される。
　　　Ｚｉｎ＝１／｛（ｎｐ＋ｎａ）×ｇｍ｝　　　　　　　　　（７）
　ここで、ｇｍは、単位トランジスタ１個当たりのトランスコンダクタンスであり、単位トランジスタに流れる電流が一定であれば、トランスコンダクタンスｇｍは一定となる。すなわち、和ｎｐ＋ｎａを一定値とすると、入力インピーダンスＺｉｎも一定値となる。本実施の形態での単位トランジスタは、ｎｐ＝１またはｎａ＝１の場合に相当するサイズを有する各トランジスタである。
　次に、可変利得増幅器１Ａが第２の動作モードで動作するとき、ゲート電位制御回路５６及び電流制御回路５５は、和ｎｐ＋ｎａと定電流源回路５２に流れる電流量との積を一定とする。
　今、最も単純なモデルについて考えると、上記のトランスコンダクタンスｇｍは、単位トランジスタに流れる電流Ｉｄに対して以下の式（８）で表される。
　　　　　　ｇｍ∝（Ｉｄ）１／２　　　　　　　　　　　　　　　　（８）
　すなわち、トランスコンダクタンスｇｍは、（Ｉｄ）１／２に比例する。また、定電流源回路５２に流れる電流量をＩｔａｉｌとすれば、次の関係式（９）が成立する。
　　Ｉｔａｉｌ＝（ｎｐ＋ｎａ）×Ｉｄ　　　　　　　　　　　　　　　（９）
　したがって、入力インピーダンスＺｉｎは以下の式（１０）で表される。
　　Ｚｉｎ∝１／｛（ｎｐ＋ｎａ）×Ｉｔａｉｌ｝１／２　　　　　　（１０）
　すなわち、上記の和ｎｐ＋ｎａが一定でない場合も、（ｎｐ＋ｎａ）×Ｉｔａｉｌが一定となるようにＩｔａｉｌを制御すれば，入力インピーダンスＺｉｎを一定とすることが可能となる。
　以上に説明したように本実施の形態の可変利得増幅器１Ａは、信号短絡回路１３のトランジスタ数が少なくても、上記実施の形態１と同様に利得精度を改善することが可能な構成を有している。よって、本実施の形態の可変利得増幅器１Ａは、従来技術と同等の利得分解能を有する場合でも、寄生容量を小さくして優れた高周波特性を実現することができる。したがって、比較的少ないトランジスタ数で高い利得分解能を得ることができ、優れた高周波特性を実現することができる。
　なお、本実施の形態では、信号伝達回路２３及び信号短絡回路１３を構成するトランジスタＲ１～ＲＮ，Ｔ１～ＴＫは、Ｗ／Ｌの同一サイズを有するものであればよいが、本発明はこれに限定されるものではない。たとえば、Ｗ／Ｌの基準値の２のべき乗（＝２０，２１，２２，２３，…）倍のサイズを有する複数のトランジスタで構成されるように信号伝達回路２３及び信号短絡回路１３の各回路構成が変更されてもよい。この場合、オン状態にすべきトランジスタをバイナリコードを用いて選択することができる。
　以上、図面を参照して本発明に係る種々の実施の形態について述べたが、これら実施の形態は本発明の例示であり、これら実施の形態以外の様々な形態を採用することもできる。たとえば、上記実施の形態１では、非反転信号伝達回路１０，反転信号伝達回路２０及び信号短絡回路３０の各々を構成するトランジスタとして電界効果型トランジスタが使用されているが、これに限定されるものではない。同様に、上記実施の形態２では、信号伝達回路２３及び信号短絡回路１３の各々を構成するトランジスタとして電界効果型トランジスタが使用されているが、これに限定されるものではない。電界効果型トランジスタに代えてバイポーラトランジスタを有するように上記実施の形態１，２の構成を変更してもよい。
　なお、本発明の範囲内において、上記実施の形態１，２の自由な組み合わせ、各実施の形態の任意の構成要素の変形、または各実施の形態の任意の構成要素の省略が可能である。
　本発明に係る可変利得増幅器は、通信装置における信号増幅回路またはベクトル合成型移相回路などの、信号振幅を調整する回路に用いられるのに適している。
　１，１Ａ　可変利得増幅器、２Ｐ，２Ｎ，４　信号入力端子、３Ｐ，３Ｎ，５　信号出力端子、１０　非反転信号伝達回路、１１１～１１Ｎ　トランジスタ部、１３　信号短絡回路、２０　反転信号伝達回路、２１１～２１Ｎ　トランジスタ部、２３　信号伝達回路、３０　信号短絡回路、３１　トランジスタ部、４０　負荷回路、４１Ｐ，４１Ｎ　負荷抵抗、４２　定電流源回路、４３Ｐ，４３Ｎ　可変定電流源、４５　電流制御回路、４６，４７　ゲート電位制御回路、５０　負荷、５２　定電流源回路、５３　定電流源、５５　電流制御回路、５６　ゲート電位制御回路、ＲＰ１～ＲＰＮ，ＲＮ１～ＲＮＮ，ＴＰ１～ＴＰＮ，ＴＮ１～ＴＮＮ　増幅用トランジスタ、ＭＰ，ＭＮ　短絡用トランジスタ。

Claims (12)

  1. 　信号入力部と、
    　信号出力部と、
    　前記信号入力部に接続された入力側端部と前記信号出力部に接続された出力側端部とを有し、前記入力側端部と前記出力側端部との間に並列に接続された複数個の増幅用トランジスタ部を含む信号伝達回路と、
    　電源供給ラインと前記信号伝達回路の当該出力側端部との間に接続された負荷回路と、
    　前記電源供給ラインと前記信号伝達回路の当該入力側端部との間に接続された少なくとも１個の短絡用トランジスタ部を含む信号短絡回路と、
    　前記信号伝達回路の当該入力側端部に接続された定電流源回路と、
    　前記複数個の増幅用トランジスタ部及び前記少なくとも１個の短絡用トランジスタ部の中からオン状態にすべき一定個数のトランジスタ部を選択し、当該選択されたトランジスタ部をオン状態にする制御電圧を供給するトランジスタ制御回路と
    を備えることを特徴とする可変利得増幅器。
  2. 　請求項１記載の可変利得増幅器であって、前記複数個の増幅用トランジスタ部及び前記少なくとも１個の短絡用トランジスタ部の各々は、互いに並列接続された一対のトランジスタを有することを特徴とする可変利得増幅器。
  3. 　請求項２記載の可変利得増幅器であって、前記一対のトランジスタは、オン状態のときにゲート接地トランジスタとなるように制御されることを特徴とする可変利得増幅器。
  4. 　請求項２記載の可変利得増幅器であって、
    　前記信号入力部は、正相入力信号が入力される第１の信号入力端子と、逆相入力信号が入力される第２の信号入力端子と有し、
    　前記信号出力部は、正相出力信号を出力する第１の信号出力端子と、逆相出力信号を出力する第２の信号出力端子とを有し、
    　前記信号伝達回路は、
    　前記第１の信号入力端子と前記第１の信号出力端子との間に並列に接続された第１のトランジスタ群とともに、前記第２の信号入力端子と前記第２の信号入力端子との間に並列に接続された第２のトランジスタ群を前記複数個の増幅用トランジスタ部の一部として含む非反転信号伝達回路と、
    　前記第１の信号入力端子と前記第２の信号出力端子との間に並列に接続された第３のトランジスタ群とともに、前記第２の信号入力端子と前記第１の信号入力端子との間に並列に接続された第４のトランジスタ群を前記複数個の増幅用トランジスタ部の他の一部として含む反転信号伝達回路とを有し、
    　前記負荷回路は、
    　前記第１のトランジスタ群の出力端と前記電源供給ラインとの間に接続され、且つ前記第３のトランジスタ群の出力端と前記電源供給ラインとの間に接続された第１の負荷抵抗と、
    　前記第２のトランジスタ群の出力端と前記電源供給ラインとの間に接続され、且つ前記第４のトランジスタ群の出力端と前記電源供給ラインとの間に接続された第２の負荷抵抗とを有し、
    　前記定電流源回路は、前記第１のトランジスタ群の入力端と前記第３のトランジスタ群の入力端とに接続された第１の定電流源と、前記第２のトランジスタ群の入力端と前記第４のトランジスタ群の入力端とに接続された第２の定電流源とを含む、
    ことを特徴とする可変利得増幅器。
  5. 　請求項１記載の可変利得増幅器であって、
    　前記複数個の増幅用トランジスタ部は、互いに並列に接続された複数個の増幅用トランジスタを有し、
    　前記各増幅用トランジスタの入力端が前記信号入力部に接続され、且つ前記各増幅用トランジスタの出力端が前記信号出力部に接続されており、
    　前記少なくとも１個の短絡用トランジスタ部は、互いに並列に接続された複数個の短絡用トランジスタを有し、
    　前記各短絡用トランジスタの入力端が前記信号入力部に接続され、且つ前記各短絡用トランジスタの出力端が前記電源供給ラインに接続されており、
    　前記定電流源回路は、前記各増幅用トランジスタの入力端と前記各短絡用トランジスタの入力端とに接続されている、
    ことを特徴とする可変利得増幅器。
  6. 　請求項５記載の可変利得増幅器であって、前記各増幅用トランジスタは、オン状態のときにゲート接地トランジスタとなるように制御され、前記各短絡用トランジスタは、オン状態のときにゲート接地トランジスタとなるように制御されることを特徴とする可変利得増幅器。
  7. 　信号入力部と、
    　信号出力部と、
    　前記信号入力部に接続された入力側端部と前記信号出力部に接続された出力側端部とを有し、前記入力側端部と前記出力側端部との間に並列に接続された複数個の増幅用トランジスタ部を含む信号伝達回路と、
    　電源供給ラインと前記信号伝達回路の当該出力側端部との間に接続された負荷回路と、
    　前記電源供給ラインと前記信号伝達回路の当該入力側端部との間に接続された少なくとも１個の短絡用トランジスタ部を含む信号短絡回路と、
    　前記信号伝達回路の当該入力側端部に接続された定電流源回路と、
    　前記複数個の増幅用トランジスタ部及び前記少なくとも１個の短絡用トランジスタ部の中からオン状態にすべきトランジスタ部を選択し、当該選択されたトランジスタ部をオン状態にする制御電圧を供給するトランジスタ制御回路と、
    　当該選択されたトランジスタ部の総数と前記定電流源回路に流れる電流量との積が一定となるように前記電流量を可変に制御する電流制御回路と
    を備えることを特徴とする可変利得増幅器。
  8. 　請求項７記載の可変利得増幅器であって、前記複数個の増幅用トランジスタ部及び前記少なくとも１個の短絡用トランジスタ部の各々は、互いに並列接続された一対のトランジスタを有することを特徴とする可変利得増幅器。
  9. 　請求項８記載の可変利得増幅器であって、前記一対のトランジスタは、オン状態のときにゲート接地トランジスタとなるように制御されることを特徴とする可変利得増幅器。
  10. 　請求項８記載の可変利得増幅器であって、
    　前記信号入力部は、正相入力信号が入力される第１の信号入力端子と、逆相入力信号が入力される第２の信号入力端子と有し、
    　前記信号出力部は、正相出力信号を出力する第１の信号出力端子と、逆相出力信号を出力する第２の信号出力端子とを有し、
    　前記信号伝達回路は、
    　前記第１の信号入力端子と前記第１の信号出力端子との間に並列に接続された第１のトランジスタ群とともに、前記第２の信号入力端子と前記第２の信号入力端子との間に並列に接続された第２のトランジスタ群を前記複数個の増幅用トランジスタ部の一部として含む非反転信号伝達回路と、
    　前記第１の信号入力端子と前記第２の信号出力端子との間に並列に接続された第３のトランジスタ群とともに、前記第２の信号入力端子と前記第１の信号入力端子との間に並列に接続された第４のトランジスタ群を前記複数個の増幅用トランジスタ部の他の一部として含む反転信号伝達回路とを有し、
    　前記負荷回路は、
    　前記第１のトランジスタ群の出力端と前記電源供給ラインとの間に接続され、且つ前記第３のトランジスタ群の出力端と前記電源供給ラインとの間に接続された第１の負荷抵抗と、
    　前記第２のトランジスタ群の出力端と前記電源供給ラインとの間に接続され、且つ前記第４のトランジスタ群の出力端と前記電源供給ラインとの間に接続された第２の負荷抵抗とを有し、
    　前記定電流源回路は、前記第１のトランジスタ群の入力端と前記第３のトランジスタ群の入力端とに接続された第１の可変定電流源と、前記第２のトランジスタ群の入力端と前記第４のトランジスタ群の入力端とに接続された第２の可変定電流源とを含み、
    　前記電流制御回路は、前記トランジスタ制御回路で選択されたトランジスタ部の総数と前記第１の可変定電流源に流れる第１の電流量との積が一定なるように前記第１の電流量を可変に制御し、且つ、当該選択されたトランジスタ部の総数と前記第２の可変定電流源に流れる第２の電流量との積が一定なるように前記第２の電流量を可変に制御する、
    ことを特徴とする可変利得増幅器。
  11. 　請求項７記載の可変利得増幅器であって、
    　　前記複数個の増幅用トランジスタ部は、互いに並列に接続された複数個の増幅用トランジスタを有し、
    　前記各増幅用トランジスタの入力端が前記信号入力部に接続され、且つ前記各増幅用トランジスタの出力端が前記信号出力部に接続されており、
    　前記少なくとも１個の短絡用トランジスタ部は、互いに並列に接続された複数個の短絡用トランジスタを有し、
    　前記各短絡用トランジスタの入力端が前記信号入力部に接続され、且つ前記各短絡用トランジスタの出力端が前記電源供給ラインに接続されており、
    　前記定電流源回路は、前記各増幅用トランジスタの入力端と前記各短絡用トランジスタの入力端とに接続されている、
    ことを特徴とする可変利得増幅器。
  12. 　請求項１１記載の可変利得増幅器であって、前記各増幅用トランジスタは、オン状態のときにゲート接地トランジスタとなるように制御され、前記各短絡用トランジスタは、オン状態のときにゲート接地トランジスタとなるように制御されることを特徴とする可変利得増幅器。
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