JP6725854B2 - 増幅回路、受信回路、及び半導体集積回路 - Google Patents
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Description
図1は、本発明の一実施形態における増幅回路の構成例を示す図である。本実施形態における増幅回路は、増幅部10、補正回路部30、及び制御部50を有する。増幅部10は、入力信号を受ける入力回路部と、負荷として用いられ所望の抵抗値に制御される可変抵抗回路で構成される負荷回路部とを有し、差動の入力信号を特定のゲイン(倍率)で増幅し出力する。
Claims (10)
- 第1の電源線と第2の電源線との間に設けられ、入力信号を受ける入力回路部と、
前記第1の電源線と前記第2の電源線との間に前記入力回路部と直列に設けられた負荷回路部と、
前記第1の電源線と前記第2の電源線との間に前記負荷回路部と並列に設けられ、前記負荷回路部の抵抗値を補正する補正回路部と、
を備える増幅回路であって、
前記負荷回路部は、
制御回路によって生成されるデジタルコードにより抵抗値が制御される第1の可変抵抗部、及び、前記第1の可変抵抗部と並列に設けられ、前記補正回路部によって生成されたアナログ制御電圧により抵抗値が制御される第2の可変抵抗部を有し、
前記補正回路部は、
前記第1の可変抵抗部に対応する回路構成を有し、前記デジタルコードにより抵抗値が制御される第3の可変抵抗部、及び、前記第3の可変抵抗部と並列に設けられ、前記第2の可変抵抗部に対応する回路構成を有し、前記アナログ制御電圧により抵抗値が制御される第4の可変抵抗部を有する
ことを特徴とする増幅回路。 - 前記補正回路部は、前記第3の可変抵抗部及び前記第4の可変抵抗部により生成される電圧とリファレンス電圧とが入力されるオペアンプを有し、
前記制御回路は、前記オペアンプの出力に基づいて、前記デジタルコードを生成することを特徴とする請求項1記載の増幅回路。 - 第1の状態では、前記オペアンプの出力に基づいて前記制御回路が前記デジタルコードを生成し、
第2の状態では、前記オペアンプの出力を前記アナログ制御電圧として出力することを特徴とする請求項2記載の増幅回路。 - 前記補正回路部の前記第3の可変抵抗部を用いて第1の抵抗値に対応する前記デジタルコードを決定し、
決定された前記第1の抵抗値に対応する前記デジタルコードを前記第3の可変抵抗部に供給して、前記第3の可変抵抗部及び前記第4の可変抵抗部を用いて、前記第3の可変抵抗部及び前記第4の可変抵抗部による合成抵抗値が前記第1の抵抗値になる前記アナログ制御電圧を生成することを特徴とする請求項1〜3の何れか1項に記載の増幅回路。 - 前記第1の抵抗値に対応する前記デジタルコードは、前記デジタルコードを逐次変化させて前記第3の可変抵抗部及び前記第4の可変抵抗部により生成される電圧とリファレンス電圧とを比較することにより、比較結果に基づいて1ビットずつ決定され、
前記第3の可変抵抗部及び前記第4の可変抵抗部による合成抵抗値が前記第1の抵抗値になる前記アナログ制御電圧は、前記第3の可変抵抗部及び前記第4の可変抵抗部により生成される電圧とリファレンス電圧との比較結果を前記第4の可変抵抗部に負帰還させることにより生成されることを特徴とする請求項4記載の増幅回路。 - 前記第1の可変抵抗部及び前記第3の可変抵抗部はそれぞれ、並列に設けられた複数の抵抗と、前記抵抗に電流を流すか否かを前記デジタルコードに応じて制御するトランジスタを有し、
前記第2の可変抵抗部及び前記第4の可変抵抗部はそれぞれ、並列に設けられゲートに前記アナログ制御電圧が供給される複数のトランジスタを有することを特徴とする請求項1〜5の何れか1項に記載の増幅回路。 - 前記第1の可変抵抗部及び前記第3の可変抵抗部はそれぞれ、並列に設けられた複数の抵抗と、前記抵抗に電流を流すか否かを前記デジタルコードに応じて制御するトランジスタを有し、
前記第2の可変抵抗部及び前記第4の可変抵抗部はそれぞれ、並列に設けられゲートに前記アナログ制御電圧が供給される複数のトランジスタを有し、
前記第1の抵抗値に対応する前記デジタルコードを決定するとき、前記第4の可変抵抗部が有する前記複数のトランジスタのゲートにそれぞれ、一定の電圧を供給することを特徴とする請求項4記載の増幅回路。 - 前記第4の可変抵抗部が有する前記複数のトランジスタの内の少なくとも1つのトランジスタのゲートには電源電位を供給し、他の少なくとも1つのトランジスタのゲートには基準電位を供給することを特徴とする請求項7記載の増幅回路。
- 入力シリアル信号を増幅する増幅回路と、
前記増幅回路により増幅された前記入力シリアル信号をサンプリングするコンパレータと、
前記コンパレータの出力に対してシリアル−パラレル変換を行いパラレル信号を出力するデマルチプレクサ回路とを備え、
前記増幅回路は、
第1の電源線と第2の電源線との間に設けられ、前記入力シリアル信号を受ける入力回路部と、
前記第1の電源線と前記第2の電源線との間に前記入力回路部と直列に設けられた負荷回路部と、
前記第1の電源線と前記第2の電源線との間に前記負荷回路部と並列に設けられ、前記負荷回路部の抵抗値を補正する補正回路部と、
を備え、
前記負荷回路部は、
制御回路によって生成されるデジタルコードにより抵抗値が制御される第1の可変抵抗部、及び、前記第1の可変抵抗部と並列に設けられ、前記補正回路部によって生成されたアナログ制御電圧により抵抗値が制御される第2の可変抵抗部を有し、
前記補正回路部は、
前記第1の可変抵抗部に対応する回路構成を有し、前記デジタルコードにより抵抗値が制御される第3の可変抵抗部、及び、前記第3の可変抵抗部と並列に設けられ、前記第2の可変抵抗部に対応する回路構成を有し、前記アナログ制御電圧により抵抗値が制御される第4の可変抵抗部を有する
ことを特徴とする受信回路。 - 入力シリアル信号を増幅する増幅回路と、
前記増幅回路により増幅された前記入力シリアル信号をサンプリングするコンパレータと、
前記コンパレータの出力に対してシリアル−パラレル変換を行いパラレル信号を出力するデマルチプレクサ回路と、
前記デマルチプレクサ回路からの前記パラレル信号を受けて処理動作を行う内部回路とを備え、
前記増幅回路は、
第1の電源線と第2の電源線との間に設けられ、前記入力シリアル信号を受ける入力回路部と、
前記第1の電源線と前記第2の電源線との間に前記入力回路部と直列に設けられた負荷回路部と、
前記第1の電源線と前記第2の電源線との間に前記負荷回路部と並列に設けられ、前記負荷回路部の抵抗値を補正する補正回路部と、
を備え、
前記負荷回路部は、
制御回路によって生成されるデジタルコードにより抵抗値が制御される第1の可変抵抗部、及び、前記第1の可変抵抗部と並列に設けられ、前記補正回路部によって生成されたアナログ制御電圧により抵抗値が制御される第2の可変抵抗部を有し、
前記補正回路部は、
前記第1の可変抵抗部に対応する回路構成を有し、前記デジタルコードにより抵抗値が制御される第3の可変抵抗部、及び、前記第3の可変抵抗部と並列に設けられ、前記第2の可変抵抗部に対応する回路構成を有し、前記アナログ制御電圧により抵抗値が制御される第4の可変抵抗部を有する
ことを特徴とする半導体集積回路。
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