WO2017154194A1 - 増幅回路、受信回路、及び半導体集積回路 - Google Patents

増幅回路、受信回路、及び半導体集積回路 Download PDF

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Definitions

  • the present invention relates to an amplifier circuit, a receiver circuit, and a semiconductor integrated circuit.
  • a resistance element In analog signal processing, a resistance element is widely used as an element for converting a current signal into a voltage signal.
  • the resistance value of the resistance element affects the circuit characteristics such as the gain of the amplifier circuit and the cutoff frequency of the filter circuit.
  • the resistance value of a resistance element formed by a semiconductor process varies within a certain range, and the resistance value may depend on the ambient temperature.
  • One method of correcting and maintaining a constant value by correcting variations and fluctuations in resistance value is to use a variable resistance circuit that can change the resistance value by control.
  • FIG. 6A is a diagram showing a configuration example of a variable resistance circuit whose resistance value is digitally controlled.
  • 601-N have a plurality of resistors 601-1, 601-2,..., 601-N, and control whether or not current flows through the resistors 601-1, 601-2,.
  • PMOS transistors 602-1, 602-2,..., 602-N to be connected are connected.
  • the PMOS transistors 602-1, 602-2,..., 602-N are turned on (conductive) / off (non-conductive) by the control signals S1, S2,. Each is controlled to be By controlling the number of PMOS transistors 602-1, 602-2,..., 602-N that are turned on by the control signals S1, S2,. , 601-N can be controlled to change the combined resistance value.
  • FIG. 6B is a diagram illustrating a configuration example of a variable resistance circuit in which the resistance value is controlled in an analog manner.
  • Resistors 611 and 612 are connected in series between the power supply potential and the terminal, and a PMOS transistor 613 as a variable resistor is connected in parallel to the resistor 611.
  • the gate voltage VG is supplied to the gate of the PMOS transistor 613.
  • the PMOS transistor 613 controls the on-resistance corresponding to the gate-source voltage.
  • the resistance value of the resistor 611 is RP
  • the resistance value of the resistor 612 is RS
  • the resistance value of the on-resistance of the PMOS transistor 613 is RON
  • the combined resistance value RS + ⁇ RP ⁇ RON / (RP + RON) ⁇ is obtained in the configuration shown in FIG. 6B. can get.
  • the PMOS transistor 613 is on (the resistance value RON of the on-resistance is approximately zero)
  • the combined resistance value is RS
  • the PMOS transistor 613 is off, the combined resistance value is (RS + RP).
  • variable resistance circuit shown in FIG. 6B can change the resistance value from the resistance value RS to the resistance value (RS + RP) by controlling the gate voltage VG supplied to the gate of the PMOS transistor 613.
  • the resistor 611 illustrated in FIG. 6B can be omitted by replacing it with the open state (resistance infinite), and the resistor 612 can be omitted by replacing it with the short circuit state (resistance zero).
  • the gain of the amplifier circuit can be kept constant.
  • the resistance value adjustment step is finite, and the change in resistance value is discrete, so that the accuracy with respect to a desired resistance value is limited.
  • the resistance value is controlled using a control signal obtained in advance calibration or the like in actual use, it does not follow the fluctuation of the resistance value due to environmental changes such as temperature after calibration, It becomes an error.
  • variable resistance circuit shown in FIG. 6B controls the variable range of the resistance value with the gate voltage in the range where the PMOS transistor 613 is turned on, the sensitivity of the gate voltage with respect to the resistance value is high. For this reason, when trying to cope with a wide range of resistance values, a slight error in the gate voltage appears greatly in the change in resistance value. Therefore, the resistance value of the variable resistor is easily affected by noise and the like.
  • a voltage generation circuit that includes a circuit that performs temperature compensation by analog control and a circuit that performs temperature compensation by digital control, and switches between analog control and digital control depending on the temperature region has been proposed.
  • a voltage generation circuit that includes a circuit that performs temperature compensation by analog control and a circuit that performs temperature compensation by digital control, and switches between analog control and digital control depending on the temperature region has been proposed.
  • digital correction is performed to correct the input signal to the target value based on correction data set in advance for each correction point.
  • a sensor amplifier circuit that performs analog correction that cancels the temperature dependence of an input signal based on a slope calculated from a correction point (see, for example, Patent Document 2).
  • An object of the present invention is to provide an amplifier circuit capable of controlling the resistance value of a resistive load with high accuracy and improving noise resistance.
  • an input circuit unit that receives an input signal and a first power supply line and a second power supply line are provided in series with the input circuit unit, and a resistance value is controlled by a digital code. 1 is provided between the first power supply line and the second power supply line, the first variable resistance section, the load circuit section having a second variable resistance section whose resistance value is controlled by an analog control voltage, and the first power supply line.
  • a correction circuit unit that has a fourth variable resistance unit to be controlled and corrects the resistance value of the load circuit unit;
  • the disclosed amplifier circuit can coarsely adjust the resistance value by control with a digital code, finely adjust the resistance value by control with an analog control voltage, and can accurately control the resistance value of a resistance load in the amplifier circuit, and can also reduce noise. Resistance can be improved.
  • FIG. 1 is a diagram illustrating a configuration example of an amplifier circuit according to an embodiment of the present invention.
  • FIG. 2A is a diagram illustrating a state of the correction circuit unit at the time of digital correction in the present embodiment.
  • FIG. 2B is a diagram illustrating a state of the correction circuit unit at the time of analog correction in the present embodiment.
  • FIG. 3 is a flowchart showing an example of the resistance correction operation in the present embodiment.
  • FIG. 4 is a diagram showing a configuration example of the semiconductor integrated circuit in the embodiment of the present invention.
  • FIG. 5 is a diagram illustrating another configuration example of the amplifier circuit according to the present embodiment.
  • FIG. 6A is a diagram illustrating an example of a variable resistance circuit.
  • FIG. 6B is a diagram illustrating an example of a variable resistance circuit.
  • FIG. 1 is a diagram illustrating a configuration example of an amplifier circuit according to an embodiment of the present invention.
  • the amplifier circuit in the present embodiment includes an amplifier unit 10, a correction circuit unit 30, and a control unit 50.
  • the amplifying unit 10 includes an input circuit unit that receives an input signal, and a load circuit unit that is configured as a variable resistance circuit that is used as a load and controlled to have a desired resistance value. Amplifies and outputs at (magnification).
  • the NMOS transistors 11A and 11B included in the input circuit unit form driving elements in the differential amplifying unit.
  • the gate of the NMOS transistor 11A is connected to the input terminal IN to which one of the differential input signals is input, and the source is connected to the current source 12 connected to the power supply line of the reference potential VSS (for example, ground potential).
  • the gate of the NMOS transistor 11B is connected to the input terminal INX to which the other signal of the differential input signals is input, and the source is connected to the current source 12 connected to the power supply line of the reference potential VSS.
  • the PMOS transistor 13A-i and the resistor 14A-i included in the load circuit unit are connected in series between the power supply line of the power supply potential VDD and the drain of the NMOS transistor 11A.
  • the variable resistance circuit having the PMOS transistor 13A-i and the resistor 14A-i is provided in series with the NMOS transistor 11A between the power supply line of the power supply potential VDD and the power supply line of the reference potential VSS. This corresponds to 1 variable resistance section.
  • i is a subscript and is a natural number from 0 to N-1 (N is arbitrary) (the same applies to the following).
  • the source of the PMOS transistor 13A-i is connected to the power supply line of the power supply potential VDD, the drain of the PMOS transistor 13A-i is connected to one end of the resistor 14A-i, and the other end of the resistor 14A-i is connected to the drain of the NMOS transistor 11A. Connected.
  • the digital code D [i] output from the control unit 50 is input to the gate of the PMOS transistor 13A-i.
  • Resistors 14A-0 to 14A- (N-1) through which a current flows by controlling the number of PMOS transistors 13A-0 to 13A- (N-1) to be turned on by digital code D [N-1: 0] Can be controlled to change the combined resistance value.
  • the resistance value in the first variable resistance unit of the load circuit unit is digitally controlled by the digital code D [i] output from the control unit 50.
  • the PMOS transistor 15A and the resistor 16A included in the load circuit unit are connected in series between the power supply line of the power supply potential VDD and the drain of the NMOS transistor 11A. That is, the source of the PMOS transistor 15A is connected to the power supply line of the power supply potential VDD, the drain of the PMOS transistor 15A is connected to one end of the resistor 16A, and the other end of the resistor 16A is connected to the drain of the NMOS transistor 11A.
  • the gate of the PMOS transistor 15A is selectively connected via a switch 17A to a power supply line having a power supply potential VDD or a signal line NDB to which an analog control voltage is supplied.
  • the PMOS transistor 18A and the resistor 19A included in the load circuit unit are connected in series between the power supply line of the power supply potential VDD and the drain of the NMOS transistor 11A. That is, the source of the PMOS transistor 18A is connected to the power supply line of the power supply potential VDD, the drain of the PMOS transistor 18A is connected to one end of the resistor 19A, and the other end of the resistor 19A is connected to the drain of the NMOS transistor 11A.
  • the gate of the PMOS transistor 18A is selectively connected via a switch 20A to a power supply line having a reference potential VSS or a signal line NDB to which an analog control voltage is supplied.
  • the above-described variable resistance circuit including the PMOS transistors 15A and 18A, the resistors 16A and 19A, and the switches 17A and 20A is provided in series with the NMOS transistor 11A between the power supply line of the power supply potential VDD and the power supply line of the reference potential VSS. Further, this corresponds to the second variable resistance portion of the load circuit portion.
  • the switches 17A and 20A are set so that the gates of the PMOS transistors 15A and 18A and the signal line NDB supplying the analog control voltage are connected, and the on-resistance of the PMOS transistors 15A and 18A is controlled by controlling the analog control voltage.
  • the resistance value can be changed. In this manner, the resistance value in the second variable resistor portion of the load circuit portion is controlled in an analog manner by the analog control voltage.
  • the PMOS transistor 13B-i and the resistor 14Bi included in the load circuit unit are connected in series between the power supply line of the power supply potential VDD and the drain of the NMOS transistor 11B.
  • the variable resistance circuit having the PMOS transistor 13B-i and the resistor 14B-i is provided in series with the NMOS transistor 11B between the power supply line of the power supply potential VDD and the power supply line of the reference potential VSS. This corresponds to 1 variable resistance section.
  • the source of the PMOS transistor 13B-i is connected to the power supply line of the power supply potential VDD, the drain of the PMOS transistor 13B-i is connected to one end of the resistor 14Bi, and the other end of the resistor 14Bi is connected to the drain of the NMOS transistor 11B. Connected.
  • the digital code D [i] output from the control unit 50 is input to the gate of the PMOS transistor 13B-i.
  • Resistors 14B-0 to 14B- (N-1) through which current flows by controlling the number of PMOS transistors 13B-0 to 13B- (N-1) to be turned on by digital code D [N-1: 0] Can be controlled to change the combined resistance value.
  • the resistance value in the first variable resistance unit of the load circuit unit is digitally controlled by the digital code D [i] output from the control unit 50.
  • the PMOS transistor 15B and the resistor 16B included in the load circuit unit are connected in series between the power supply line of the power supply potential VDD and the drain of the NMOS transistor 11B. That is, the source of the PMOS transistor 15B is connected to the power supply line of the power supply potential VDD, the drain of the PMOS transistor 15B is connected to one end of the resistor 16B, and the other end of the resistor 16B is connected to the drain of the NMOS transistor 11B.
  • the gate of the PMOS transistor 15B is selectively connected via a switch 17B to a power supply line having a power supply potential VDD or a signal line NDB to which an analog control voltage is supplied.
  • the PMOS transistor 18B and the resistor 19B included in the load circuit unit are connected in series between the power supply line of the power supply potential VDD and the drain of the NMOS transistor 11B. That is, the source of the PMOS transistor 18B is connected to the power supply line of the power supply potential VDD, the drain of the PMOS transistor 18B is connected to one end of the resistor 19B, and the other end of the resistor 19B is connected to the drain of the NMOS transistor 11B.
  • the gate of the PMOS transistor 18B is selectively connected via a switch 20B to a power supply line of the reference potential VSS or a signal line NDB to which an analog control voltage is supplied.
  • variable resistance circuit including the PMOS transistors 15B and 18B, the resistors 16B and 19B, and the switches 17B and 20B is provided in series with the NMOS transistor 11B between the power supply line of the power supply potential VDD and the power supply line of the reference potential VSS. Further, this corresponds to the second variable resistance portion of the load circuit portion.
  • the switches 17B and 20B are set so that the gates of the PMOS transistors 15B and 18B and the signal line NDB for supplying the analog control voltage are connected, and the on-resistance of the PMOS transistors 15B and 18B is controlled by controlling the analog control voltage.
  • the resistance value can be changed. In this manner, the resistance value in the second variable resistor portion of the load circuit portion is controlled in an analog manner by the analog control voltage.
  • the potential at the connection point between the drain of the NMOS transistor 11B and the load circuit unit is output as one signal OUT of the differential output signal, and the potential at the connection point between the drain of the NMOS transistor 11A and the load circuit unit is the differential output signal. It is output as the other signal OUTX.
  • the correction circuit unit 30 includes an operational amplifier (amplifier) 31, a voltage source 32, a current source 33, a third variable resistor unit 35, and a fourth variable resistor unit 36.
  • the operational amplifier 31 amplifies and outputs the difference voltage between the voltage dropped from the power supply potential VDD by the third variable resistor unit 35 and the fourth variable resistor unit 36 and the reference voltage generated by the voltage source 32.
  • the voltage source 32 starts from the power supply potential VDD to the third variable resistor unit 35 and the fourth variable resistor.
  • a voltage equal to the voltage dropped by the resistor 36 is generated.
  • the current source 33 is a current source for causing a predetermined current to flow through the third variable resistor unit 35 and the fourth variable resistor unit 36.
  • the third variable resistance unit 35 has a circuit configuration corresponding to the first variable resistance unit of the amplification unit 10. That is, the third variable resistance unit 35 has a circuit configuration equivalent to that of the first variable resistance unit.
  • the third variable resistor unit 35 is a variable resistor circuit having a PMOS transistor 37-i and a resistor 38-i. Note that the resistance value of the resistor 38-i included in the third variable resistor section 35 is determined according to the current value of the current source 33, and the resistance value of the resistor included in the first variable resistor section. And not necessarily the same.
  • the resistance value of the resistor 38-i of the third variable resistor unit 35 is such that the product of the combined resistance value of the third variable resistor unit 35 and the fourth variable resistor unit 36 and the current value of the current source 33 is constant. You may adjust within the range.
  • the source of the PMOS transistor 37-i is connected to the power supply line of the power supply potential VDD, the drain of the PMOS transistor 37-i is connected to one end of the resistor 38-i, and the other end of the resistor 38-i is connected via the current source 33. Connected to the power line of the reference potential VSS.
  • the digital code D [i] output from the control unit 50 is input to the gate of the PMOS transistor 37-i.
  • Resistors 38-0 to 38- (N-1) through which current flows by controlling the number of PMOS transistors 37-0 to 37- (N-1) to be turned on by digital code D [N-1: 0] Can be controlled to change the combined resistance value.
  • the resistance value in the third variable resistor section 35 is digitally controlled by the digital code D [i] output from the control section 50.
  • the fourth variable resistance unit 36 has a circuit configuration corresponding to the second variable resistance unit of the amplification unit 10. In other words, the fourth variable resistance unit 36 has a circuit configuration equivalent to that of the second variable resistance unit.
  • the fourth variable resistance unit 36 is a variable resistance circuit including PMOS transistors 39 and 42, resistors 40 and 43, and switches 41 and 44.
  • the resistance values of the resistors 40 and 43 included in the fourth variable resistor unit 36 are determined according to the current value of the current source 33, and the resistance value of the resistor included in the second variable resistor unit. And not necessarily the same.
  • the resistance values of the resistors 40 and 43 of the fourth variable resistor unit 36 are set so that the product of the combined resistance value of the third variable resistor unit 35 and the fourth variable resistor unit 36 and the current value of the current source 33 is constant. You may adjust within the range.
  • the source of the PMOS transistor 39 is connected to the power supply line of the power supply potential VDD, the drain of the PMOS transistor 39 is connected to one end of the resistor 40, and the other end of the resistor 40 is connected to the power supply line of the reference potential VSS through the current source 33. Is done.
  • the gate of the PMOS transistor 39 is selectively connected via a switch 41 to a power supply line having a power supply potential VDD or a signal line NDB to which an analog control voltage is supplied.
  • the source of the PMOS transistor 42 is connected to the power supply line of the power supply potential VDD, the drain of the PMOS transistor 42 is connected to one end of the resistor 43, and the other end of the resistor 43 is connected to the power supply line of the reference potential VSS via the current source 33. Connected to.
  • the gate of the PMOS transistor 42 is selectively connected via a switch 44 to a power supply line having a reference potential VSS or a signal line NDB to which an analog control voltage is supplied.
  • the switches 41 and 44 are set so that the gates of the PMOS transistors 39 and 42 and the signal line NDB for supplying the analog control voltage are connected, and the on-resistance of the PMOS transistors 39 and 42 is controlled by controlling the analog control voltage.
  • the resistance value can be changed. In this way, the resistance value in the fourth variable resistor section 36 is controlled in an analog manner by the analog control voltage.
  • the control unit 50 generates and outputs a digital code D [N-1: 0] for controlling the resistance value, and also includes switches 17A, 17B, 20A, 20B, 34, 41, 44, etc. included in the amplifier circuit. Take control.
  • the control unit 50 has a SAR (successive approximation register) function for determining the digital code D [N ⁇ 1: 0] based on the output of the operational amplifier 31 included in the correction circuit unit 30.
  • the SAR function is a logical function that sequentially increases the accuracy of approximate values by sequentially comparing approximate values with respect to desired values.
  • the control unit 50 controls the switches 34, 41, and 44 included in the correction circuit unit 30 as shown in FIG. 2A at the time of digital correction for determining the digital code D [N-1: 0], for example. That is, the control unit 50 controls the switch 34 to connect the output of the operational amplifier and the signal line NDA in order to supply the output of the operational amplifier 31 to the control unit 50. Further, the control unit 50 controls the switches 41 and 44 so that the power supply potential VDD is supplied to the gate of the PMOS transistor 39 and the reference potential VSS is supplied to the gate of the PMOS transistor 42.
  • the power supply potential VDD is supplied to one of the correction units in the fourth variable resistor section 36, and the reference potential VSS is supplied to the other correction unit so that the resistance value is increased in later analog correction or the like. It is also possible to control so as to reduce the number of times.
  • the control unit 50 has switches 34, 41, and 44 included in the correction circuit unit 30 as shown in FIG. 2B.
  • the control unit 50 controls the switch 34 to connect the output of the operational amplifier 31 and the signal line NDB in order to output the output of the operational amplifier 31 as an analog control voltage.
  • the control unit 50 controls the switches 41 and 44 so that the analog control voltage is supplied to the gates of the PMOS transistors 39 and 42, respectively.
  • the control unit 50 also controls the switches 17A, 17B, 20A, and 20B so that the analog control voltage is supplied to the gates of the PMOS transistors 15A, 15B, 18A, and 18B included in the amplification unit 10.
  • the resistance values of the resistors 14A-i and 14B-i included in the first variable resistor unit of the amplifier unit 10 and the resistor 38-i included in the third variable resistor unit 35 of the correction circuit unit 30 are all the same. It may be different or different. When different resistance values are used, in the process of determining the digital code D [N-1: 0], the later the order in which the values are determined, the smaller the contribution of the resistance value corresponding to that bit to the combined resistance value is.
  • the resistance value may be set so that
  • the combined resistance of the resistance value corresponding to the (N ⁇ 1) th bit The contribution to the value is the largest, that is, the resistance value is the smallest (conductance is maximum), and the resistance value corresponding to the 0th bit has the smallest contribution to the combined resistance value, that is, the resistance value is the largest (conductance is the smallest). What is necessary is just to set the resistance value of each resistance so that it may become.
  • FIG. 3 is a flowchart showing an example of the resistance correction operation in the present embodiment.
  • the resistance correction operation is performed, for example, at the start of the operation of the amplifier circuit.
  • step S301 When the resistance correction operation is started, an initialization process is performed in step S301, and the control unit 50 releases the reset and controls each switch to be in the digital correction state shown in FIG. 2A. Further, the control unit 50 resets all the bits of the digital code D [N ⁇ 1: 0] to 0, and sets the count value i of an internal counter to (N ⁇ 1).
  • step S302 the control unit 50 sets the i-th bit digital code D [i] to “1” based on the count value i of the counter.
  • step S303 the control unit 50 determines whether the output of the operational amplifier 31 of the correction circuit unit 30 is positive.
  • step S304 the control unit 50 changes the i-th bit digital code D [i] to “0”. On the other hand, when the output of the operational amplifier 31 is positive, step S304 is skipped, and the control unit 50 maintains the i-th bit digital code D [i] at “1”.
  • step S305 the control unit 50 determines whether or not the count value i of the counter is zero. When the count value i of the counter is not 0, in step S306, the control unit 50 subtracts 1 from the count value i of the counter, and repeats the operations after step S302.
  • the digital code D [i] is sequentially determined bit by bit, and if it is determined in step S305 that the count value i of the counter is 0, the value of the reference voltage generated by the voltage source 32
  • the digital code D [N ⁇ 1: 0] corresponding to the resistance value (first resistance value) according to the above is determined.
  • the control unit 50 controls each switch to be in the analog correction state illustrated in FIG. 2B.
  • the control is performed in this manner, and thereafter, an analog control voltage is generated by negative feedback control of the operational amplifier 31.
  • the analog control voltage when the voltage generated by the third variable resistor unit 35 and the fourth variable resistor unit 36 is higher than the reference voltage generated by the voltage source 32, the output voltage of the operational amplifier 31 increases.
  • the voltage supplied to the gates of the PMOS transistors 39 and 42 of the fourth variable resistance section 36 increases, and the on-resistances of the PMOS transistors 39 and 42 increase.
  • the on-resistances of the PMOS transistors 39 and 42 are increased, the voltage drop with respect to the current flowing through the current source 33 is increased, and the voltages generated by the third variable resistor unit 35 and the fourth variable resistor unit 36 are increased. Decreases.
  • the output voltage of the operational amplifier 31 decreases.
  • the voltage supplied to the gates of the PMOS transistors 39 and 42 of the fourth variable resistance unit 36 decreases, and the on-resistances of the PMOS transistors 39 and 42 decrease. Since the on-resistances of the PMOS transistors 39 and 42 are reduced, the voltage drop shown with respect to the current flowing through the current source 33 is reduced, and the voltages generated by the third variable resistor unit 35 and the fourth variable resistor unit 36 are reduced. Rises.
  • the analog control voltage is generated by the negative feedback of the operational amplifier 31 so that the combined resistance value by the third variable resistor unit 35 and the fourth variable resistor unit 36 is converged to a desired resistance value.
  • the voltage can be controlled.
  • the digital code D [N-1: 0] is determined, the analog control voltage is obtained, and the resistance correction operation is completed. Since each switch is controlled so as to be in the state shown in FIG. 2B even after the resistance correction operation is completed, the analog control voltage can be controlled even with respect to a resistance value variation due to an environmental change such as a temperature change. Can be controlled appropriately.
  • the digital code D [N ⁇ 1: 0] and the analog control are performed using the correction circuit unit 30 so that the resistance value of the load resistance of the amplification unit 10 becomes a desired resistance value.
  • the resistance value of the load resistance of the amplifying unit 10 can be set to a desired resistance value. Further, the resistance value can be controlled with high accuracy by performing coarse adjustment by digital correction based on the digital code D [N-1: 0] and fine adjustment by analog correction based on the analog control voltage.
  • the amount of adjustment by analog correction based on the analog control voltage in this embodiment is small compared to the conventional case where the resistance value is adjusted only by analog correction, so the sensitivity of the analog control voltage to the resistance value can be reduced, and noise resistance is reduced improves.
  • FIG. 4 is a diagram showing a configuration example of a semiconductor integrated circuit including an amplifier circuit in the present embodiment.
  • the semiconductor integrated circuit 401 according to the present embodiment includes a receiving circuit 402 having a function of a deserializer circuit that converts an input serial signal into a parallel signal, a logic circuit that receives a parallel signal (data) from the receiving circuit 402, and performs a processing operation.
  • Internal circuit 409 Internal circuit 409.
  • the reception circuit 402 includes a front end unit 403, a clock data recovery circuit 407, and a clock generation unit 408.
  • the front end unit 403 includes an amplifier circuit 404, a comparator (comparison circuit) 405, and a demultiplexer 406.
  • the amplifying circuit 404 is an amplifying circuit in the present embodiment, and receives differential input serial signals RXIN and RXINX transmitted via a transmission path or the like.
  • the amplifier circuit according to the present embodiment it is possible to correct variations and fluctuations in the resistance value of the resistive load and maintain them at a constant value, thereby realizing the front end unit 403 of the receiving circuit 402 with a small gain variation. .
  • the comparator 405 samples the input serial signal at an appropriate timing using the clock signal output from the clock generation unit 408, and determines the data value (sign) of the input serial signal.
  • the demultiplexer 406 performs serial-parallel conversion on the output of the comparator 405 and outputs the result as a parallel signal RXOUT.
  • the clock data recovery circuit 407 appropriately controls the phase of the clock signal output from the clock generation unit 408 based on the received signal.
  • the internal circuit 409 receives the parallel signal RXOUT output from the receiving circuit 402, and performs a processing operation related to the parallel signal RXOUT.
  • FIG. 5 shows a configuration example of the amplifier circuit in the present embodiment having a circuit configuration called CTLE.
  • CTLE continuous time linear equalizer
  • inductors 21A and 21B are provided between the output terminals of the differential output signals OUTX and OUT and the variable resistance circuit included in the load circuit unit.
  • a similar inductor 45 is provided between the variable resistance circuit in the correction circuit unit 30 and the current source.
  • the second variable resistance unit included in the amplification unit 10 and the fourth variable resistance unit included in the correction circuit unit 30 omit the resistor arranged in parallel with the PMOS transistor.
  • a resistor may be arranged in parallel with the PMOS transistor.
  • the switch 34 for supplying the output of the operational amplifier 31 included in the correction circuit unit 30 to one of the signal lines NDA and NDB is provided, but the output of the operational amplifier 31 is supplied to the control unit 50 without providing the switch 34. In addition, the same operation is possible even if it is supplied as an analog control voltage.
  • the second variable resistor unit and the fourth variable resistor unit whose resistance values are controlled by the analog control voltage are provided with two correction units, but three or more correction units are connected in parallel.
  • the potential supplied to the gate of the PMOS transistor of each correction unit at the time of digital correction may be different.

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Abstract

入力信号を受ける入力回路部（１０）と、入力回路部と直列に設けられ、デジタルコードにより抵抗値が制御される第１の可変抵抗部、及びアナログ制御電圧により抵抗値が制御される第２の可変抵抗部を有する負荷回路部（１０）と、第１の可変抵抗部に対応する回路構成を有しデジタルコードにより抵抗値が制御される第３の可変抵抗部（３５）、及び第２の可変抵抗部に対応する回路構成を有しアナログ制御電圧により抵抗値が制御される第４の可変抵抗部（３６）を有し、負荷回路部の抵抗値を補正する補正回路部（３０）とを備える増幅回路により、デジタルコードによる制御により抵抗値を粗調整し、アナログ制御電圧による制御により抵抗値を微調整することを可能にする。

Description

増幅回路、受信回路、及び半導体集積回路
　本発明は、増幅回路、受信回路、及び半導体集積回路に関する。
　アナログ信号処理では電流信号を電圧信号に変換する素子として抵抗素子が広く用いられている。このような回路では、例えば増幅回路のゲインやフィルタ回路のカットオフ周波数等の回路特性に抵抗素子の抵抗値が影響を与える。一般に、半導体プロセスで形成される抵抗素子の抵抗値はある範囲のばらつきがあり、また抵抗値が周囲温度に依存する場合もある。
　例えば、抵抗負荷の増幅回路のゲインを一定に保つためには、抵抗負荷の抵抗値のばらつきや変動を補正して一定値に保つ必要がある。抵抗値のばらつきや変動を補正して一定値に保つ１つの方法として、抵抗値を制御により変化させることができる可変抵抗回路を用いる方法がある。
　図６Ａは、抵抗値がデジタル的に制御される可変抵抗回路の構成例を示す図である。複数の抵抗６０１－１、６０１－２、・・・、６０１－Ｎを有し、それぞれの抵抗６０１－１、６０１－２、・・・、６０１－Ｎには電流を流すか否かを制御するＰＭＯＳトランジスタ６０２－１、６０２－２、・・・、６０２－Ｎが接続されている。
　ＰＭＯＳトランジスタ６０２－１、６０２－２、・・・、６０２－Ｎは、ゲートに供給される制御信号Ｓ１、Ｓ２、・・・、ＳＮによりオン状態（導通状態）／オフ状態（非導通状態）となるようそれぞれ制御される。制御信号Ｓ１、Ｓ２、・・・、ＳＮによりオン状態にするＰＭＯＳトランジスタ６０２－１、６０２－２、・・・、６０２－Ｎの数を制御することにより、端子と電源電位との間で電流が流れる抵抗６０１－１、６０１－２、・・・、６０１－Ｎの本数を制御し、合成抵抗値を変化させることが可能となる。
　図６Ｂは、抵抗値がアナログ的に制御される可変抵抗回路の構成例を示す図である。電源電位と端子との間に抵抗６１１、６１２が直列に接続され、抵抗６１１に可変抵抗としてのＰＭＯＳトランジスタ６１３が並列に接続されている。ＰＭＯＳトランジスタ６１３のゲートにはゲート電圧ＶＧが供給され、電圧ＶＧを制御することによりＰＭＯＳトランジスタ６１３はゲート・ソース間電圧に対応するオン抵抗を制御する。
　抵抗６１１の抵抗値をＲＰ、抵抗６１２の抵抗値をＲＳ、ＰＭＯＳトランジスタ６１３のオン抵抗の抵抗値をＲＯＮとすると、図６Ｂに示す構成では合成抵抗値ＲＳ＋｛ＲＰ・ＲＯＮ／（ＲＰ＋ＲＯＮ）｝が得られる。例えば、ＰＭＯＳトランジスタ６１３がオン状態（オン抵抗の抵抗値ＲＯＮがほぼゼロ）のとき、合成抵抗値はＲＳになり、ＰＭＯＳトランジスタ６１３がオフ状態のとき、合成抵抗値は（ＲＳ＋ＲＰ）になる。
　したがって、図６Ｂに示す可変抵抗回路は、ＰＭＯＳトランジスタ６１３のゲートに供給するゲート電圧ＶＧを制御することにより、抵抗値ＲＳから抵抗値（ＲＳ＋ＲＰ）まで抵抗値を変化させることができる。なお、図６Ｂに示した抵抗６１１はオープン状態（抵抗無限大）に置き換えて省略することができ、抵抗６１２は短絡状態（抵抗ゼロ）に置き換えて省略することができる。
　増幅回路の抵抗負荷として図６Ａや図６Ｂに示したような可変抵抗回路を適用し抵抗値を制御により変化させることにより、増幅回路のゲインを一定に保つことが可能となる。しかし、図６Ａに示した可変抵抗回路は、抵抗値の調整ステップが有限であり、抵抗値の変化が離散的であるために所望の抵抗値に対する精度が制限される。また、実際の使用に際して事前のキャリブレーション等で求めた制御信号を用いて抵抗値の制御を行う場合、キャリブレーション後における温度等の環境変化による抵抗値の変動には追従せず、変動分は誤差となってしまう。
　また、図６Ｂに示した可変抵抗回路は、抵抗値の可変範囲をＰＭＯＳトランジスタ６１３がオンする範囲のゲート電圧で制御するため、抵抗値に対するゲート電圧の感度が高い。そのため、広い範囲の抵抗値に対応しようとすると、ゲート電圧のわずかな誤差が、抵抗値の変化に大きく現れてしまう。したがって、可変抵抗の抵抗値がノイズ等の影響を受けやすい。
　温度依存特性を補正する技術に関し、アナログ制御で温度補償を行う回路と、デジタル制御で温度補償を行う回路とを備え、温度領域によりアナログ制御とデジタル制御とを切り替える電圧発生回路が提案されている（例えば、特許文献１）。また、所定の温度間隔で設定された補正ポイントで、予め各補正ポイント毎に設定された補正データに基づいて入力信号を狙い値に補正するデジタル的補正を行い、各補正ポイント間では、前後の補正ポイントから算出される傾きに基づいて入力信号の温度依存を相殺するアナログ的補正を行うセンサ用増幅回路が提案されている（例えば、特許文献２参照）。
特開２００３－８４７２８号公報 特開２００７－２４８２８８号公報
　本発明の目的は、抵抗負荷の抵抗値を精度良く制御でき、かつノイズ耐性を向上させることができる増幅回路を提供することにある。
　増幅回路の一態様は、入力信号を受ける入力回路部と、第１の電源線と第２の電源線との間に入力回路部と直列に設けられ、デジタルコードにより抵抗値が制御される第１の可変抵抗部、及びアナログ制御電圧により抵抗値が制御される第２の可変抵抗部を有する負荷回路部と、第１の電源線と第２の電源線との間に設けられ、第１の可変抵抗部に対応する回路構成を有しデジタルコードにより抵抗値が制御される第３の可変抵抗部、及び第２の可変抵抗部に対応する回路構成を有しアナログ制御電圧により抵抗値が制御される第４の可変抵抗部を有し、負荷回路部の抵抗値を補正する補正回路部とを備える。
　開示の増幅回路は、デジタルコードによる制御により抵抗値を粗調整し、アナログ制御電圧による制御により抵抗値を微調整することができ、増幅回路における抵抗負荷の抵抗値を精度良く制御でき、かつノイズ耐性を向上させることができる。
図１は、本発明の実施形態における増幅回路の構成例を示す図である。 図２Ａは、本実施形態におけるデジタル補正時の補正回路部の状態を示す図である。 図２Ｂは、本実施形態におけるアナログ補正時の補正回路部の状態を示す図である。 図３は、本実施形態における抵抗補正動作の例を示すフローチャートである。 図４は、本発明の実施形態における半導体集積回路の構成例を示す図である。 図５は、本実施形態における増幅回路の他の構成例を示す図である。 図６Ａは、可変抵抗回路の例を示す図である。 図６Ｂは、可変抵抗回路の例を示す図である。
　以下、本発明の実施形態を図面に基づいて説明する。
　図１は、本発明の一実施形態における増幅回路の構成例を示す図である。本実施形態における増幅回路は、増幅部１０、補正回路部３０、及び制御部５０を有する。増幅部１０は、入力信号を受ける入力回路部と、負荷として用いられ所望の抵抗値に制御される可変抵抗回路で構成される負荷回路部とを有し、差動の入力信号を特定のゲイン（倍率）で増幅し出力する。
　増幅部１０において、入力回路部が有するＮＭＯＳトランジスタ１１Ａ、１１Ｂは、差動増幅部における駆動素子をなすものである。ＮＭＯＳトランジスタ１１Ａのゲートは差動入力信号の一方の信号が入力される入力端子ＩＮに接続され、ソースは基準電位ＶＳＳ（例えばグランド電位）の電源線に接続された電流源１２に接続される。また、ＮＭＯＳトランジスタ１１Ｂのゲートは差動入力信号の他方の信号が入力される入力端子ＩＮＸに接続され、ソースは基準電位ＶＳＳの電源線に接続された電流源１２に接続される。
　負荷回路部が有するＰＭＯＳトランジスタ１３Ａ－ｉ及び抵抗１４Ａ－ｉは、電源電位ＶＤＤの電源線とＮＭＯＳトランジスタ１１Ａのドレインとの間に直列に接続される。このＰＭＯＳトランジスタ１３Ａ－ｉ及び抵抗１４Ａ－ｉを有する可変抵抗回路が、電源電位ＶＤＤの電源線と基準電位ＶＳＳの電源線との間にＮＭＯＳトランジスタ１１Ａと直列に設けられた、負荷回路部の第１の可変抵抗部に相当する。なお、ｉは添え字であり、０～Ｎ－１（Ｎは任意）の自然数である（以下についても同様）。
　ＰＭＯＳトランジスタ１３Ａ－ｉのソースが電源電位ＶＤＤの電源線に接続され、ＰＭＯＳトランジスタ１３Ａ－ｉのドレインが抵抗１４Ａ－ｉの一端に接続され、抵抗１４Ａ－ｉの他端がＮＭＯＳトランジスタ１１Ａのドレインに接続される。ＰＭＯＳトランジスタ１３Ａ－ｉのゲートには、制御部５０から出力されるデジタルコードＤ［ｉ］が入力される。
　デジタルコードＤ［Ｎ－１：０］によりオン状態にするＰＭＯＳトランジスタ１３Ａ－０～１３Ａ－（Ｎ－１）の数を制御することにより電流が流れる抵抗１４Ａ－０～１４Ａ－（Ｎ－１）の本数を制御し、合成抵抗値を変化させることができる。このように、制御部５０から出力されるデジタルコードＤ［ｉ］により、負荷回路部の第１の可変抵抗部における抵抗値がデジタル的に制御される。
　負荷回路部が有するＰＭＯＳトランジスタ１５Ａ及び抵抗１６Ａは、電源電位ＶＤＤの電源線とＮＭＯＳトランジスタ１１Ａのドレインとの間に直列に接続される。すなわち、ＰＭＯＳトランジスタ１５Ａのソースが電源電位ＶＤＤの電源線に接続され、ＰＭＯＳトランジスタ１５Ａのドレインが抵抗１６Ａの一端に接続され、抵抗１６Ａの他端がＮＭＯＳトランジスタ１１Ａのドレインに接続される。ＰＭＯＳトランジスタ１５Ａのゲートは、スイッチ１７Ａを介して電源電位ＶＤＤの電源線又はアナログ制御電圧が供給される信号線ＮＤＢに選択的に接続される。
　また、負荷回路部が有するＰＭＯＳトランジスタ１８Ａ及び抵抗１９Ａは、電源電位ＶＤＤの電源線とＮＭＯＳトランジスタ１１Ａのドレインとの間に直列に接続される。すなわち、ＰＭＯＳトランジスタ１８Ａのソースが電源電位ＶＤＤの電源線に接続され、ＰＭＯＳトランジスタ１８Ａのドレインが抵抗１９Ａの一端に接続され、抵抗１９Ａの他端がＮＭＯＳトランジスタ１１Ａのドレインに接続される。ＰＭＯＳトランジスタ１８Ａのゲートは、スイッチ２０Ａを介して基準電位ＶＳＳの電源線又はアナログ制御電圧が供給される信号線ＮＤＢに選択的に接続される。
　前述したＰＭＯＳトランジスタ１５Ａ、１８Ａ、抵抗１６Ａ、１９Ａ、及びスイッチ１７Ａ、２０Ａを有する可変抵抗回路が、電源電位ＶＤＤの電源線と基準電位ＶＳＳの電源線との間にＮＭＯＳトランジスタ１１Ａと直列に設けられた、負荷回路部の第２の可変抵抗部に相当する。ＰＭＯＳトランジスタ１５Ａ、１８Ａのゲートとアナログ制御電圧を供給する信号線ＮＤＢとが接続されるようにスイッチ１７Ａ、２０Ａを設定し、アナログ制御電圧を制御することによりＰＭＯＳトランジスタ１５Ａ、１８Ａのオン抵抗を制御し、抵抗値を変化させることができる。このようにして、アナログ制御電圧により、負荷回路部の第２の可変抵抗部における抵抗値がアナログ的に制御される。
　同様に、負荷回路部が有するＰＭＯＳトランジスタ１３Ｂ－ｉ及び抵抗１４Ｂ－ｉは、電源電位ＶＤＤの電源線とＮＭＯＳトランジスタ１１Ｂのドレインとの間に直列に接続される。このＰＭＯＳトランジスタ１３Ｂ－ｉ及び抵抗１４Ｂ－ｉを有する可変抵抗回路が、電源電位ＶＤＤの電源線と基準電位ＶＳＳの電源線との間にＮＭＯＳトランジスタ１１Ｂと直列に設けられた、負荷回路部の第１の可変抵抗部に相当する。
　ＰＭＯＳトランジスタ１３Ｂ－ｉのソースが電源電位ＶＤＤの電源線に接続され、ＰＭＯＳトランジスタ１３Ｂ－ｉのドレインが抵抗１４Ｂ－ｉの一端に接続され、抵抗１４Ｂ－ｉの他端がＮＭＯＳトランジスタ１１Ｂのドレインに接続される。ＰＭＯＳトランジスタ１３Ｂ－ｉのゲートには、制御部５０から出力されるデジタルコードＤ［ｉ］が入力される。
　デジタルコードＤ［Ｎ－１：０］によりオン状態にするＰＭＯＳトランジスタ１３Ｂ－０～１３Ｂ－（Ｎ－１）の数を制御することにより電流が流れる抵抗１４Ｂ－０～１４Ｂ－（Ｎ－１）の本数を制御し、合成抵抗値を変化させることができる。このように、制御部５０から出力されるデジタルコードＤ［ｉ］により、負荷回路部の第１の可変抵抗部における抵抗値がデジタル的に制御される。
　負荷回路部が有するＰＭＯＳトランジスタ１５Ｂ及び抵抗１６Ｂは、電源電位ＶＤＤの電源線とＮＭＯＳトランジスタ１１Ｂのドレインとの間に直列に接続される。すなわち、ＰＭＯＳトランジスタ１５Ｂのソースが電源電位ＶＤＤの電源線に接続され、ＰＭＯＳトランジスタ１５Ｂのドレインが抵抗１６Ｂの一端に接続され、抵抗１６Ｂの他端がＮＭＯＳトランジスタ１１Ｂのドレインに接続される。ＰＭＯＳトランジスタ１５Ｂのゲートは、スイッチ１７Ｂを介して電源電位ＶＤＤの電源線又はアナログ制御電圧が供給される信号線ＮＤＢに選択的に接続される。
　また、負荷回路部が有するＰＭＯＳトランジスタ１８Ｂ及び抵抗１９Ｂは、電源電位ＶＤＤの電源線とＮＭＯＳトランジスタ１１Ｂのドレインとの間に直列に接続される。すなわち、ＰＭＯＳトランジスタ１８Ｂのソースが電源電位ＶＤＤの電源線に接続され、ＰＭＯＳトランジスタ１８Ｂのドレインが抵抗１９Ｂの一端に接続され、抵抗１９Ｂの他端がＮＭＯＳトランジスタ１１Ｂのドレインに接続される。ＰＭＯＳトランジスタ１８Ｂのゲートは、スイッチ２０Ｂを介して基準電位ＶＳＳの電源線又はアナログ制御電圧が供給される信号線ＮＤＢに選択的に接続される。
　前述したＰＭＯＳトランジスタ１５Ｂ、１８Ｂ、抵抗１６Ｂ、１９Ｂ、及びスイッチ１７Ｂ、２０Ｂを有する可変抵抗回路が、電源電位ＶＤＤの電源線と基準電位ＶＳＳの電源線との間にＮＭＯＳトランジスタ１１Ｂと直列に設けられた、負荷回路部の第２の可変抵抗部に相当する。ＰＭＯＳトランジスタ１５Ｂ、１８Ｂのゲートとアナログ制御電圧を供給する信号線ＮＤＢとが接続されるようにスイッチ１７Ｂ、２０Ｂを設定し、アナログ制御電圧を制御することによりＰＭＯＳトランジスタ１５Ｂ、１８Ｂのオン抵抗を制御し、抵抗値を変化させることができる。このようにして、アナログ制御電圧により、負荷回路部の第２の可変抵抗部における抵抗値がアナログ的に制御される。
　ＮＭＯＳトランジスタ１１Ｂのドレインと負荷回路部との接続点の電位が差動出力信号の一方の信号ＯＵＴとして出力され、ＮＭＯＳトランジスタ１１Ａのドレインと負荷回路部との接続点の電位が差動出力信号の他方の信号ＯＵＴＸとして出力される。
　補正回路部３０は、オペアンプ（増幅器）３１、電圧源３２、電流源３３、第３の可変抵抗部３５、及び第４の可変抵抗部３６を有する。オペアンプ３１は、電源電位ＶＤＤから第３の可変抵抗部３５及び第４の可変抵抗部３６によって電圧降下した電圧と電圧源３２が生成するリファレンス電圧との差電圧を増幅して出力する。電圧源３２は、第３の可変抵抗部３５及び第４の可変抵抗部３６による合成抵抗値が所望の抵抗値であるときに、電源電位ＶＤＤから第３の可変抵抗部３５及び第４の可変抵抗部３６によって電圧降下した電圧と等しい電圧を発生する。電流源３３は、第３の可変抵抗部３５及び第４の可変抵抗部３６に所定の電流を流すための電流源である。
　第３の可変抵抗部３５は、増幅部１０の第１の可変抵抗部に対応する回路構成を有する。すなわち、第３の可変抵抗部３５は、第１の可変抵抗部と等価な回路構成を有する。第３の可変抵抗部３５は、ＰＭＯＳトランジスタ３７－ｉ及び抵抗３８－ｉを有する可変抵抗回路である。尚、第３の可変抵抗部３５に含まれる抵抗３８－ｉの抵抗値は、電流源３３の電流値に応じて決定されるものであり、第１の可変抵抗部に含まれる抵抗の抵抗値と必ずしも同一である必要はない。例えば、第３の可変抵抗部３５の抵抗３８－ｉの抵抗値は、第３の可変抵抗部３５及び第４の可変抵抗部３６による合成抵抗値と電流源３３の電流値の積が一定となる範囲内で、調整してもよい。
　ＰＭＯＳトランジスタ３７－ｉのソースが電源電位ＶＤＤの電源線に接続され、ＰＭＯＳトランジスタ３７－ｉのドレインが抵抗３８－ｉの一端に接続され、抵抗３８－ｉの他端が電流源３３を介して基準電位ＶＳＳの電源線に接続される。ＰＭＯＳトランジスタ３７－ｉのゲートには、制御部５０から出力されるデジタルコードＤ［ｉ］が入力される。
　デジタルコードＤ［Ｎ－１：０］によりオン状態にするＰＭＯＳトランジスタ３７－０～３７－（Ｎ－１）の数を制御することにより電流が流れる抵抗３８－０～３８－（Ｎ－１）の本数を制御し、合成抵抗値を変化させることができる。このように、制御部５０から出力されるデジタルコードＤ［ｉ］により、第３の可変抵抗部３５おける抵抗値がデジタル的に制御される。
　第４の可変抵抗部３６は、増幅部１０の第２の可変抵抗部に対応する回路構成を有する。すなわち、第４の可変抵抗部３６は、第２の可変抵抗部と等価な回路構成を有する。第４の可変抵抗部３６は、ＰＭＯＳトランジスタ３９、４２、抵抗４０、４３、及びスイッチ４１、４４を有する可変抵抗回路である。尚、第４の可変抵抗部３６に含まれる抵抗４０、４３の抵抗値は、電流源３３の電流値に応じて決定されるものであり、第２の可変抵抗部に含まれる抵抗の抵抗値と必ずしも同一である必要はない。例えば、第４の可変抵抗部３６の抵抗４０、４３の抵抗値は、第３の可変抵抗部３５及び第４の可変抵抗部３６による合成抵抗値と電流源３３の電流値の積が一定となる範囲内で、調整してもよい。
　ＰＭＯＳトランジスタ３９のソースが電源電位ＶＤＤの電源線に接続され、ＰＭＯＳトランジスタ３９のドレインが抵抗４０の一端に接続され、抵抗４０の他端が電流源３３を介して基準電位ＶＳＳの電源線に接続される。ＰＭＯＳトランジスタ３９のゲートは、スイッチ４１を介して電源電位ＶＤＤの電源線又はアナログ制御電圧が供給される信号線ＮＤＢに選択的に接続される。
　また、ＰＭＯＳトランジスタ４２のソースが電源電位ＶＤＤの電源線に接続され、ＰＭＯＳトランジスタ４２のドレインが抵抗４３の一端に接続され、抵抗４３の他端が電流源３３を介して基準電位ＶＳＳの電源線に接続される。ＰＭＯＳトランジスタ４２のゲートは、スイッチ４４を介して基準電位ＶＳＳの電源線又はアナログ制御電圧が供給される信号線ＮＤＢに選択的に接続される。
　ＰＭＯＳトランジスタ３９、４２のゲートとアナログ制御電圧を供給する信号線ＮＤＢとが接続されるようにスイッチ４１、４４を設定し、アナログ制御電圧を制御することによりＰＭＯＳトランジスタ３９、４２のオン抵抗を制御し、抵抗値を変化させることができる。このようにして、アナログ制御電圧により、第４の可変抵抗部３６における抵抗値がアナログ的に制御される。
　制御部５０は、抵抗値を制御するためのデジタルコードＤ［Ｎ－１：０］を生成して出力するともに、増幅回路が有するスイッチ１７Ａ、１７Ｂ、２０Ａ、２０Ｂ、３４、４１、４４等の制御を行う。制御部５０は、補正回路部３０が有するオペアンプ３１の出力に基づいてデジタルコードＤ［Ｎ－１：０］を決定するためのＳＡＲ（successive approximation register）機能を有している。ＳＡＲ機能は、所望の値に対して近似した値を逐次比較することで、順に近似値の精度を高めていく論理機能である。
　制御部５０は、例えばデジタルコードＤ［Ｎ－１：０］を決定するためのデジタル補正時には、図２Ａに示すように補正回路部３０が有するスイッチ３４、４１、４４を制御する。すなわち、制御部５０は、オペアンプ３１の出力を制御部５０に供給するためにオペアンプの出力と信号線ＮＤＡとを接続するようにスイッチ３４を制御する。また、制御部５０は、ＰＭＯＳトランジスタ３９のゲートに電源電位ＶＤＤが供給され、ＰＭＯＳトランジスタ４２のゲートに基準電位ＶＳＳが供給されるように、スイッチ４１、４４をそれぞれ制御する。このように、第４の可変抵抗部３６における補正ユニットの一方に電源電位ＶＤＤを供給し、補正ユニットの他方に基準電位ＶＳＳを供給することで、後のアナログ補正時等において抵抗値を増やすように制御することも減らすように制御することも可能となる。
　また、制御部５０は、例えばデジタルコードＤ［Ｎ－１：０］の決定後のアナログ補正時、及び通常の動作時には、図２Ｂに示すように補正回路部３０が有するスイッチ３４、４１、４４を制御する。すなわち、制御部５０は、オペアンプ３１の出力をアナログ制御電圧として出力するためにオペアンプ３１の出力と信号線ＮＤＢとを接続するようにスイッチ３４を制御する。また、制御部５０は、ＰＭＯＳトランジスタ３９、４２のゲートにアナログ制御電圧が供給されるようにスイッチ４１、４４をそれぞれ制御する。このとき、制御部５０は、増幅部１０が有するＰＭＯＳトランジスタ１５Ａ、１５Ｂ、１８Ａ、１８Ｂのゲートにアナログ制御電圧が供給されるようにスイッチ１７Ａ、１７Ｂ、２０Ａ、２０Ｂもそれぞれ制御する。
　ここで、増幅部１０の第１の可変抵抗部が有する抵抗１４Ａ－ｉ、１４Ｂ－ｉ、及び補正回路部３０の第３の可変抵抗部３５が有する抵抗３８－ｉの抵抗値は、すべて同じあっても良いし、異なっていても良い。異なる抵抗値とする場合には、デジタルコードＤ［Ｎ－１：０］を決定する処理において、値が決定される順序が後になるほど、そのビットに対応する抵抗値の合成抵抗値に対する寄与が小さくなるように抵抗値を設定すれば良い。
　例えば、後述する図３に示すように（Ｎ－１）ビット目から０ビット目に向かってデジタルコードの値を決定する場合には、（Ｎ－１）ビット目に対応する抵抗値の合成抵抗値に対する寄与が最も大きく、すなわち抵抗値としては最も小さく（コンダクタンスは最大）、０ビット目に対応する抵抗値の合成抵抗値に対する寄与が最も小さく、すなわち抵抗値としては最も大きく（コンダクタンスは最小）なるように各抵抗の抵抗値を設定すれば良い。
　次に、本実施形態における増幅回路での抵抗補正動作について説明する。図３は、本実施形態における抵抗補正動作の例を示すフローチャートである。抵抗補正動作は、例えば増幅回路の動作開始時に実施される。
　抵抗補正動作を開始すると、ステップＳ３０１にて初期化処理が行われ、制御部５０は、リセットを解除するとともに、各スイッチを図２Ａに示したデジタル補正時の状態になるよう制御する。また、制御部５０は、デジタルコードＤ［Ｎ－１：０］の全ビットを０にリセットするとともに、内部に有するカウンタのカウント値ｉを（Ｎ－１）に設定する。
　その後、デジタルコードＤ［Ｎ－１：０］を１ビットずつ決定するためのループ処理を行う。まず、ステップＳ３０２にて、制御部５０は、カウンタのカウント値ｉに基づいて、ｉビット目のデジタルコードＤ［ｉ］を“１”に設定する。そして、ステップＳ３０３にて、制御部５０は、補正回路部３０のオペアンプ３１の出力が正であるか否かを判定する。
　オペアンプ３１の出力が正でない場合、ステップＳ３０４にて、制御部５０は、ｉビット目のデジタルコードＤ［ｉ］を“０”に変更する。一方、オペアンプ３１の出力が正である場合、ステップＳ３０４をスキップし、制御部５０は、ｉビット目のデジタルコードＤ［ｉ］を“１”に維持する。
　ｉビット目のデジタルコードＤ［ｉ］を決定した後、ステップＳ３０５にて、制御部５０は、カウンタのカウント値ｉが０であるか否かを判定する。カウンタのカウント値ｉが０でない場合には、ステップＳ３０６にて、制御部５０は、カウンタのカウント値ｉを１減算し、ステップＳ３０２以降の動作を繰り返す。
　以上のようにして、デジタルコードＤ［ｉ］を１ビットずつ順に決定していき、カウンタのカウント値ｉが０であるとステップＳ３０５において判定されると、電圧源３２が生成するリファレンス電圧の値に応じた抵抗値（第１の抵抗値）に対応するデジタルコードＤ［Ｎ－１：０］が決定される。そして、ステップＳ３０７にて、制御部５０は、各スイッチを図２Ｂに示したアナログ補正時の状態になるよう制御する。
　このように制御して、以降はオペアンプ３１の負帰還制御によるアナログ制御電圧の生成を行う。アナログ制御電圧の生成では、第３の可変抵抗部３５及び第４の可変抵抗部３６により生成される電圧が、電圧源３２が生成するリファレンス電圧より高い場合、オペアンプ３１の出力電圧が上昇する。これにより、第４の可変抵抗部３６のＰＭＯＳトランジスタ３９、４２のゲートに供給される電圧が上昇し、ＰＭＯＳトランジスタ３９、４２のオン抵抗が高くなる。ＰＭＯＳトランジスタ３９、４２のオン抵抗が高くなることで、電流源３３が流す電流に対して示す電圧降下が大きくなり、第３の可変抵抗部３５及び第４の可変抵抗部３６により生成される電圧が低下する。
　同様に、第３の可変抵抗部３５及び第４の可変抵抗部３６により生成される電圧が、電圧源３２が生成するリファレンス電圧より低い場合、オペアンプ３１の出力電圧が低下する。これにより、第４の可変抵抗部３６のＰＭＯＳトランジスタ３９、４２のゲートに供給される電圧が低下し、ＰＭＯＳトランジスタ３９、４２のオン抵抗が低くなる。ＰＭＯＳトランジスタ３９、４２のオン抵抗が低くなることで、電流源３３が流す電流に対して示す電圧降下が小さくなり、第３の可変抵抗部３５及び第４の可変抵抗部３６により生成される電圧が上昇する。
　このように、オペアンプ３１の負帰還によりアナログ制御電圧を生成することで、第３の可変抵抗部３５及び第４の可変抵抗部３６による合成抵抗値が所望の抵抗値に収束するようにアナログ制御電圧を制御することができる。以上のようにして、デジタルコードＤ［Ｎ－１：０］を決定し、アナログ制御電圧を得て抵抗補正動作が終了する。なお、抵抗補正動作が終了した後も各スイッチが図２Ｂに示した状態になるように制御されているので、温度変化などの環境の変化による抵抗値の変動に対してもアナログ制御電圧が制御され適切に制御することができる。
　以上説明したように本実施形態によれば、補正回路部３０を用いて増幅部１０の負荷抵抗の抵抗値が所望の抵抗値となるようにデジタルコードＤ［Ｎ－１：０］及びアナログ制御電圧を制御することで、増幅部１０の負荷抵抗の抵抗値を所望の抵抗値に設定することができる。また、デジタルコードＤ［Ｎ－１：０］に基づくデジタル補正によって粗調整し、アナログ制御電圧に基づくアナログ補正によって微調整することで、抵抗値を精度良く制御することができる。また、本実施形態におけるアナログ制御電圧に基づくアナログ補正による調整量は、アナログ補正のみによって抵抗値を調整する従来と比較して小さいので、抵抗値に対するアナログ制御電圧の感度を小さくでき、ノイズ耐性が向上する。
　図４は、本実施形態における増幅回路を含む半導体集積回路の構成例を示す図である。本実施形態における半導体集積回路４０１は、入力シリアル信号をパラレル信号に変換するデシリアライザ回路の機能を有する受信回路４０２、及び受信回路４０２からのパラレル信号（データ）を受けて処理動作を行うロジック回路等の内部回路４０９を有する。
　受信回路４０２は、フロントエンド部４０３、クロックデータリカバリ回路４０７、及びクロック生成部４０８を有する。フロントエンド部４０３は、増幅回路４０４、コンパレータ（比較回路）４０５、及びデマルチプレクサ４０６を有する。
　増幅回路４０４は、本実施形態における増幅回路であり、伝送路等を介して伝送された差動の入力シリアル信号ＲＸＩＮ、ＲＸＩＮＸを受ける。本実施形態における増幅回路を用いることにより抵抗負荷の抵抗値のばらつきや変動を補正して一定値に保つことができ、ゲインのばらつきが小さい受信回路４０２のフロントエンド部４０３を実現することができる。
　コンパレータ４０５は、クロック生成部４０８が出力するクロック信号を用いて、適切なタイミングで入力シリアル信号のサンプリングを行い、入力シリアル信号のデータ値（符号）を判定する。デマルチプレクサ４０６は、コンパレータ４０５の出力に対してシリアル－パラレル変換を行い、パラレル信号ＲＸＯＵＴとして出力する。
　クロックデータリカバリ回路４０７は、受信した信号を基にクロック生成部４０８が出力するクロック信号の位相を適切に制御する。内部回路４０９は、受信回路４０２から出力されるパラレル信号ＲＸＯＵＴを受け、パラレル信号ＲＸＯＵＴに係る処理動作等を行う。
　ここで、本実施形態における増幅回路において、伝送路で高周波成分が減衰した入力信号を受信することを想定して、高周波成分のゲインを低周波成分のゲインよりも高めた周波数特性を持たせるようにしたＣＴＬＥ（continuous time linear equalizer）と呼ばれる回路構成としても良い。図５に、ＣＴＬＥと呼ばれる回路構成とした本実施形態における増幅回路の構成例を示す。図５において、図１に示した構成要素と同一の構成要素には同一の符号を付し、重複する説明は省略する。
　図５に示す増幅回路では、差動出力信号ＯＵＴＸ、ＯＵＴの出力端子と、負荷回路部が有する可変抵抗回路との間に、インダクタ２１Ａ、２１Ｂを設けている。また、インダクタの寄生抵抗を考慮するために、補正回路部３０における可変抵抗回路と電流源との間に同様のインダクタ４５を設けている。このような構成とすることで、インダクタと抵抗の直列回路により、インピーダンスが低周波側で一定で高周波側で上がるような回路特性を得ることができる。また、本実施形態を適用することで、可変抵抗回路の抵抗値を精度良く一定値に制御することができ、良好な周波数特性を得ることができる。
　なお、前述した実施形態において、増幅部１０が有する第２の可変抵抗部及び補正回路部３０が有する第４の可変抵抗部では、ＰＭＯＳトランジスタと並列に配置される抵抗を省略しているが、ＰＭＯＳトランジスタと並列に抵抗を配置しても良い。また、補正回路部３０が有するオペアンプ３１の出力を信号線ＮＤＡ、ＮＤＢの一方に供給するためのスイッチ３４を設けているが、スイッチ３４を設けずに、オペアンプ３１の出力を制御部５０に供給するとともにアナログ制御電圧として供給するようにしても同様の動作が可能である。
　また、アナログ制御電圧により抵抗値が制御される第２の可変抵抗部及び第４の可変抵抗部には、２つの補正ユニットを設けているが、３つ以上の補正ユニットを並列に接続するようにしても良い。また、各補正ユニットのＰＭＯＳトランジスタのゲートにデジタル補正時に供給する電位が異なっていても良い。
　また、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。

Claims (10)

  1. 　入力信号を受ける入力回路部と、
    　第１の電源線と第２の電源線との間に前記入力回路部と直列に設けられ、デジタルコードにより抵抗値が制御される第１の可変抵抗部、及びアナログ制御電圧により抵抗値が制御される第２の可変抵抗部を有する負荷回路部と、
    　前記第１の電源線と前記第２の電源線との間に設けられ、前記第１の可変抵抗部に対応する回路構成を有し前記デジタルコードにより抵抗値が制御される第３の可変抵抗部、及び前記第２の可変抵抗部に対応する回路構成を有し前記アナログ制御電圧により抵抗値が制御される第４の可変抵抗部を有し、前記負荷回路部の抵抗値を補正する補正回路部とを備えることを特徴とする増幅回路。
  2. 　前記補正回路部の出力に基づいて、前記デジタルコードを生成する制御回路を有することを特徴とする請求項１記載の増幅回路。
  3. 　前記補正回路部は、前記第３の可変抵抗部及び前記第４の可変抵抗部により生成される電圧とリファレンス電圧とが入力されるオペアンプを有し、
    　第１の状態では、前記オペアンプの出力に基づいて前記制御回路が前記デジタルコードを生成し、
    　第２の状態では、前記オペアンプの出力を前記アナログ制御電圧として出力することを特徴とする請求項２記載の増幅回路。
  4. 　前記補正回路部の前記第３の可変抵抗部を用いて第１の抵抗値に対応する前記デジタルコードを決定し、
    　決定された前記第１の抵抗値に対応する前記デジタルコードを前記第３の可変抵抗部に供給して、前記第３の可変抵抗部及び前記第４の可変抵抗部を用いて、前記第３の可変抵抗部及び前記第４の可変抵抗部による合成抵抗値が前記第１の抵抗値になる前記アナログ制御電圧を生成することを特徴とする請求項１～３の何れか１項に記載の増幅回路。
  5. 　前記第１の抵抗値に対応する前記デジタルコードは、前記デジタルコードを逐次変化させて前記第３の可変抵抗部及び前記第４の可変抵抗部により生成される電圧とリファレンス電圧とを比較することにより、比較結果に基づいて１ビットずつ決定され、
    　前記第３の可変抵抗部及び前記第４の可変抵抗部による合成抵抗値が前記第１の抵抗値になる前記アナログ制御電圧は、前記第３の可変抵抗部及び前記第４の可変抵抗部により生成される電圧とリファレンス電圧との比較結果を前記第４の可変抵抗部に負帰還させることにより生成されることを特徴とする請求項４記載の増幅回路。
  6. 　前記第１の可変抵抗部及び前記第３の可変抵抗部はそれぞれ、並列に設けられた複数の抵抗と、前記抵抗に電流を流すか否かを前記デジタルコードに応じて制御するトランジスタを有し、
    　前記第２の可変抵抗部及び前記第４の可変抵抗部はそれぞれ、並列に設けられゲートに前記アナログ制御電圧が供給される複数のトランジスタを有することを特徴とする請求項１～５の何れか１項に記載の増幅回路。
  7. 　前記第１の可変抵抗部及び前記第３の可変抵抗部はそれぞれ、並列に設けられた複数の抵抗と、前記抵抗に電流を流すか否かを前記デジタルコードに応じて制御するトランジスタを有し、
    　前記第２の可変抵抗部及び前記第４の可変抵抗部はそれぞれ、並列に設けられゲートに前記アナログ制御電圧が供給される複数のトランジスタを有し、
    　前記第１の抵抗値に対応する前記デジタルコードを決定するとき、前記第４の可変抵抗部が有する前記複数のトランジスタのゲートにそれぞれ、一定の電圧を供給することを特徴とする請求項４記載の増幅回路。
  8. 　前記第４の可変抵抗部が有する前記複数のトランジスタの内の少なくとも１つのトランジスタのゲートには電源電位を供給し、他の少なくとも１つのトランジスタのゲートには基準電位を供給することを特徴とする請求項７記載の増幅回路。
  9. 　入力シリアル信号を増幅する増幅回路と、
    　前記増幅回路により増幅された前記入力シリアル信号をサンプリングするコンパレータと、
    　前記コンパレータの出力に対してシリアル－パラレル変換を行いパラレル信号を出力するデマルチプレクサ回路とを備え、
    　前記増幅回路は、
    　前記入力シリアル信号を受ける入力回路部と、
    　第１の電源線と第２の電源線との間に前記入力回路部と直列に設けられ、デジタルコードにより抵抗値が制御される第１の可変抵抗部、及びアナログ制御電圧により抵抗値が制御される第２の可変抵抗部を有する負荷回路部と、
    　前記第１の電源線と前記第２の電源線との間に設けられ、前記第１の可変抵抗部に対応する回路構成を有し前記デジタルコードにより抵抗値が制御される第３の可変抵抗部、及び前記第２の可変抵抗部に対応する回路構成を有し前記アナログ制御電圧により抵抗値が制御される第４の可変抵抗部を有し、前記負荷回路部の抵抗値を補正する補正回路部とを備えることを特徴とする受信回路。
  10. 　入力シリアル信号を増幅する増幅回路と、
    　前記増幅回路により増幅された前記入力シリアル信号をサンプリングするコンパレータと、
    　前記コンパレータの出力に対してシリアル－パラレル変換を行いパラレル信号を出力するデマルチプレクサ回路と、
    　前記デマルチプレクサ回路からの前記パラレル信号を受けて処理動作を行う内部回路とを備え、
    　前記増幅回路は、
    　前記入力シリアル信号を受ける入力回路部と、
    　第１の電源線と第２の電源線との間に前記入力回路部と直列に設けられ、デジタルコードにより抵抗値が制御される第１の可変抵抗部、及びアナログ制御電圧により抵抗値が制御される第２の可変抵抗部を有する負荷回路部と、
    　前記第１の電源線と前記第２の電源線との間に設けられ、前記第１の可変抵抗部に対応する回路構成を有し前記デジタルコードにより抵抗値が制御される第３の可変抵抗部、及び前記第２の可変抵抗部に対応する回路構成を有し前記アナログ制御電圧により抵抗値が制御される第４の可変抵抗部を有し、前記負荷回路部の抵抗値を補正する補正回路部とを備えることを特徴とする半導体集積回路。
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