JP4869667B2

JP4869667B2 - 差動信号トランスミッタ回路およびそれを用いた電子機器

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Publication number: JP4869667B2
Application number: JP2005284644A
Authority: JP
Inventors: 晋一齋藤
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2005-09-29
Filing date: 2005-09-29
Publication date: 2012-02-08
Anticipated expiration: 2025-09-29
Also published as: JP2007096867A

Description

本発明は、差動信号を送信する差動信号トランスミッタ回路に関する。

さまざまな電子機器において、ノイズ耐性を高めるために、差動信号を用いたデータの伝送が用いられるようになっている。たとえば、折り畳み型の携帯電話端末などにおいては、液晶パネルが実装される第１筐体と、操作ボタンなどが実装される第２筐体間の信号の送受信に、低電圧差動信号（ＬｏｗＶｏｌｔａｇｅＤｉｆｆｅｒｅｎｔｉａｌＳｉｇｎａｌ、以下ＬＶＤＳという）とよばれる差動信号を用いている。ＬＶＤＳは、高速伝送および低消費電力化が可能である上、小振幅の信号を伝送することからＥＭＩ（ＥｌｅｃｔｒｏｍａｇｎｅｔｉｃＩｎｔｅｒｆｅｒｅｎｃｅ）の問題に強いという特徴を有する。

信号伝送装置においては、インピーダンスの整合をとるために、レシーバ側に終端抵抗を設けるのが一般的な構成となっている。ところが、実際の信号電送装置においては、レシーバ側の終端抵抗のばらつきなどによって、インピーダンスの不整合が発生し、十分な振幅が得られなかったり、あるいは伝送速度や応答速度が低下するという問題が発生する。このような問題を解決するために、トランスミッタ回路側に、インピーダンス整合用の抵抗を設ける技術が開示されている（特許文献１、２参照）。
特開平６−１０４９３６号公報特開２０００−５９４４３号公報

本発明は、上記特許文献とは同一の課題を、異なるアプローチによって解決するものであり、その目的は、差動出力信号の変化速度を調節可能な差動信号トランスミッタ回路の提供にある。

本発明のある態様は、差動信号を送信する差動信号トランスミッタ回路に関する。この差動信号トランスミッタ回路は、高電位側に設けられた第１電流源と、低電位側に設けられ、第１電流源と略同一の電流を生成する第２電流源と、第１電流源および第２電流源の間に設けられ、差動入力信号の一方に応じて相補的にオンオフする第１、第２トランジスタを含む第１スイッチ群と、第１スイッチ群と並列に設けられ、差動入力信号の他方にもとづき第１スイッチ群とは逆相で、相補的にオン、オフする第３、第４トランジスタを含む第２スイッチ群と、第１、第２トランジスタの接続点である第１出力端子と第３、第４トランジスタの接続点である第２出力端子間に、直列に接続された抵抗および抵抗制御スイッチを含んで構成される、少なくともひとつの可変抵抗素子と、を備える。

この態様によると、第１、第２出力端子間に設けられた可変抵抗素子の抵抗制御スイッチにより、インピーダンスを調節することができ、差動出力信号の変化速度を調節することができる。

第１、第２電流源により生成される電流は、可変抵抗素子および、第１、第２出力端子間に接続される負荷の合成抵抗に反比例して設定されてもよい。この場合、差動出力信号の振幅を一定に保つことができる。

差動信号トランスミッタ回路は、可変抵抗素子および、第１、第２出力端子間に接続される負荷の合成抵抗に反比例した基準電流を生成する電流切替回路をさらに備えてもよい。第１電流源は、電流切替回路により生成される基準電流に比例した電流を生成するＰＭＯＳトランジスタを含み、第２電流源は、基準電流に比例した電流を生成するＮＭＯＳトランジスタを含んでもよい。

電流切替回路は、所定の定電流を生成する定電流回路と、可変抵抗素子に対応付けて設けられ、定電流に比例した電流を生成する複数のトランジスタと、複数のトランジスタの電流経路上に設けられた複数の電流制御スイッチと、を含んでもよい。複数の電流制御スイッチのオンオフを、抵抗制御スイッチのオンオフに同期して制御し、複数のトランジスタに流れる電流の和を基準電流に設定してもよい。

差動信号トランスミッタ回路は、差動出力信号の中点が所定の基準電圧に一致するように、第１、第２電流源により生成すべき電流を微調節するコモン電圧調節回路をさらに備えてもよい。

可変抵抗素子は、第１出力端子と第２出力端子間に直列に接続された第１抵抗と、抵抗制御スイッチと、第２抵抗と、を含んでもよい。また、可変抵抗素子は、第１出力端子と第２出力端子間に直列に接続された第１抵抗制御スイッチと、抵抗と、第２抵抗制御スイッチと、を含んでもよい。この場合、可変抵抗素子の構成が第１出力端子間と第２出力端子で対称となるため、２つの差動出力信号の対称性を保ちつつ、インピーダンスを調節することができる。また、スイッチをトランジスタにより構成する場合、オン抵抗を下げるためにデバイスサイズを大きくすると、寄生容量が大きくなるという問題がある。このような場合に、２つの抵抗の間にひとつのスイッチを設けることにより、スイッチの両端の電圧振幅を小さくすることができ、回路の応答速度が低下するのを防止することができる。

差動信号トランスミッタ回路は、ひとつの半導体基板上に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。差動トランスミッタ回路を、１つのＬＳＩとして集積化することにより、回路面積を削減することができる。

本発明の別の態様は、電子機器である。この電子機器は、上述の差動信号トランスミッタ回路を備える。この態様によると、電子機器内部において、差動出力信号の変化速度を調節することができる。

なお、以上の構成要素の任意の組合せや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明に係る差動信号トランスミッタ回路によれば、差動出力信号の変化速度を調節することができる。

図１は、本実施の形態に係る電子機器４００の構成を示す回路図である。電子機器４００は、差動信号トランスミッタ回路１００と差動信号レシーバ２００を含み、差動信号を用いたデータの送受信を行う。電子機器４００は、たとえば携帯電話端末である。携帯電話端末は、液晶パネルが実装される第１筐体と、操作ボタン等が実装される第２筐体を備える。本実施の形態に係る差動信号トランスミッタ回路１００および差動信号レシーバ２００は、それぞれが第１筐体、第２筐体に搭載されて、差動信号線３００で接続される。差動信号トランスミッタ回路１００、差動信号レシーバ２００は、パラレルシリアル変換を行い、第１、第２筐体間で、高速なデータ転送を行う。

図１の差動信号トランスミッタ回路１００は、その出力段の構成を示すものである。この差動信号トランスミッタ回路１００は、第１入力端子２０、第２入力端子２２に入力される差動入力信号Ｓｉｎ１、Ｓｉｎ２にもとづき差動出力信号Ｓｏｕｔ１、Ｓｏｕｔ２を生成し、第１出力端子２４、第２出力端子２６から出力する。以下、本実施の形態に係る差動信号トランスミッタ回路１００の構成について説明する。

差動信号トランスミッタ回路１００は、第１電流源１０、第１入力端子２０、第１スイッチ群１４、第２スイッチ群１６、可変抵抗素子Ｒｖａｒと総称される第１可変抵抗素子Ｒｖａｒ１〜第３可変抵抗素子Ｒｖａｒ３、スイッチ制御部３０を備える。差動信号トランスミッタ回路１００は、図２に示すバイアス回路４０とともに、ひとつの半導体基板上に一体集積化されている。以下の説明において、電圧信号、電流信号あるいは抵抗などに付された符号は、必要に応じてそれぞれの電圧値、電流値あるいは抵抗値を表すものとして用いることとする。

本実施の形態に係る差動信号トランスミッタ回路１００は、第１電流源１０、第２電流源１２の２つの電流源を備えている。第１電流源１０は、電源電圧Ｖｄｄが印加される電源ライン側、すなわち高電位側に設けられており、第１駆動電流Ｉｄｒｖ１を生成する。第２電流源１２は、接地電位側、すなわち低電位側に設けられ、第１電流源１０により生成される第１駆動電流Ｉｄｒｖ１と略同一の第２駆動電流Ｉｄｒｖ２を生成する。

第１電流源１０および第２電流源１２の間には、第１スイッチ群１４、第２スイッチ群１６が並列に設けられる。第１スイッチ群１４は、第１電流源１０および第２電流源１２の間に直列に接続された第１トランジスタＭ１、第２トランジスタＭ２を含む。本実施の形態において、第１トランジスタＭ１は、ＰＭＯＳトランジスタ、第２トランジスタＭ２はＮＭＯＳトランジスタであり、それぞれのゲートは第１入力端子２０と接続されている。

第１トランジスタＭ１は、第１入力端子２０に入力された差動入力信号Ｓｉｎ１がハイレベルのときオフ、ローレベルのときオンする。一方、第２トランジスタＭ２は、差動入力信号Ｓｉｎ１がハイレベルのときオン、ローレベルのときオフする。したがって、第１トランジスタＭ１、第２トランジスタＭ２は、差動入力信号Ｓｉｎ１にもとづき、相補的にオンオフする。第１トランジスタＭ１と第２トランジスタＭ２の接続点は、第１出力端子２４に接続される。

第２スイッチ群１６は、第１スイッチ群１４と並列に設けられる。第２スイッチ群１６は、第１電流源１０および第２電流源１２の間に直列に接続された第３トランジスタＭ３、第４トランジスタＭ４を含む。本実施の形態において、第３トランジスタＭ３はＰＭＯＳトランジスタ、第４トランジスタＭ４はＮＭＯＳトランジスタであって、それぞれのゲートは第２入力端子２２と接続されている。第３トランジスタＭ３、第４トランジスタＭ４は、差動入力信号Ｓｉｎ２にもとづき、相補的にオンオフする。なお、差動入力信号Ｓｉｎ１と差動入力信号Ｓｉｎ２は、ハイレベルとローレベルが互いに逆相であるため、第２スイッチ群１６は、第１スイッチ群１４とは逆相でオンオフする。第３トランジスタＭ３と第４トランジスタＭ４の接続点は、第２出力端子２６に接続される。

第１スイッチ群１４および第２スイッチ群１６は、第１トランジスタＭ１、第４トランジスタＭ４がオン、第２トランジスタＭ２、第３トランジスタＭ３がオフの状態において、第１電流源１０により生成された第１駆動電流Ｉｄｒｖ１を、第１出力端子２４から出力する。この第１駆動電流Ｉｄｒｖ１は、差動信号レシーバ２００の負荷抵抗Ｒｒｘを経て第２出力端子２６に再び入力され、第２電流源１２に流れる。

また、第１スイッチ群１４、第２スイッチ群１６は、第２トランジスタＭ２、第３トランジスタＭ３がオン、第１トランジスタＭ１、第４トランジスタＭ４がオフの状態において、第１電流源１０により生成された第１駆動電流Ｉｄｒｖ１を、第２出力端子２６から出力する。この第１駆動電流Ｉｄｒｖ１は、負荷抵抗Ｒｒｘを経て第１出力端子２４に再び入力され、第２電流源１２に流れる。

第１出力端子２４と、第２出力端子２６の間には、すくなくともひとつの可変抵抗素子Ｒｖａｒが設けられる。本実施の形態においては、３つの可変抵抗素子Ｒｖａｒ１〜Ｒｖａｒ３が並列に設けられる。各可変抵抗素子Ｒｖａｒ１〜Ｒｖａｒ３は、それぞれが、第１出力端子２４、第２出力端子２６間に設けられた抵抗Ｒ１、Ｒ２および抵抗制御スイッチＳＷを含む。第１抵抗Ｒ１、抵抗制御スイッチＳＷ、第２抵抗Ｒ２は、第１出力端子２４、第２出力端子２６間に直列に接続されている。可変抵抗素子Ｒｖａｒの抵抗値は、抵抗制御スイッチＳＷがオンの時、Ｒ１＋Ｒ２＋Ｒｏｎで与えられる。ここでＲｏｎは、抵抗制御スイッチＳＷのオン抵抗である。以下、本実施の形態において、第１可変抵抗素子Ｒｖａｒ１〜第３可変抵抗素子Ｒｖａｒ３の抵抗値は等しいものとし、その抵抗値をＲｖａｒと記す。

スイッチ制御部３０は、第１可変抵抗素子Ｒｖａｒ１〜第３可変抵抗素子Ｒｖａｒ３それぞれに対して、イネーブル信号ＥＮ１〜ＥＮ３を出力する。各可変抵抗素子Ｒｖａｒの抵抗制御スイッチＳＷは、入力されたイネーブル信号ＥＮがハイレベルのときオンし、ローレベルのときオフする。

本実施の形態において、第１電流源１０、第２電流源１２によりそれぞれ生成される第１駆動電流Ｉｄｒｖ１、第２駆動電流Ｉｄｒｖ２は、可変抵抗素子Ｒｖａｒ１〜Ｒｖａｒｎおよび、負荷抵抗Ｒｒｘの合成抵抗に反比例して設定される。図２は、第１電流源１０、第２電流源１２、およびそのバイアス状態を制御するバイアス回路４０の構成を示す回路図である。

バイアス回路４０は、電流切替回路５０、コモン電圧調節回路６０を含む。電流切替回路５０は、スイッチ制御部３０から出力されるイネーブル信号ＥＮ１〜ＥＮ３にもとづき、第１電流源１０、第２電流源１２により生成される第１駆動電流Ｉｄｒｖ１、第２駆動電流Ｉｄｒｖ２の基準値（以下、電流切替回路５０の出力電流を基準電流Ｉｒｅｆという）を設定する。コモン電圧調節回路６０は、差動信号トランスミッタ回路１００の差動出力信号Ｓｏｕｔ１、Ｓｏｕｔ２の中点が一定に保たれるように、第１電流源１０、第２電流源１２により生成される第１駆動電流Ｉｄｒｖ１、第２駆動電流Ｉｄｒｖ２を微調節する。以下、電流切替回路５０、コモン電圧調節回路６０の構成について説明する。

電流切替回路５０は、定電流回路５２、ＰＭＯＳトランジスタであるトランジスタＭ１０〜Ｍ１８を含む。定電流回路５２は、所定の定電流Ｉｃを生成する。トランジスタＭ１０は、定電流Ｉｃの経路上に設けられている。トランジスタＭ１２〜Ｍ１４は、可変抵抗素子Ｒｖａｒ１〜Ｒｖａｒ３に対応付けて設けられており、定電流Ｉｃに比例した電流を生成する。トランジスタＭ１０〜Ｍ１４は、ゲートおよびソースが共通に接続され、カレントミラー回路を構成する。トランジスタＭ１０〜Ｍ１４と、電流切替回路５０の出力端子５４間には、トランジスタＭ１５〜Ｍ１８が接続されている。

トランジスタＭ１５は、ゲートが接地されており、常時オンとなるようにバイアスされる。トランジスタＭ１６〜Ｍ１８のゲートには、イネーブル信号ＥＮ１〜ＥＮ３が反転して入力されている。トランジスタＭ１６〜Ｍ１８はそれぞれ、可変抵抗素子Ｒｖａｒ１〜Ｒｖａｒ３内部の抵抗制御スイッチＳＷのオンオフに同期してオンオフが制御され、イネーブル信号ＥＮ１〜ＥＮ３がハイレベルのときオンする電流制御スイッチとして機能する。

トランジスタＭ１０〜Ｍ１４それぞれのサイズＳ１０〜Ｓ１４は、たとえば、Ｓ１０：Ｓ１１：Ｓ１２：Ｓ１３：Ｓ１４＝１／Ｒｒｘ：１／Ｒｒｘ：１／Ｒｖａｒ１：１／Ｒｖａｒ２：１／Ｒｖａｒ３となるように設定する。上述のように、可変抵抗素子Ｒｖａｒ１〜Ｒｖａｒ３の抵抗値を等しく設定した場合、Ｓ１０：Ｓ１１：Ｓ１２：Ｓ１３：Ｓ１４＝１／Ｒｒｘ：１／Ｒｒｘ：１／Ｒｖａｒ：１／Ｒｖａｒ：１／Ｒｖａｒとなる。

電流切替回路５０は、トランジスタＭ１１〜Ｍ１４に流れる電流の和を、基準電流Ｉｒｅｆとして出力する。電流切替回路５０から出力される基準電流Ｉｒｅｆは、イネーブル信号ＥＮ１〜ＥＮ３にもとづいて電流値が設定される。すなわち、イネーブル信号ＥＮ１〜ＥＮ３がいずれもローレベルのとき、トランジスタＭ１６〜Ｍ１８はすべてオフするため、Ｉｒｅｆ＝Ｉｃが成り立つ。また、イネーブル信号ＥＮ１〜ＥＮ３がすべてハイレベルのとき、トランジスタＭ１６〜Ｍ１８はすべてオンするため、Ｉｒｅｆ＝Ｉｃ×（１＋Ｒｒｘ／Ｒｖａｒ×３）となる。

以上のように構成された電流切替回路５０から出力される基準電流Ｉｒｅｆは、可変抵抗素子Ｒｖａｒ１〜Ｒｖａｒ３および、第１出力端子２４、第２出力端子２６間に接続される負荷抵抗Ｒｒｘの合成抵抗に反比例した電流となる。電流切替回路５０から出力される基準電流Ｉｒｅｆは、コモン電圧調節回路６０へと入力される。

第１電流源１０は、電流切替回路５０により生成される基準電流Ｉｒｅｆに比例した第１駆動電流Ｉｄｒｖ１を生成するＰＭＯＳトランジスタＭ３０を含む。また、第２電流源１２は、基準電流Ｉｒｅｆに比例した第２駆動電流Ｉｄｒｖ２を生成するＮＭＯＳトランジスタＭ３１を含む。コモン電圧調節回路６０は、差動出力信号Ｓｏｕｔ１、Ｓｏｕｔ２の中点が所定の基準電圧Ｖｒｅｆに一致するように、トランジスタＭ３０、Ｍ３１のゲート電圧を帰還制御し、第１電流源１０、第２電流源１２により生成すべき第１駆動電流Ｉｄｒｖ１、第２駆動電流Ｉｄｒｖ２を微調節する。

コモン電圧調節回路６０は、トランジスタＭ２０〜Ｍ２９、抵抗Ｒ２０、Ｒ２１を含む。トランジスタＭ２０、Ｍ２１は、ＰＭＯＳトランジスタであって、電流切替回路５０から出力される基準電流Ｉｒｅｆをテール電流とする差動対を構成する。トランジスタＭ２０のドレインと接地間には、負荷としてＮＭＯＳトランジスタＭ２２が接続される。トランジスタＭ２２は、トランジスタＭ２３およびトランジスタＭ３１とゲートおよびソースが共通に接続されており、カレントミラー回路を構成する。

トランジスタＭ２１のドレインと接地間には、負荷としてＮＭＯＳトランジスタＭ２４が接続されている。ＮＭＯＳトランジスタＭ２５は、トランジスタＭ２４とゲートおよびソースが共通に接続され、カレントミラー回路を構成する。

トランジスタＭ２６は、ＰＭＯＳトランジスタであって、トランジスタＭ２５の電流経路上に設けられる。トランジスタＭ２６は、トランジスタＭ２７およびトランジスタＭ３０とゲートおよびソースが共通に接続され、カレントミラー回路を構成する。

トランジスタＭ３０に流れる電流、すなわち第１駆動電流Ｉｄｒｖ１は、差動対を構成するトランジスタＭ２１に流れる電流に比例する。また、トランジスタＭ３１に流れる電流、すなわち第２駆動電流Ｉｄｒｖ２は、差動対を構成するトランジスタＭ２０に流れる電流に比例する。差動対を構成するトランジスタＭ２０、Ｍ２１に等しい電流が流れるとき、第１駆動電流Ｉｄｒｖ１と第２駆動電流Ｉｄｒｖ２は等しくなる。

トランジスタＭ２７のドレインと、トランジスタＭ２３のドレイン間には、トランジスタＭ２８、抵抗Ｒ２０、Ｒ２１、トランジスタＭ２９が直列に接続される。トランジスタＭ２７からトランジスタＭ２３に至る電流経路は、トランジスタＭ３０からトランジスタＭ３１に至る電流経路に対応付けて設けられたレプリカ回路である。トランジスタＭ２８はＰＭＯＳトランジスタであって、ゲートが接地されており、常時オンとなるようバイアスされる。また、トランジスタＭ２９はＮＭＯＳトランジスタであって、ゲートが電源電圧Ｖｄｄの印加される電源ラインに接続されており、常時オンとなるようバイアスされている。抵抗Ｒ２０、Ｒ２１の抵抗値は等しく設定され、その接続点はトランジスタＭ２１のゲートに接続される。抵抗Ｒ２０、Ｒ２１の接続点の電位を、帰還電圧Ｖｆｂという。トランジスタＭ２８、Ｍ２９は、第１トランジスタＭ１〜第４トランジスタＭ４を含む第１スイッチ群１４、第２スイッチ群１６を模して形成される。また、トランジスタＭ２７、Ｍ２３はそれぞれ、トランジスタＭ３０、Ｍ３１に対応して設けられている。

コモン電圧調節回路６０は、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆに一致するように、帰還制御を行う。その結果、第１駆動電流Ｉｄｒｖ１、第２駆動電流Ｉｄｒｖ２は、基準電流Ｉｒｅｆに比例した略同一の電流に設定されるとともに、差動出力信号Ｓｏｕｔ１、Ｓｏｕｔ２の中点電位は、基準電圧Ｖｒｅｆに近づくことになる。

以上のように構成された差動信号トランスミッタ回路１００の動作について説明する。図３は、図１の差動信号トランスミッタ回路１００の差動出力信号Ｓｏｕｔ１の時間波形を示す図である。図３において、波形（Ｉ）は、イネーブル信号ＥＮ１〜ＥＮ３がいずれもローレベルのとき、波形（ＩＩ）は、イネーブル信号ＥＮ１がハイレベルのとき、波形（ＩＩＩ）は、イネーブル信号ＥＮ１、ＥＮ２がハイレベル、波形（ＩＶ）は、イネーブル信号ＥＮ１〜ＥＮ３がすべてハイレベルのときを表している。

波形（Ｉ）に示すように、イネーブル信号ＥＮ１〜ＥＮ３がすべてローレベルのとき、可変抵抗素子Ｒｖａｒ１〜Ｒｖａｒ３はすべて開放となり、合成インピーダンスは負荷抵抗Ｒｒｘに等しくなる。一方、波形（ＩＶ）に示すように、イネーブル信号ＥＮ１〜ＥＮ３をすべてハイレベルに設定すると、可変抵抗素子Ｒｖａｒ１〜Ｒｖａｒ３の抵抗値は、すべてＲｖａｒとなり、合成インピーダンスは、（Ｒｒｘ／／（Ｒｖａｒ／３））となる。ここで、「／／」は、並列抵抗の合成インピーダンスを示す。第１出力端子２４と第２出力端子２６間のインピーダンスが低くなるに従い、寄生容量との間に形成されるＣＲ時定数が変化するため、波形（Ｉ）から（ＩＶ）に示すように、差動出力信号Ｓｏｕｔ１の変化速度は速くなっていく。

図３に示すように、本実施の形態に係る差動信号トランスミッタ回路１００によれば、スイッチ制御部３０によって可変抵抗素子Ｒｖａｒのオンオフを制御し、さらに第１電流源１０、第２電流源１２において生成する第１駆動電流Ｉｄｒｖ１、第２駆動電流Ｉｄｒｖ２を調節することにより、差動出力信号Ｓｏｕｔ１、Ｓｏｕｔ２の立ち上がり（または立ち下がり）の速度を調節することが可能となる。

また、第１電流源１０、第２電流源１２により生成する第１駆動電流Ｉｄｒｖ１、第２駆動電流Ｉｄｒｖ２を、負荷のインピーダンスに反比例して設定することにより、差動出力信号Ｓｏｕｔ１、Ｓｏｕｔ２の振幅を一定に制御することができる。

また、本実施の形態に係る差動信号トランスミッタ回路１００では、可変抵抗素子Ｒｖａｒを、抵抗Ｒ１、抵抗制御スイッチＳＷ、抵抗Ｒ２を、第１出力端子２４、第２出力端子２６間に直列に接続して構成している。抵抗制御スイッチＳＷをＭＯＳＦＥＴで形成する場合、そのオン抵抗を低く設定するためには、抵抗よりもサイズが大きくなり、寄生容量が大きくなるという問題がある。寄生容量が大きい場合、差動出力信号Ｓｏｕｔ１、Ｓｏｕｔ２の変化速度が遅くなる。

本実施の形態においては、抵抗制御スイッチＳＷを、抵抗Ｒ１、Ｒ２の間に設けているため、抵抗制御スイッチＳＷの両端の電圧振幅は小さくなっており、寄生容量の影響を低減することができる。可変抵抗素子Ｒｖａｒを、第１出力端子２４、第２出力端子２６間に、抵抗制御スイッチＳＷ１、抵抗Ｒ、抵抗制御スイッチＳＷ２を接続して構成した場合に比べて、寄生容量を小さく設定することができる。

上記実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。

本実施の形態に係る差動信号トランスミッタ回路１００では、コモン電圧調節回路６０を設けて、差動出力信号Ｓｏｕｔ１、Ｓｏｕｔ２の中点電位を一定に帰還制御したが、不要であれば、コモン電圧調節回路６０を設けなくてもよい。この場合、電流切替回路５０から出力される基準電圧Ｉｒｅｆを直接、第１電流源１０、第２電流源１２を構成するトランジスタＭ３０、Ｍ３１によって複製し、第１駆動電流Ｉｄｒｖ１、第２駆動電流Ｉｄｒｖ２としてもよい。

可変抵抗素子Ｒｖａｒは、第１出力端子２４と第２出力端子２６の間に、第１抵抗制御スイッチＳＷ１、抵抗Ｒ１、第２抵抗制御スイッチＳＷ２を順に直列に接続して構成してもよい。この場合においても、回路の対称性は保たれるため、差動出力信号Ｓｏｕｔ１、Ｓｏｕｔ２の波形の対称性を保ちつつ、電圧の変化速度を調節することができる。

実施の形態においてＭＯＳＦＥＴで構成された素子は、バイポーラトランジスタなど別のトランジスタに置換することも可能である。いずれのトランジスタを用いるかの選択は、半導体製造プロセスやコスト、回路に求められる使用に応じて決定すればよい。

実施の形態においては、差動信号トランスミッタ回路１００がひとつの半導体基板上に一体集積化される場合について説明したが、一部がディスクリート部品で構成されていてもよい。どの部分を集積化するかは、コストや占有面積、用途などに応じて決めればよい。

実施の形態に係る電子機器の構成を示す回路図である。第１電流源、第２電流源、およびそのバイアス状態を制御するバイアス回路の構成を示す回路図である。図１の差動信号トランスミッタ回路の差動出力信号の時間波形を示す図である。

符号の説明

１００差動信号トランスミッタ回路、２００差動信号レシーバ、３００差動信号線、４００電子機器、１０第１電流源、１２第２電流源、１４第１スイッチ群、１６第２スイッチ群、２０第１入力端子、２２第２入力端子、２４第１出力端子、２６第２出力端子、３０スイッチ制御部、４０バイアス回路、５０電流切替回路、５２定電流回路、６０コモン電圧調節回路、Ｒｖａｒ可変抵抗素子、Ｒｒｘ負荷抵抗、Ｍ１第１トランジスタ、Ｍ２第２トランジスタ、Ｍ３第３トランジスタ、Ｍ４第４トランジスタ。

Claims

基準電流に比例した第１駆動電流を生成する高電位側に設けられたＰＭＯＳトランジスタである第３０トランジスタを含む第１電流源と、
前記基準電流に比例し、かつ前記第１駆動電流と略同一の第２駆動電流を生成する、低電位側に設けられたＮＭＯＳトランジスタである第３１トランジスタを含む第２電流源と、
前記第３０トランジスタ、前記３１トランジスタのバイアス状態を制御するバイアス回路と、
前記第１電流源および前記第２電流源の間に設けられ、差動入力信号の一方に応じて相補的にオンオフする第１、第２トランジスタを含む第１スイッチ群と、
前記第１スイッチ群と並列に設けられ、前記差動入力信号の他方にもとづき前記第１スイッチ群とは逆相で、相補的にオン、オフする第３、第４トランジスタを含む第２スイッチ群と、
前記第１、第２トランジスタの接続点である第１出力端子と前記第３、第４トランジスタの接続点である第２出力端子間に、直列に接続された抵抗および抵抗制御スイッチを含んで構成される、少なくともひとつの可変抵抗素子と、
を備え、
前記バイアス回路は、
本差動信号トランスミッタ回路の差動出力信号の中点が所定の基準電圧に一致するように、前記第３０トランジスタおよび前記第３１トランジスタそれぞれのゲート電圧を微調節するコモン電圧調節回路を含むことを特徴とする差動信号トランスミッタ回路。
前記コモン電圧調節回路は、
そのゲートに前記基準電圧が印加されたＰＭＯＳトランジスタである第２０トランジスタと、そのソースが前記第２０トランジスタのソースと接続されるＰＭＯＳトランジスタである第２１トランジスタと、を含み、前記基準電流をテール電流として受ける差動対と、
そのソースが接地され、そのドレインおよびゲートが前記第２０トランジスタのドレインならびに前記第３１トランジスタのゲートと接続されたＮＭＯＳトランジスタである第２２トランジスタと、
そのソースが接地され、そのゲートが前記第２２トランジスタのゲートと接続されたＮＭＯＳトランジスタである第２３トランジスタと、
そのソースが接地され、そのドレインおよびゲートが前記第２１トランジスタのドレインと接続されたＮＭＯＳトランジスタである第２４トランジスタと、
そのソースが接地され、そのゲートが前記第２４トランジスタのゲートと接続されたＮＭＯＳトランジスタである第２５トランジスタと、
そのソースが電源端子に接続され、そのドレインおよびゲートが前記第２５トランジスタのドレインならびに前記第３０トランジスタのゲートと接続された、ＰＭＯＳトランジスタである第２６トランジスタと、
そのソースが電源端子に接続され、そのゲートが前記第２６トランジスタのゲートと接続された、ＰＭＯＳトランジスタである第２７トランジスタと、
そのゲートが接地され、そのソースが前記第２７トランジスタのドレインと接続された、ＰＭＯＳトランジスタである第２８トランジスタと、
そのゲートが電源端子に接続され、そのソースが前記第２３トランジスタのドレインと接続された、ＮＭＯＳトランジスタである第２９トランジスタと、
その一端が前記第２８トランジスタのドレインと接続され、その他端が前記第２１トランジスタのゲートと接続される第２０抵抗と、
その一端が前記第２９トランジスタのドレインと接続され、その他端が前記第２１トランジスタのゲートと接続される第２１抵抗と、
を含むことを特徴とする請求項１に記載の差動信号トランスミッタ回路。
前記基準電流は、
前記可変抵抗素子および、前記第１、第２出力端子間に接続される負荷の合成抵抗に反比例して設定されることを特徴とする請求項１または２に記載の差動信号トランスミッタ回路。
前記バイアス回路は、
前記可変抵抗素子および、前記第１、第２出力端子間に接続される負荷の合成抵抗に反比例した前記基準電流を生成する電流切替回路をさらに含むことを特徴とする請求項３に記載の差動信号トランスミッタ回路。
前記電流切替回路は、
所定の定電流を生成する定電流回路と、
前記可変抵抗素子に対応付けて設けられ、前記定電流に比例した電流を生成する複数のトランジスタと、
前記複数のトランジスタの電流経路上に設けられた複数の電流制御スイッチと、
を含み、前記複数の電流制御スイッチのオンオフを、前記抵抗制御スイッチのオンオフに同期して制御し、前記複数のトランジスタに流れる電流の和を前記基準電流に設定することを特徴とする請求項４に記載の差動信号トランスミッタ回路。
前記可変抵抗素子は、
前記第１出力端子と前記第２出力端子間に順に直列に接続された第１抵抗と、抵抗制御スイッチと、第２抵抗と、を含むことを特徴とする請求項１から５のいずれかに記載の差動信号トランスミッタ回路。
前記可変抵抗素子は、
前記第１出力端子と前記第２出力端子間に順に直列に接続された第１抵抗制御スイッチと、抵抗と、第２抵抗制御スイッチと、を含むことを特徴とする請求項１から５のいずれかに記載の差動信号トランスミッタ回路。
ひとつの半導体基板上に一体集積化したことを特徴とする請求項１から７のいずれかに記載の差動信号トランスミッタ回路。
請求項１から７のいずれかに記載の差動信号トランスミッタ回路を備えることを特徴とする電子機器。