JP6917234B2 - 集積回路及び集積回路の製造方法 - Google Patents

集積回路及び集積回路の製造方法 Download PDF

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Description

本発明は、集積回路及び集積回路の製造方法に関する。
オペアンプ等の集積回路は、様々な電子機器に用いられている。例えば特許文献１に記載のオペアンプは、液晶駆動装置に用いられている。
特開２０１１−１７２２０３号公報
近年、集積回路のトランジスタの微細化が進められている。これに伴い、集積回路の１／ｆノイズ（フリッカノイズ）が悪化する場合がある。このため、集積回路の１／ｆノイズの改善が望まれている。
本発明の目的は、１／ｆノイズを低減できる集積回路及び集積回路の製造方法を提供することにある。
〔１〕上記課題を解決する集積回路は、微細化された複数のトランジスタを含む集積回路であって、前記複数のトランジスタは、チャネル領域の不純物濃度が第１濃度である高濃度トランジスタと、チャネル領域の不純物濃度が前記第１濃度よりも低い第２濃度である低濃度トランジスタと、を含む。
この構成によれば、トランジスタにおけるチャネル領域の不純物濃度が低くなることにより、移動度の揺らぎを抑制できるため、ドレイン電流の揺らぎを抑制できる。ドレイン電流の揺らぎは、集積回路の１／ｆノイズの大きさと相関を有するため、ドレイン電流の揺らぎを抑制することにより、集積回路の１／ｆノイズを低減できる。
〔２〕上記集積回路において、前記低濃度トランジスタは、前記高濃度トランジスタよりも、前記複数のトランジスタのうち前記集積回路の１／ｆノイズの影響を受け易いトランジスタに用いられていることが好ましい。
この構成によれば、集積回路における１／ｆノイズの影響を受け易いトランジスタにおけるチャネル領域の不純物濃度を低くすることにより、そのトランジスタの移動度の揺らぎを抑制でき、ドレイン電流の揺らぎを抑制できる。したがって、集積回路の１／ｆノイズを効果的に低減できる。
〔３〕上記集積回路において、前記複数のトランジスタは、ＳＴＩ（Shallow Trench Isolation）構造が用いられていることが好ましい。
〔４〕上記集積回路において、前記集積回路は、オペアンプを含み、前記オペアンプは、差動対を含み、前記複数のトランジスタのうちの前記差動対を構成するトランジスタは、前記低濃度トランジスタであることが好ましい。
この構成によれば、集積回路において１／ｆノイズの影響を受け易い差動対を構成するトランジスタにおけるチャネル領域の不純物濃度を低くすることにより、集積回路の１／ｆノイズを効果的に低減できる。
〔５〕上記集積回路において、前記オペアンプは、カレントミラー回路を含み、前記複数のトランジスタのうちの前記カレントミラー回路を構成するトランジスタは、前記低濃度トランジスタであることが好ましい。
この構成によれば、集積回路において１／ｆノイズの影響を受け易いカレントミラー回路を構成するトランジスタにおけるチャネル領域の不純物濃度を低くすることにより、集積回路の１／ｆノイズを効果的に低減できる。
〔６〕上記集積回路において、前記カレントミラー回路を構成するトランジスタは、エンハンスメント型ＭＯＳＦＥＴであることが好ましい。
〔７〕上記集積回路において、前記オペアンプは、最終段を含み、前記複数のトランジスタのうちの前記最終段を構成するトランジスタは、前記高濃度トランジスタであることが好ましい。
この構成によれば、集積回路の駆動電流に寄与する最終段のトランジスタにおけるチャネル領域の不純物濃度を低くしないことにより、そのトランジスタのしきい値の変動を抑制できる。
〔８〕上記集積回路において、前記オペアンプは、テイル電流源を含み、前記複数のトランジスタのうちの前記テイル電流源を構成するトランジスタは、前記高濃度トランジスタであることが好ましい。
〔９〕上記集積回路において、前記テイル電流源を構成するトランジスタと前記最終段を構成するトランジスタとは、同一導電型の前記高濃度トランジスタであることが好ましい。
この構成によれば、テイル電流源を構成するトランジスタにおけるチャネル領域を形成する導電領域を形成する工程と、最終段を構成するトランジスタにおけるチャネル領域を形成する導電領域を形成する工程とを一括に行うことができる。したがって、集積回路を製造する工程を簡略化することができる。
〔１０〕上記集積回路において、前記オペアンプは、定電流回路を含み、前記複数のトランジスタのうちの前記定電流回路の電流源を構成するトランジスタは、前記低濃度トランジスタであることが好ましい。
この構成によれば、集積回路において１／ｆノイズの影響を受け易い定電流回路の電流源を構成するトランジスタにおけるチャネル領域の不純物濃度を低くすることにより、集積回路の１／ｆノイズを効果的に低減できる。
〔１１〕上記集積回路において、前記定電流回路の電流源を構成するトランジスタは、エンハンスメント型ＭＯＳＦＥＴであることが好ましい。
〔１２〕上記集積回路において、前記定電流回路の電流源を構成するトランジスタと前記差動対を構成するトランジスタとは、同一導電型の前記低濃度トランジスタであることが好ましい。
この構成によれば、定電流回路の電流源を構成するトランジスタにおけるチャネル領域を形成する導電領域を形成する工程と、差動対を構成するトランジスタにおけるチャネル領域を形成する導電領域を形成する工程とを一括に行うことができる。したがって、集積回路を製造する工程を簡略化することができる。
〔１３〕上記集積回路において、前記差動対は、第１の差動対及び第２の差動対を含み、前記オペアンプは、前記第１の差動対への電流の供給と前記第２の差動対への電流の供給とを切り替える電流切替部をさらに含み、前記複数のトランジスタのうちの前記電流切替部を構成するトランジスタは前記低濃度トランジスタであることが好ましい。
この構成によれば、集積回路において１／ｆノイズの影響を受け易い電流切替部を構成するトランジスタにおけるチャネル領域の不純物濃度を低くすることにより、集積回路の１／ｆノイズを効果的に低減できる。
〔１４〕上記集積回路において、前記電流切替部を構成するトランジスタは、エンハンスメント型ＭＯＳＦＥＴであることが好ましい。
〔１５〕上記集積回路において、前記電流切替部を構成するトランジスタと、前記第１の差動対を構成するトランジスタ及び前記第２の差動対を構成するトランジスタのいずれかとは、同一導電型の前記低濃度トランジスタであることが好ましい。
この構成によれば、電流切替部を構成するトランジスタにおけるチャネル領域を形成する導電領域を形成する工程と、差動対を構成するトランジスタにおけるチャネル領域を形成する導電領域を形成する工程とを一括に行うことができる。したがって、集積回路を製造する工程を簡略化することができる。
〔１６〕上記集積回路において、前記第２濃度は、前記第１濃度の約１／２以下であることが好ましい。
この構成によれば、集積回路において１／ｆノイズを効果的に低減できる。
〔１７〕上記集積回路において、前記第２濃度は、前記第１濃度の約１／１０であることが好ましい。
この構成によれば、集積回路において１／ｆノイズをより効果的に低減できる。
〔１８〕上記集積回路において、前記複数のトランジスタは、埋め込みチャネル型のＭＯＳＦＥＴと、表面チャネル型のＭＯＳＦＥＴと、を含み、埋め込みチャネル型のＭＯＳＦＥＴは、表面チャネル型のＭＯＳＦＥＴよりも、前記集積回路の１／ｆノイズの影響を受け易いトランジスタに用いられていることが好ましい。
この構成によれば、集積回路において１／ｆノイズの影響を受け易いトランジスタは埋め込みチャネルによってゲート絶縁膜と半導体基板との界面の影響をチャネル領域が受けることを抑制できる。したがって、そのトランジスタの移動度の揺らぎを抑制でき、ドレイン電流の揺らぎを抑制できる。したがって、集積回路の１／ｆノイズを効果的に低減できる。
〔１９〕上記集積回路において、前記集積回路は、オペアンプを含み、前記オペアンプは、差動対を含み、前記複数のトランジスタのうちの前記差動対を構成するトランジスタは、埋め込みチャネル型のＭＯＳＦＥＴであることが好ましい。
この構成によれば、集積回路の１／ｆノイズの影響を受け易い差動対を構成するトランジスタに埋め込みチャネル型のＭＯＳＦＥＴが用いられることにより、そのＭＯＳＦＥＴの移動度の揺らぎを抑制できるため、集積回路の１／ｆノイズを効果的に低減できる。
〔２０〕上記集積回路において、前記オペアンプは、カレントミラー回路を含み、前記複数のトランジスタのうちの前記カレントミラー回路を構成するトランジスタは、埋め込みチャネル型のＭＯＳＦＥＴであることが好ましい。
この構成によれば、集積回路の１／ｆノイズの影響を受け易いカレントミラー回路を構成するトランジスタに埋め込みチャネル型のＭＯＳＦＥＴが用いられることにより、集積回路の１／ｆノイズを効果的に低減できる。
〔２１〕上記集積回路において、前記カレントミラー回路を構成するトランジスタは、エンハンスメント型ＭＯＳＦＥＴであることが好ましい。
〔２２〕上記集積回路において、前記オペアンプは、最終段を含み、前記複数のトランジスタのうちの前記最終段を構成するトランジスタは、表面チャネル型のＭＯＳＦＥＴであることが好ましい。
〔２３〕上記集積回路において、前記オペアンプは、テイル電流源を含み、前記複数のトランジスタのうちの前記テイル電流源を構成するトランジスタは、表面チャネル型のＭＯＳＦＥＴであることが好ましい。
〔２４〕上記集積回路において、前記オペアンプは、定電流回路を含み、前記複数のトランジスタのうちの前記定電流回路の電流源を構成するトランジスタは、埋め込みチャネル型のＭＯＳＦＥＴであることが好ましい。
この構成によれば、集積回路の１／ｆノイズの影響を受け易い定電流回路の電流源を構成するトランジスタに埋め込みチャネル型のＭＯＳＦＥＴが用いられることにより、集積回路の１／ｆノイズを効果的に低減できる。
〔２５〕上記集積回路において、前記定電流回路の電流源を構成するトランジスタは、エンハンスメント型ＭＯＳＦＥＴであることが好ましい。
〔２６〕上記集積回路において、前記差動対は、第１の差動対及び第２の差動対を含み、前記オペアンプは、前記第１の差動対への電流の供給と前記第２の差動対への電流の供給とを切り替える電流切替部をさらに含み、前記複数のトランジスタのうちの前記電流切替部を構成するトランジスタは、埋め込みチャネル型のＭＯＳＦＥＴであることが好ましい。
この構成によれば、集積回路の１／ｆノイズの影響を受け易い電流切替部を構成するトランジスタに埋め込みチャネル型のＭＯＳＦＥＴが用いられることにより、集積回路の１／ｆノイズを効果的に低減できる。
〔２７〕上記課題を解決する集積回路の製造方法は、微細化された第１トランジスタ及び第２トランジスタを含む複数のトランジスタを有する集積回路の製造方法であって、半導体基板において前記第１トランジスタが形成される領域に不純物イオンが注入される一方、前記第２トランジスタが形成される領域に不純物イオンが注入されないように選択的にイオン注入を行うことにより、前記第１トランジスタが形成される領域に第１チャネル領域を形成する第１の工程と、前記半導体基板において前記第２トランジスタが形成される領域に不純物イオンが注入される一方、前記第１トランジスタが形成される領域に不純物イオンが注入されないように選択的にイオン注入を行うことにより、前記第２トランジスタが形成される領域に第２チャネル領域を形成する第２の工程とを有し、前記第１チャネル領域の不純物濃度を、前記第２チャネル領域の不純物濃度よりも低くする。
この構成によれば、第１トランジスタにおける第１チャネル領域の不純物濃度を低くすることにより、移動度の揺らぎを抑制できるため、ドレイン電流の揺らぎを抑制できる。ドレイン電流の揺らぎは、集積回路の１／ｆノイズの大きさと相関を有するため、ドレイン電流の揺らぎを抑制することにより、集積回路の１／ｆノイズを低減できる。
〔２８〕上記集積回路の製造方法において、前記集積回路は、オペアンプを含み、前記オペアンプは、差動対を含み、前記第１トランジスタは、前記差動対を構成するトランジスタを含み、前記第１チャネル領域は、前記差動対を構成するトランジスタのチャネル領域を含むことが好ましい。
この構成によれば、集積回路の１／ｆノイズの影響を受け易い差動対を構成するトランジスタにおけるチャネル領域の不純物濃度を低くすることにより、集積回路の１／ｆノイズを低減できる。
〔２９〕上記集積回路の製造方法において、前記オペアンプは、カレントミラー回路を含み、前記第１トランジスタは、前記カレントミラー回路を構成するトランジスタを含み、前記第１チャネル領域は、前記カレントミラー回路を構成するトランジスタのチャネル領域を含むことが好ましい。
この構成によれば、集積回路の１／ｆノイズの影響を受け易いカレントミラー回路を構成するトランジスタにおけるチャネル領域の不純物濃度を低くすることにより、集積回路の１／ｆノイズを低減できる。
〔３０〕上記集積回路の製造方法において、前記オペアンプは、最終段を含み、前記第２トランジスタは、前記最終段を構成するトランジスタを含み、前記第２チャネル領域は、前記最終段を構成するトランジスタのチャネル領域を含むことが好ましい。
〔３１〕上記集積回路の製造方法において、前記オペアンプは、テイル電流源を含み、前記第２トランジスタは、前記テイル電流源を構成するトランジスタを含み、前記第２チャネル領域は、前記テイル電流源を構成するトランジスタのチャネル領域を含むことが好ましい。
この構成によれば、最終段及びテイル電流源を構成するトランジスタにおいてチャネル領域を形成する導電領域に不純物イオンを一括して注入できるため、集積回路を製造する工程を簡略化することができる。
〔３２〕上記集積回路の製造方法において、前記オペアンプは、定電流回路を含み、前記第１トランジスタは、前記定電流回路の電流源を構成するトランジスタを含み、前記第１チャネル領域は、前記定電流回路の電流源を構成するトランジスタにおけるチャネル領域を含むことが好ましい。
この構成によれば、集積回路の１／ｆノイズの影響を受け易い定電流回路の電流源を構成するトランジスタにおけるチャネル領域の不純物濃度を低くすることにより、集積回路の１／ｆノイズを効果的に低減できる。加えて、差動対及び定電流回路の電流源を構成するトランジスタが互いに同一導電型のトランジスタである場合、差動対及び定電流回路の電流源を構成するトランジスタにおけるチャネル領域を形成する導電領域に不純物イオンを一括して注入できるため、集積回路を製造する工程を簡略化することができる。
〔３３〕上記集積回路の製造方法において、前記差動対は、第１の差動対及び第２の差動対を含み、前記オペアンプは、前記第１の差動対への電流の供給と前記第２の差動対への電流の供給とを切り替える電流切替部をさらに含み、前記第１トランジスタは、前記電流切替部を構成するトランジスタを含み、前記第１チャネル領域は、前記電流切替部を構成するトランジスタにおけるチャネル領域を含むことが好ましい。
この構成によれば、集積回路の１／ｆノイズの影響を受け易い電流切替部を構成するトランジスタにおけるチャネル領域の不純物濃度を低くすることにより、集積回路の１／ｆノイズを効果的に低減できる。加えて、差動対及び電流切替部を構成するトランジスタが同一導電型のトランジスタである場合、差動対及び電流切替部を構成するトランジスタにおけるチャネル領域を形成する導電領域に不純物イオンを一括して注入できるため、集積回路を製造する工程を簡略化することができる。
〔３４〕上記集積回路の製造方法において、前記半導体基板において前記複数のトランジスタのうちの一部のトランジスタが形成される領域に不純物イオンを注入して埋め込みチャネル層を形成する第３の工程をさらに有することが好ましい。
この構成によれば、複数のトランジスタのうちの一部のトランジスタに埋め込みチャネル型のＭＯＳＦＥＴが形成されることにより、集積回路の１／ｆノイズを低減できる。
〔３５〕上記集積回路の製造方法において、前記第３の工程において、前記差動対及び前記カレントミラー回路を構成するトランジスタが形成される領域に不純物イオンを注入して埋め込みチャネル層を形成することが好ましい。
この構成によれば、集積回路の１／ｆノイズの影響を受け易い差動対及びカレントミラー回路を構成するトランジスタに埋め込みチャネル層を形成することができるため、集積回路の１／ｆノイズを効果的に低減できる。
〔３６〕上記集積回路の製造方法において、前記第３の工程において、前記定電流回路の電流源を構成するトランジスタが形成される領域に不純物イオンを注入して埋め込みチャネル層を形成することが好ましい。
この構成によれば、集積回路の１／ｆノイズの影響を受け易い定電流回路の電流源を構成するトランジスタに埋め込みチャネル層を形成することができるため、集積回路の１／ｆノイズを効果的に低減できる。
〔３７〕上記集積回路の製造方法において、前記第３の工程において、前記電流切替部を構成するトランジスタが形成される領域に不純物イオンを注入して埋め込みチャネル層を形成することが好ましい。
この構成によれば、集積回路の１／ｆノイズの影響を受け易い電流切替部を構成するトランジスタに埋め込みチャネル層を形成することができるため、集積回路の１／ｆノイズを効果的に低減できる。
上記集積回路及び集積回路の製造方法によれば、１／ｆノイズを低減できる。
第１実施形態の集積回路におけるオペアンプの回路図。 オペアンプのテイル電流源を構成する第３トランジスタの断面図。 オペアンプの差動対を構成する第１トランジスタの断面図。 オペアンプの出力段を構成する第６トランジスタの断面図。 オペアンプのカレントミラー回路を構成する第４トランジスタの断面図。 第１トランジスタ、第３トランジスタ、第４トランジスタ、及び第６トランジスタの製造工程を説明するための断面図。 図３Ａの各トランジスタの製造工程の次の工程を説明するための断面図。 図３Ｂの各トランジスタの製造工程の次の工程を説明するための断面図。 図３Ｃの各トランジスタの製造工程の次の工程を説明するための断面図。 図３Ｄの各トランジスタの製造工程の次の工程を説明するための断面図。 図３Ｅの各トランジスタの製造工程の次の工程を説明するための断面図。 図３Ｆの各トランジスタの製造工程の次の工程を説明するための断面図。 図３Ｇの各トランジスタの製造工程の次の工程を説明するための断面図。 図３Ｈの各トランジスタの製造工程の次の工程を説明するための断面図。 図３Ｉの各トランジスタの製造工程の次の工程を説明するための断面図。 図３Ｊの各トランジスタの製造工程の次の工程を説明するための断面図。 図３Ｋの各トランジスタの製造工程の次の工程を説明するための断面図。 図３Ｌの各トランジスタの製造工程の次の工程を説明するための断面図。 本実施形態の作用を説明するための模式図。 比較例の作用を説明するための模式図。 周波数と入力換算雑音電圧との関係を示すグラフ。 第１実施形態の変形例のオペアンプの回路図。 第２実施形態の集積回路におけるオペアンプの差動対を構成する第１トランジスタの断面図。 オペアンプのカレントミラー回路を構成する第４トランジスタの断面図。 第１トランジスタ、第３トランジスタ、第４トランジスタ、及び第６トランジスタの製造工程を説明するための断面図。 図８Ａの各トランジスタの製造工程の次の工程を説明するための断面図。 本実施形態の作用を説明するための模式図。 比較例の作用を説明するための模式図。 第３実施形態の集積回路におけるオペアンプの差動対を構成する第１トランジスタの断面図。 オペアンプのカレントミラー回路を構成する第４トランジスタの断面図。 第１トランジスタ、第３トランジスタ、第４トランジスタ、及び第６トランジスタの製造工程を説明するための断面図。 図１１Ａの各トランジスタの製造工程の次の工程を説明するための断面図。 図１１Ｂの各トランジスタの製造工程の次の工程を説明するための断面図。 第４実施形態の集積回路におけるオペアンプの回路図。 第４実施形態の変形例のオペアンプの回路図。 第５実施形態の集積回路におけるオペアンプの回路図。 第５実施形態の変形例のオペアンプの回路図。 第６実施形態の集積回路におけるオペアンプの回路図。 第７実施形態の集積回路におけるオペアンプの回路図。 第８実施形態の集積回路における積分回路の回路図。 変形例の集積回路におけるオペアンプの差動対を構成する第１トランジスタ及びカレントミラー回路を構成する第４トランジスタの断面図。 第１トランジスタ及び第４トランジスタの製造工程を説明するための断面図。 図２０Ａの各トランジスタの製造工程の次の工程を説明するための断面図。 図２０Ｂの各トランジスタの製造工程の次の工程を説明するための断面図。 図２０Ｃの各トランジスタの製造工程の次の工程を説明するための断面図。 図２０Ｄの各トランジスタの製造工程の次の工程を説明するための断面図。 図２０Ｅの各トランジスタの製造工程の次の工程を説明するための断面図。 図２０Ｆの各トランジスタの製造工程の次の工程を説明するための断面図。 図２０Ｇの各トランジスタの製造工程の次の工程を説明するための断面図。
以下、集積回路の各実施形態について図面を参照して説明する。以下に示す実施形態は、技術的思想を具体化するための構成や方法を例示するものであって、各構成部品の材質、形状、構造、配置、寸法等を下記のものに限定するものではない。以下の各実施形態は、特許請求の範囲内において、種々の変更を加えることができる。
本明細書において、「部材Ａが部材Ｂと接続された状態」とは、部材Ａと部材Ｂとが物理的に直接的に接続される場合、並びに、部材Ａ及び部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合を含む。
同様に、「部材Ｃが部材Ａと部材Ｂとの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃとが直接的に接続される場合、並びに、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃとが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合を含む。
（第１実施形態）
集積回路は、メモリ等のデジタル回路と、図１に示す２段増幅オペアンプ（以下、「オペアンプ１」）とを備える。オペアンプ１は、２つの入力電圧の差を増幅する回路であり、初段となる差動増幅段１０と、最終段となる出力段２０とを備える。オペアンプ１は、ひとつの半導体基板に一体集積化されている。オペアンプ１は、反転入力端子ＩＮＮと非反転入力端子ＩＮＰとの電位差を増幅し、出力端子ＯＵＴから電圧信号となる出力信号Ｓｏｕｔを出力する。
差動増幅段１０は、差動対１１、テイル電流源１２、及びカレントミラー回路１３を含む。
差動対１１は、第１トランジスタＭ１及び第２トランジスタＭ２を含む。本実施形態では、第１トランジスタＭ１及び第２トランジスタＭ２は、ＮチャネルＭＯＳＦＥＴである。第１トランジスタＭ１及び第２トランジスタＭ２は、デプレッション型及びエンハンスメント型のいずれかの構造を取り得る。本実施形態では、第１トランジスタＭ１及び第２トランジスタＭ２は、エンハンスメント型の構造である。第１トランジスタＭ１のゲートは非反転入力端子ＩＮＰと接続され、第２トランジスタＭ２のゲートは反転入力端子ＩＮＮと接続される。第１トランジスタＭ１のソース及び第２トランジスタＭ２のソースは共通に接続されている。差動対１１は、反転入力端子ＩＮＮ及び非反転入力端子ＩＮＰのそれぞれの入力電圧Ｖｉｎｎ，Ｖｉｎｐに応じた差動電流Ｉｍ１，Ｉｍ２を生成する。
テイル電流源１２は、各トランジスタＭ１，Ｍ２のソースに接続される第３トランジスタＭ３を含む。本実施形態の第３トランジスタＭ３は、ＮチャネルＭＯＳＦＥＴである。第３トランジスタＭ３のソースは、第２の電源配線３に接続されて、第２の電源電圧ＶＳＳが印加される。第３トランジスタＭ３のゲートは、ＢＩＡＳ端子に接続されている。第３トランジスタＭ３のゲートには、バイアス回路（図示略）からのバイアス電圧Ｖｂｎが入力される。テイル電流源１２は、バイアス電圧Ｖｂｎに基づいてテイル電流Ｉｔを供給する。
カレントミラー回路１３は、差動対１１と接続される能動負荷である。カレントミラー回路１３は、第４トランジスタＭ４及び第５トランジスタＭ５を含む。第４トランジスタＭ４及び第５トランジスタＭ５は、エンハンスメント型のＰチャネルＭＯＳＦＥＴである。第４トランジスタＭ４のソース及び第５トランジスタＭ５のソースは、第１の電源配線２に接続されて、第１の電源電圧ＶＤＤが印加される。第４トランジスタＭ４のゲート及びドレインは、第１トランジスタＭ１のドレインに共通接続されている。第５トランジスタＭ５のゲートは第４トランジスタＭ４のゲートに接続され、第５トランジスタＭ５のドレインは第２トランジスタＭ２のドレインに接続されている。
出力段２０は、第６トランジスタＭ６及び第７トランジスタＭ７を用いたソース接地回路である。第６トランジスタＭ６はＰチャネルＭＯＳＦＥＴであり、第７トランジスタＭ７はＮチャネルＭＯＳＦＥＴである。第６トランジスタＭ６のソースは第１の電源配線２に接続され、第６トランジスタＭ６のドレインは第７トランジスタＭ７のドレインに接続されている。第６トランジスタＭ６のゲートは、第５トランジスタＭ５と第２トランジスタＭ２との間のノードＮ１に接続されている。第７トランジスタＭ７のソースは第２の電源配線３に接続されている。第７トランジスタＭ７のゲートは、第３トランジスタＭ３のゲートと共通して接続され、ＢＩＡＳ端子に接続されている。第７トランジスタＭ７のゲートにはバイアス回路からのバイアス電圧Ｖｂｎが入力される。
このような各トランジスタＭ１〜Ｍ７においては、差動対１１を構成する第１トランジスタＭ１及び第２トランジスタＭ２のゲート長は、カレントミラー回路１３を構成する第４トランジスタＭ４及び第５トランジスタＭ５のゲート長よりも短い。このようなゲート長の関係により、差動増幅段１０の移動度の揺らぎを低減できるため、出力信号Ｓｏｕｔの１／ｆノイズを低減できる。
さらに、本実施形態では、オペアンプ１の出力信号Ｓｏｕｔの１／ｆノイズの更なる低減のため、各トランジスタＭ１〜Ｍ７のうちの一部のトランジスタにおけるチャネル領域の不純物濃度を、各トランジスタＭ１〜Ｍ７のうちの他のトランジスタにおけるチャネル領域の不純物濃度よりも低くしている。すなわち、オペアンプ１の複数のトランジスタは、チャネル領域の不純物濃度が第１濃度である高濃度トランジスタと、チャネル領域の不純物濃度が第１濃度よりも低い第２濃度である低濃度トランジスタとを含む。具体的には、各トランジスタＭ１〜Ｍ７のうちの出力信号Ｓｏｕｔの１／ｆノイズの影響を受け易いトランジスタにおけるチャネル領域の不純物濃度を、各トランジスタＭ１〜Ｍ７のうちの出力信号Ｓｏｕｔの１／ｆノイズの影響を受け難いトランジスタにおけるチャネル領域の不純物濃度よりも低くしている。すなわち、低濃度トランジスタは、高濃度トランジスタよりも、複数のトランジスタのうちオペアンプ１の１／ｆノイズの影響を受け易いトランジスタに用いられ、高濃度トランジスタは、低濃度トランジスタよりも、複数のトランジスタのうちオペアンプ１の１／ｆノイズの影響を受け難いトランジスタに用いられている。詳細には、オペアンプ１において、出力信号Ｓｏｕｔの１／ｆノイズの影響を受け易い部分は差動増幅段１０の一部であり、出力信号Ｓｏｕｔの１／ｆノイズの影響を受け難い部分は出力段２０である。より詳細には、差動増幅段１０において差動対１１及びカレントミラー回路１３が出力信号Ｓｏｕｔの１／ｆノイズの影響を受け易く、テイル電流源１２が出力信号Ｓｏｕｔの１／ｆノイズの影響を受け難い。
本実施形態では、差動増幅段１０における差動対１１及びカレントミラー回路１３のトランジスタにおけるチャネル領域の不純物濃度を、テイル電流源１２及び出力段２０のトランジスタにおけるチャネル領域の不純物濃度よりも低くしている。すなわち、差動対１１及びカレントミラー回路１３を構成するトランジスタは、低濃度トランジスタであり、テイル電流源１２及び出力段２０を構成するトランジスタは、高濃度トランジスタである。具体的には、第１トランジスタＭ１、第２トランジスタＭ２、第４トランジスタＭ４、及び第５トランジスタＭ５におけるチャネル領域の不純物濃度を、第３トランジスタＭ３、第６トランジスタＭ６、及び第７トランジスタＭ７におけるチャネル領域の不純物濃度よりも低くしている。すなわち、第１トランジスタＭ１、第２トランジスタＭ２、第４トランジスタＭ４、及び第５トランジスタＭ５は低濃度トランジスタであり、第３トランジスタＭ３、第６トランジスタＭ６、及び第７トランジスタＭ７は高濃度トランジスタである。
また、オペアンプ１は、各トランジスタＭ１〜Ｍ７が半導体プロセスの微細化技術によって製造されることにより、高い集積度を実現している。各トランジスタＭ１〜Ｍ７は、素子分離構造としてＳＴＩ（Shallow Trench Isolation）構造が用いられる。
図２Ａに示すように、ＮチャネルＭＯＳＦＥＴである第３トランジスタＭ３は、半導体基板としてのＰ型のシリコン基板３０上に成長させられたＰ型エピタキシャル層３１に形成されている。Ｐ型エピタキシャル層３１の表層部には、Ｐ型エピタキシャル層３１を複数の領域に分離する浅いトレンチ３２が形成されている。トレンチ３２には、シリコン酸化膜３３が埋め込まれている。トレンチ３２（シリコン酸化膜３３）の幅は、例えば０．２２μｍである。そして、Ｐ型エピタキシャル層３１には、トレンチ３２により分離（ＳＴＩ）されたアクティブ領域が形成されている。図２Ａに示されるアクティブ領域は、第３トランジスタＭ３が形成される素子形成領域３４である。一方、トレンチ３２に対応する領域は、素子分離領域３５である。素子分離領域３５は、Ｐ型ウェル層３６及びＰ型ドリフト層３７を含む。Ｐ型ウェル層３６は、トレンチ３２の底部に隣接するように設けられている。Ｐ型ドリフト層３７は、Ｐ型ウェル層３６に対してシリコン基板３０側にＰ型ウェル層３６と隣接するように設けられている。これにより、より確実な素子分離が達成されている。さらに、素子分離領域３５には、Ｐ型ドリフト層３７に対してシリコン基板３０側に深さ方向に間隔を空けてＰ型埋め込み層（ＬＩ）３８が形成されている。Ｐ型埋め込み層３８は、シリコン基板３０とＰ型エピタキシャル層３１との境界部に形成されている。
素子形成領域３４は、深いＮ型ウェル層３９（ＨＶＮＷ）及びＮ型埋め込み層（ＢＬ）４０を有する。Ｎ型ウェル層３９は、高耐圧ウェル領域であり、素子分離領域３５によって分離されている。Ｎ型埋め込み層４０は、素子形成領域３４においてＮ型ウェル層３９に対してシリコン基板３０側に深さ方向に間隔を空けて形成されている。Ｎ型埋め込み層４０は、シリコン基板３０とＰ型エピタキシャル層３１との境界部に形成されている。
Ｎ型ウェル層３９の表層部には、Ｐ型ウェル層４１がＮ型ウェル層３９に取り囲まれるように形成されている。Ｐ型ウェル層４１は、Ｐ型不純物がドープされた領域である。Ｐ型不純物としては、例えばＢ（ホウ素）などを用いることができる。Ｐ型ウェル層４１は、Ｐ型不純物濃度が例えば１Ｅ＋１７〜１Ｅ＋１８ｃｍ−３となるようにＰ型不純物がドープされた領域である。
Ｐ型ウェル層４１の表面には、ゲート絶縁膜４２が形成されている。ゲート絶縁膜４２は、例えばシリコン酸化膜によって構成されている。ゲート絶縁膜４２の厚さは、例えば、１〜２０ｎｍである。
ゲート絶縁膜４２上には、ゲート電極４３が形成されている。ゲート電極４３は、例えば、Ｓｉ，Ｃｏ，Ｈｆ，Ｚｒ、Ａｌ、Ｔｉ、Ｔａ、Ｍｏなどからなり、その合金も含む。また、ゲート電極４３の厚さは、例えば、５０〜２５０ｎｍである。また、Ｐ型ウェル層４１の表面には、ゲート電極４３の側壁を全周に亘って取り囲むサイドウォール４４が形成されている。サイドウォール４４は、例えば、酸化シリコン、窒化シリコン、又はそれらの積層構造からなる。
Ｐ型ウェル層４１には、ゲート絶縁膜４２と対向する領域（チャネル領域）を含む一方側（図２Ａにおける左側）および他方側（図２Ａにおける右側）に、それぞれＮ型のソース領域４５及びＮ型のドレイン領域４６が形成されている。
本実施形態において第３トランジスタＭ３のチャネル領域は、Ｐ型ウェル層４１のうちゲート絶縁膜４２の下方であってソース領域４５とドレイン領域４６との間に配置されている。本実施形態において、第３トランジスタＭ３のチャネル領域は、Ｐ型ウェル層４１とゲート絶縁膜４２との界面を含む。なお、第３トランジスタＭ３のチャネル領域の不純物濃度は、Ｐ型ウェル層４１の不純物濃度と同一である。
ソース領域４５は、Ｎ型不純物が低濃度及び高濃度で二重拡散された構造をなしている。ソース領域４５は、Ｎ型不純物が低濃度で拡散されたＮ−型の低濃度ソース領域４７と、Ｎ型不純物が高濃度で拡散されたＮ＋型の高濃度ソース領域４８とを有する。
低濃度ソース領域４７は、Ｎ型不純物濃度が例えば５Ｅ＋１７〜５Ｅ＋１８ｃｍ−３となるようにＮ型不純物がドープされた領域であり、Ｐ型ウェル層４１の表面からその深さ方向に広がり、その一部がゲート絶縁膜４２の幅方向の一方側縁部に対向するように形成されている。低濃度ソース領域４７の深さは、例えば１００〜４００ｎｍである。
高濃度ソース領域４８は、Ｎ型不純物濃度が例えば５Ｅ＋１９〜５Ｅ＋２０ｃｍ−３となるようにＮ型不純物がドープされた領域であり、Ｐ型ウェル層４１の表面からその深さ方向に広がり、サイドウォール４４に対して自己整合的に形成されている。高濃度ソース領域４８の深さは、例えば５０〜２００ｎｍである。
ドレイン領域４６は、Ｎ型不純濃度が低濃度及び高濃度で二重拡散された構造をなしている。ドレイン領域４６は、Ｎ型不純物が低濃度で拡散されたＮ−型の低濃度ドレイン領域４９と、Ｎ型不純物が高濃度で拡散されたＮ＋型の高濃度ドレイン領域５０とを有する。
低濃度ドレイン領域４９は、Ｎ型不純物濃度が例えば５Ｅ＋１７〜５Ｅ＋１８ｃｍ−３となるようにＮ型不純物がドープされた領域であり、Ｐ型ウェル層４１の表面からその深さ方向に広がり、その一部がゲート絶縁膜４２の幅方向の他方側縁部に対向するように形成されている。低濃度ドレイン領域４９の深さは、例えば低濃度ソース領域４７の深さと同じである。
高濃度ドレイン領域５０は、Ｎ型不純物濃度が例えば５Ｅ＋１９〜５Ｅ＋２０ｃｍ−３となるようにＮ型不純物がドープされた領域であり、Ｐ型ウェル層４１の表面からその深さ方向に広がり、サイドウォール４４に対して自己整合的に形成されている。高濃度ドレイン領域５０の深さは、高濃度ソース領域４８の深さと同じである。
シリコン基板３０上には、絶縁膜としての第１絶縁層５１及び第２絶縁層５２がこの順に積層されている。
第１絶縁層５１は、Ｐ型エピタキシャル層３１の表面及びサイドウォール４４の側面に形成された膜５３と、膜５３上に形成された第１層間絶縁膜５４とを有する。膜５３は、例えば窒化シリコン（ＳｉＮ）からなる。第１層間絶縁膜５４は、例えば酸化シリコン（ＳｉＯ２）からなる。膜５３の厚さは例えば１０〜１００ｎｍであり、第１層間絶縁膜５４の厚さは例えば３００〜５００ｎｍである。
第２絶縁層５２は、酸化シリコン（ＳｉＯ２）からなる単層膜である。第２絶縁層５２の厚さは、例えば１００〜３００ｎｍである。
第１絶縁層５１及び第２絶縁層５２においてソース領域４５及びドレイン領域４６に対向する部分には、これらを連続して貫通するソースコンタクトホール５５及びドレインコンタクトホール５６が形成されている。
ソースコンタクトホール５５には、ソースコンタクトプラグ５７が埋設されている。ソースコンタクトプラグ５７は、Ｗ／ＴｉＮ／Ｔｉの積層構造からなり、ソース領域４５に接触（コンタクト）している。そして第２絶縁層５２上には、ソースコンタクトプラグ５７と一体をなす、Ａｌ／ＴｉＮ／Ｔｉの積層構造からなるソース配線５８が形成されている。
ドレインコンタクトホール５６には、ドレインコンタクトプラグ５９が埋設されている。ドレインコンタクトプラグ５９は、アルミニウムからなり、ドレイン領域４６に接触（コンタクト）している。そして第２絶縁層５２上には、ドレインコンタクトプラグ５９と一体をなす、アルミニウムからなるドレイン配線６０が形成されている。またゲート電極４３には、ゲート配線６１が接続されている。なお、第７トランジスタＭ７も第３トランジスタＭ３と同様の構成である。
図２Ｂに示すように、ＮチャネルＭＯＳＦＥＴである第１トランジスタＭ１は、第３トランジスタＭ３と同様に、Ｐ型エピタキシャル層３１の表層部に形成されている。図２Ｂに示されるＰ型エピタキシャル層３１においてトレンチ３２により分離（ＳＴＩ）されたアクティブ領域は、第１トランジスタＭ１が形成される素子形成領域３４である。第１トランジスタＭ１は、Ｐ型ウェル層の不純物濃度以外は、第３トランジスタＭ３と同一構造である。
第１トランジスタＭ１のＰ型ウェル層６２は、Ｐ型エピタキシャル層３１において第１トランジスタＭ１が形成される素子形成領域３４に形成されている。Ｐ型ウェル層６２の深さ及び幅は、第３トランジスタＭ３のＰ型ウェル層４１の深さ及び幅と概ね同じである。一方、Ｐ型ウェル層６２のＰ型不純物濃度は、第３トランジスタＭ３のＰ型ウェル層４１のＰ型不純物濃度よりも低い。詳細には、第３トランジスタＭ３のＰ型ウェル層４１のＰ型不純物濃度は、スケーリング則（比例縮小則）に沿ったＰ型不純物濃度である。第１トランジスタＭ１のＰ型ウェル層６２のＰ型不純物濃度は、スケーリング則に沿ったＰ型不純物濃度よりも低い。Ｐ型ウェル層６２のＰ型不純物濃度は、Ｐ型不純物濃度の低下に起因して素子特性が過度にずれない範囲で極力低いことが好ましい。一例では、Ｐ型ウェル層６２のＰ型不純物濃度は、第３トランジスタＭ３のＰ型ウェル層４１のＰ型不純物濃度の約１／２以下である。好ましくは、Ｐ型ウェル層６２のＰ型不純物濃度は、第３トランジスタＭ３のＰ型ウェル層４１のＰ型不純物濃度の約１／１０である。本実施形態のＰ型ウェル層６２のＰ型不純物濃度は、１Ｅ＋１６〜１Ｅ＋１７ｃｍ−３である。
本実施形態において第１トランジスタＭ１のチャネル領域は、Ｐ型ウェル層６２のうちゲート絶縁膜４２の下方であってソース領域４５とドレイン領域４６との間に配置されている。本実施形態において、第１トランジスタＭ１のチャネル領域は、Ｐ型ウェル層６２とゲート絶縁膜４２との界面を含む。なお、第１トランジスタＭ１のチャネル領域の不純物濃度は、Ｐ型ウェル層６２の不純物濃度と同一である。また、第２トランジスタＭ２は、第１トランジスタＭ１と同様の構成である。
図２Ｃに示すように、ＰチャネルＭＯＳＦＥＴである第６トランジスタＭ６は、第３トランジスタＭ３と同様に、Ｐ型エピタキシャル層３１の表層部に形成されている。図２Ｃに示されるＰ型エピタキシャル層３１においてトレンチ３２により分離（ＳＴＩ）されたアクティブ領域は、第６トランジスタＭ６が形成される素子形成領域３４である。
素子形成領域３４には、Ｎ型ウェル層６３を有する。Ｎ型ウェル層６３は、Ｎ型ウェル層３９の表層部においてＮ型ウェル層３９に取り囲まれるように形成されている。Ｎ型ウェル層６３は、Ｎ型不純物がドープされた領域である。Ｎ型不純物としては、例えばＰ（リン）などを用いることができる。Ｎ型ウェル層６３は、Ｎ型不純物濃度が例えば１Ｅ＋１７〜１Ｅ＋１８ｃｍ−３となるようにＮ型不純物がドープされた領域である。
Ｎ型ウェル層６３の表面には、第３トランジスタＭ３と同様に、ゲート絶縁膜４２が形成され、ゲート絶縁膜４２上には、ゲート電極４３が形成されている。ゲート絶縁膜４２及びゲート電極４３の材料及び厚さは、第３トランジスタＭ３のゲート絶縁膜４２及びゲート電極４３と同じである。また、Ｎ型ウェル層６３の表面には、ゲート電極４３の側壁を全周に亘って取り囲むサイドウォール４４が形成されている。サイドウォール４４は、例えば、酸化シリコンからなる。
Ｎ型ウェル層６３には、ゲート絶縁膜４２と対向する領域（チャネル領域）を含む一方側（図２Ｃにおける左側）および他方側（図２Ｃにおける右側）に、それぞれＰ型のソース領域６４及びＰ型のドレイン領域６５が形成されている。
本実施形態において第６トランジスタＭ６のチャネル領域は、Ｎ型ウェル層６３のうちゲート絶縁膜４２の下方であってソース領域６４とドレイン領域６５との間に配置されている。本実施形態において、第６トランジスタＭ６のチャネル領域は、Ｎ型ウェル層６３とゲート絶縁膜４２との界面を含む。なお、第６トランジスタＭ６のチャネル領域の不純物濃度は、Ｎ型ウェル層６３の不純物濃度と同一である。
ソース領域６４は、Ｐ型不純濃度が低濃度及び高濃度で二重拡散された構造をなしている。具体的には、Ｐ型不純物が低濃度で拡散されたＰ−型の低濃度ソース領域６６と、Ｐ型不純物が高濃度で拡散されたＰ＋型の高濃度ソース領域６７とを有する。
低濃度ソース領域６６は、Ｐ型不純物濃度が例えば５Ｅ＋１７〜５Ｅ＋１８ｃｍ−３となるようにＰ型不純物がドープされた領域であり、Ｎ型ウェル層６３の表面からその深さ方向に広がり、その一部がゲート絶縁膜４２の幅方向の一方側縁部に対向するように形成されている。低濃度ソース領域６６の深さは、例えば５０〜３００ｎｍである。
高濃度ソース領域６７は、Ｐ型不純物濃度が例えば１Ｅ＋１９〜１Ｅ＋２０ｃｍ−３となるようにＰ型不純物がドープされた領域であり、Ｎ型ウェル層６３の表面からその深さ方向に広がり、サイドウォール４４に対して自己整合的に形成されている。高濃度ソース領域６７の深さは、例えば５０〜１５０ｎｍである。
ドレイン領域６５は、Ｐ型不純濃度が低濃度及び高濃度で二重拡散された構造をなしている。ドレイン領域６５は、Ｐ型不純物が低濃度で拡散されたＰ−型の低濃度ドレイン領域６８と、Ｐ型不純物が高濃度で拡散されたＰ＋型の高濃度ドレイン領域６９とを有する。
低濃度ドレイン領域６８は、Ｐ型不純物濃度が例えば５Ｅ＋１７〜５Ｅ＋１８ｃｍ−３となるようにＰ型不純物がドープされた領域であり、Ｎ型ウェル層６３の表面からその深さ方向に広がり、その一部がゲート絶縁膜４２の幅方向の他方側縁部に対向するように形成されている。低濃度ドレイン領域６８の深さは、例えば低濃度ソース領域６６の深さと同じである。
高濃度ドレイン領域６９は、Ｐ型不純物濃度が例えば１Ｅ＋１９〜１Ｅ＋２０ｃｍ−３となるようにＰ型不純物がドープされた領域であり、Ｎ型ウェル層６３の表面からその深さ方向に広がり、サイドウォール４４に対して自己整合的に形成されている。高濃度ドレイン領域６９の深さは、高濃度ソース領域６７の深さと同じである。
Ｐ型エピタキシャル層３１上には、絶縁膜としての第１絶縁層５１及び第２絶縁層５２がこの順に積層されている。第１絶縁層５１及び第２絶縁層５２には、ソースコンタクトホール５５及びドレインコンタクトホール５６が形成され、ソースコンタクトプラグ５７及びドレインコンタクトプラグ５９がそれぞれ埋設されている。第６トランジスタＭ６の第１絶縁層５１、第２絶縁層５２、ソースコンタクトホール５５、ドレインコンタクトホール５６、ソースコンタクトプラグ５７、及びドレインコンタクトプラグ５９は、第３トランジスタＭ３の第１絶縁層５１、第２絶縁層５２、ソースコンタクトホール５５、ドレインコンタクトホール５６、ソースコンタクトプラグ５７、及びドレインコンタクトプラグ５９と同じ構造である。
図２Ｄに示すように、ＰチャネルＭＯＳＦＥＴである第４トランジスタＭ４は、第６トランジスタＭ６と同様に、Ｐ型エピタキシャル層３１の表層部に形成されている。第４トランジスタＭ４は、Ｎ型ウェル層の不純物濃度以外は、第６トランジスタＭ６と同一構造である。
第４トランジスタＭ４のＮ型ウェル層７０は、Ｐ型エピタキシャル層３１において第４トランジスタＭ４が形成される素子形成領域３４に形成されている。Ｎ型ウェル層７０の深さ及び幅は、第６トランジスタＭ６のＮ型ウェル層６３の深さ及び幅と概ね同じである。一方、Ｎ型ウェル層７０のＮ型不純物濃度は、第６トランジスタＭ６のＮ型ウェル層６３のＮ型不純物濃度よりも低い。詳細には、第６トランジスタＭ６のＮ型ウェル層６３のＮ型不純物濃度は、スケーリング則（比例縮小則）に沿ったＮ型不純物濃度である。第４トランジスタＭ４のＮ型ウェル層７０のＮ型不純物濃度は、スケーリング則に沿ったＮ型不純物濃度よりも低い。Ｎ型ウェル層７０のＮ型不純物濃度は、Ｎ型不純物濃度の低下に起因して素子特性が過度にずれない範囲で極力低いことが好ましい。素子特性が過度にずれない範囲とは、例えばしきい値電圧がずれてカレントミラー回路１３の機能が成り立たなくなってしまうＮ型不純物濃度の上限値よりも高い濃度である。一例では、Ｎ型ウェル層７０のＮ型不純物濃度は、第６トランジスタＭ６のＮ型ウェル層６３のＮ型不純物濃度の約１／２以下である。好ましくは、Ｎ型ウェル層７０のＮ型不純物濃度は、第６トランジスタＭ６のＮ型ウェル層６３のＮ型不純物濃度の約１／１０である。本実施形態のＮ型ウェル層７０のＰ型不純物濃度は、１Ｅ＋１６〜１Ｅ＋１７ｃｍ−３である。
本実施形態において第４トランジスタＭ４のチャネル領域は、Ｎ型ウェル層７０のうちゲート絶縁膜４２の下方であってソース領域６４とドレイン領域６５との間に配置されている。本実施形態において、第４トランジスタＭ４のチャネル領域は、Ｎ型ウェル層７０とゲート絶縁膜４２との界面を含む。なお、第４トランジスタＭ４のチャネル領域の不純物濃度は、Ｎ型ウェル層７０の不純物濃度と同一である。また、第５トランジスタＭ５は、第４トランジスタＭ４と同一構造である。
〔トランジスタの製造方法〕
図３Ａ〜図３Ｍを参照して、第１トランジスタＭ１、第３トランジスタＭ３、第４トランジスタＭ４、及び第６トランジスタＭ６の製造方法について説明する。なお、図３Ａ〜図３Ｍでは、説明の便宜上、第１トランジスタＭ１、第３トランジスタＭ３、第４トランジスタＭ４、及び第６トランジスタＭ６が隣り合うように形成されたと仮定している。
これらトランジスタの製造方法は、エピタキシャル層形成工程（図３Ａ）、アイソレーション形成工程（図３Ｂ及び図３Ｃ）、ウェル形成工程（図３Ｄ〜図３Ｇ）、ゲート形成工程（図３Ｈ及び図３Ｉ）、ソース・ドレイン形成工程（図３Ｊ〜図３Ｌ）、及び配線工程（図３Ｍ）を有する。
図３Ａに示すように、Ｐ型のシリコン基板３０が準備され、例えば熱酸化法によって、シリコン基板３０の表面上に熱酸化膜７１が形成される。次に、シリコン基板３０の表面に対して、Ｎ型埋め込み層４０のためのイオン注入が行われる。例えば、Ｎ型不純物イオンとして砒素イオンが注入される。その後、注入したイオンを活性化するためのドライブ処理（熱処理）が実行される。次に、Ｐ型埋め込み層３８のためのイオン注入が行われる。例えば、Ｐ型不純物イオンとしてボロンが注入される。
そしてシリコン基板３０上にＰ型エピタキシャル層３１が成長させられる。具体的には、Ｐ型不純物（例えばボロン）を添加しながら、シリコン結晶がエピタキシャル成長させられる。Ｐ型エピタキシャル層３１の厚さは例えば５μｍ程度とされる。このエピタキシャル成長の際の熱によって、シリコン基板３０に注入されたＮ型不純物及びＰ型不純物がシリコン基板３０及びＰ型エピタキシャル層３１内に拡散する。これにより、シリコン基板３０とＰ型エピタキシャル層３１との境界部にＰ型埋め込み層３８及びＮ型埋め込み層４０が形成される。
図３Ｂに示すように、例えばＣＶＤ（Chemical Vapor Deposition：化学気相成長）法により、熱酸化膜７１の全域を被覆するように窒化膜７２が形成され、例えばフォトリソグラフィ及びエッチングにより、窒化膜７２及び熱酸化膜７１にトレンチ３２を形成すべき領域を露出させる開口７３が選択的に形成される。次に、窒化膜７２及び熱酸化膜７１をマスクとするエッチングにより、Ｐ型エピタキシャル層３１の不要な部分が除去されてトレンチ３２が形成される。次に、例えば熱酸化法によって、トレンチ３２の側面及び底面に薄いライナー酸化膜（図示略）が形成される。次に、例えばＣＶＤ法によって、トレンチ３２を埋めて窒化膜７２の全域を被覆するように酸化シリコンからなる絶縁膜７４（酸化シリコン膜）が形成される。
次に、図３Ｃに示すように、トレンチ３２に絶縁体となるシリコン酸化膜３３が埋め込まれる。これにより、第１トランジスタＭ１、第３トランジスタＭ３、第４トランジスタＭ４、及び第６トランジスタＭ６を形成するための素子形成領域３４を区画する素子分離領域３５が形成される。そして、窒化膜７２及び熱酸化膜７１がエッチングによって順に除去される。
図３Ｄに示すように、第１トランジスタＭ１、第３トランジスタＭ３、第４トランジスタＭ４、及び第６トランジスタＭ６を形成するための素子形成領域３４のそれぞれには、高耐圧のＮ型ウェル層３９が形成される。具体的には、素子形成領域３４のそれぞれにＮ型不純物イオンが注入される。
図３Ｅに示すように、素子分離領域３５のそれぞれには、Ｐ型ドリフト層３７が形成される。具体的には、素子分離領域３５のそれぞれにＰ型不純物イオンが注入される。例えばＰ型不純物イオンとしてはボロンイオンが用いられる。その後、熱処理としてアニール処理が行われ、注入されたＮ型不純物イオン及びＰ型不純物イオンが活性化される。
図３Ｆに示すように、第３トランジスタＭ３に対応する素子形成領域３４のＮ型ウェル層３９の表層部にはＰ型ウェル層４１が形成され、第６トランジスタＭ６に対応する素子形成領域３４の表層部にはＮ型ウェル層６３が形成される。つまり、図３Ｆに示すように、半導体基板であるシリコン基板３０において第３トランジスタＭ３が形成される領域及び第６トランジスタＭ６が形成される領域にチャネル領域が形成される工程は、第２の工程となる。具体的には、第３トランジスタＭ３の素子形成領域３４を露出させる開口を有するイオン注入マスク（図示略）が、第１トランジスタＭ１、第４トランジスタＭ４、及び第６トランジスタＭ６の素子形成領域３４及び素子分離領域３５を被覆するように形成される。そしてこのイオン注入マスクの開口を通じてＰ型不純物イオンが注入される。つまり、半導体基板であるシリコン基板３０において第３トランジスタＭ３が形成される領域に不純物イオンが注入される一方、第１トランジスタＭ１、第４トランジスタＭ４、及び第６トランジスタＭ６が形成される領域に不純物イオンが注入されないように選択的にイオン注入を行うことにより、第３トランジスタＭ３が形成される領域にチャネル領域を形成する。例えばＰ型不純物イオンとしてはボロンイオンが用いられる。次に、第６トランジスタＭ６の素子形成領域３４を露出させる開口を有するイオン注入マスク（図示略）が、第１トランジスタＭ１、第３トランジスタＭ３、及び第４トランジスタＭ４の素子形成領域３４及び素子分離領域３５を被覆するように形成される。そしてこのイオン注入マスクの開口を通じてＮ型不純物イオンが注入される。つまり、シリコン基板３０において第６トランジスタＭ６が形成される領域に不純物イオンが注入される一方、第１トランジスタＭ１、第３トランジスタＭ３、及び第４トランジスタＭ４が形成される領域に不純物イオンが注入されないように選択的にイオン注入を行うことにより、第６トランジスタＭ６が形成される領域にチャネル領域を形成する。例えばＮ型不純物イオンとしては砒素イオン及びリンイオンが用いられる。なお、本実施形態では、第３トランジスタＭ３のＰ型ウェル層４１が形成された後、第６トランジスタＭ６のＮ型ウェル層６３が形成されたが、第６トランジスタＭ６のＮ型ウェル層６３が形成された後、第３トランジスタＭ３のＰ型ウェル層４１が形成されてもよい。
図３Ｇに示すように、第１トランジスタＭ１のＮ型ウェル層３９の表層部にはＰ型ウェル層６２が形成され、第４トランジスタＭ４のＮ型ウェル層３９の表層部にはＮ型ウェル層７０が形成される。つまり、図３Ｇに示すように、半導体基板であるシリコン基板３０において第１トランジスタＭ１が形成される領域及び第４トランジスタＭ４が形成される領域にチャネル領域が形成される工程は、第１の工程となる。具体的には、第１トランジスタＭ１の素子形成領域３４を露出させる開口を有するイオン注入マスク（図示略）が、第３トランジスタＭ３、第４トランジスタＭ４、及び第６トランジスタＭ６の素子形成領域３４及び素子分離領域３５を被覆するように形成される。そしてこのイオン注入マスクの開口を通じてＰ型不純物イオンが注入される。つまり、半導体基板であるシリコン基板３０において第１トランジスタＭ１が形成される領域に不純物イオンが注入される一方、第３トランジスタＭ３、第４トランジスタＭ４、及び第６トランジスタＭ６が形成される領域に不純物イオンが注入されないように選択的にイオン注入を行うことにより、第３トランジスタＭ３が形成される領域にチャネル領域を形成する。例えばＰ型不純物イオンとしてはボロンイオンが用いられる。ここで、第１トランジスタＭ１のＰ型ウェル層４１のＰ型不純物濃度が、第３トランジスタＭ３のＰ型ウェル層４１のＰ型不純物濃度よりも低くなるようにイオン注入を行う。例えば、第１トランジスタＭ１のＰ型ウェル層６２のＰ型不純物濃度が、第３トランジスタＭ３のＰ型ウェル層４１のＰ型不純物濃度の約１／２程度となるようにイオン注入を行う。好ましくは、第１トランジスタＭ１のＰ型ウェル層６２のＰ型不純物濃度が、第３トランジスタＭ３のＰ型ウェル層４１のＰ型不純物濃度の約１／１０となるようにイオン注入を行う。
次に、第４トランジスタＭ４の素子形成領域３４を露出させる開口を有するイオン注入マスク（図示略）が、第１トランジスタＭ１、第３トランジスタＭ３、及び第６トランジスタＭ６の素子形成領域３４及び素子分離領域３５を被覆するように形成される。そしてこのイオン注入マスクの開口を通じてＮ型不純物イオンが注入される。つまり、半導体基板であるシリコン基板３０において第４トランジスタＭ４が形成される領域に不純物イオンが注入される一方、第１トランジスタＭ１、第３トランジスタＭ３、及び第６トランジスタＭ６が形成される領域に不純物イオンが注入されないように選択的にイオン注入を行うことにより、第４トランジスタＭ４が形成される領域にチャネル領域を形成する。例えばＮ型不純物イオンとしては砒素イオン及びリンイオンが用いられる。ここで、第４トランジスタＭ４のＮ型ウェル層７０のＮ型不純物濃度が、第６トランジスタＭ６のＮ型ウェル層６３のＮ型不純物濃度よりも低くなるようにイオン注入を行う。例えば、第４トランジスタＭ４のＮ型ウェル層７０のＮ型不純物濃度が、第６トランジスタＭ６のＮ型ウェル層６３のＮ型不純物濃度の約１／２以下となるようにイオン注入を行う。好ましくは、第４トランジスタＭ４のＮ型ウェル層７０のＮ型不純物濃度が、第６トランジスタＭ６のＮ型ウェル層６３のＮ型不純物濃度の約１／１０となるようにイオン注入を行う。なお、本実施形態では、第１トランジスタＭ１のＰ型ウェル層６２が形成された後、第４トランジスタＭ４のＮ型ウェル層７０が形成されたが、第４トランジスタＭ４のＮ型ウェル層７０が形成された後、第１トランジスタＭ１のＰ型ウェル層６２が形成されてもよい。つまり、本実施形態では、第２の工程の後に第１の工程が行われたが、第１の工程の後に第２の工程を行ってもよい。
図３Ｈに示すように、Ｐ型エピタキシャル層３１の各素子形成領域３４における表面には、例えば熱酸化法によって熱酸化膜７５が形成される。次に、熱酸化膜７５及びシリコン酸化膜３３を被覆するようにポリシリコン膜７６が形成される。
図３Ｉに示すように、例えばフォトリソグラフィ及びエッチングにより、第１トランジスタＭ１、第３トランジスタＭ３、第４トランジスタＭ４、及び第６トランジスタＭ６の素子形成領域３４には、熱酸化膜７５及びポリシリコン膜７６の不要な部分が除去されて所定の形状にパターニングされたゲート絶縁膜４２及びゲート電極４３が形成される。そして、例えばＣＶＤ法によりＰ型エピタキシャル層３１上に窒化膜／酸化膜の積層膜（図示略）が形成された後、選択的にエッチングされて各ゲート電極４３の側面にサイドウォール４４が形成される。
図３Ｊに示すように、第１トランジスタＭ１及び第３トランジスタＭ３の素子形成領域３４に低濃度ソース領域４７及び低濃度ドレイン領域４９が形成され、第４トランジスタＭ４及び第６トランジスタＭ６の素子形成領域３４に低濃度ソース領域６６及び低濃度ドレイン領域６８が形成される。具体的には、第１トランジスタＭ１及び第３トランジスタＭ３の素子形成領域３４を露出させる開口を有するイオン注入マスク（図示略）が、第４トランジスタＭ４及び第６トランジスタＭ６の素子形成領域３４及び素子分離領域３５を被覆するように形成される。そしてこのイオン注入マスクの開口を通じてＮ型不純物イオンが注入される。次に、上記イオン注入マスクを除去し、第４トランジスタＭ４及び第６トランジスタＭ６の素子形成領域３４を露出させる開口を有するイオン注入マスク（図示略）が、第１トランジスタＭ１及び第３トランジスタＭ３の素子形成領域３４及び素子分離領域３５を被覆するように形成される。そしてこのイオン注入マスクの開口を通じてＰ型不純物イオンが注入される。例えば、Ｐ型不純物イオンとしてはＢＦ２イオンが用いられる。なお、本実施形態では、低濃度ソース領域４７及び低濃度ドレイン領域４９が形成された後、低濃度ソース領域６６及び低濃度ドレイン領域６８が形成されたが、低濃度ソース領域６６及び低濃度ドレイン領域６８が形成された後、低濃度ソース領域４７及び低濃度ドレイン領域４９が形成されてもよい。
図３Ｋに示すように、第１トランジスタＭ１及び第３トランジスタＭ３の素子形成領域３４に高濃度ソース領域４８及び高濃度ドレイン領域５０が形成され、第４トランジスタＭ４及び第６トランジスタＭ６の素子形成領域３４に高濃度ソース領域６７及び高濃度ドレイン領域６９が形成される。具体的には、第１トランジスタＭ１及び第３トランジスタＭ３の素子形成領域３４を露出させる開口を有するイオン注入マスク（図示略）が、第４トランジスタＭ４及び第６トランジスタＭ６の素子形成領域３４及び素子分離領域３５を被覆するように形成される。そしてこのイオン注入マスクの開口を通じてＮ型不純物イオンが注入される。次に、上記イオン注入マスクを除去し、第４トランジスタＭ４及び第６トランジスタＭ６の素子形成領域３４を露出させる開口を有するイオン注入マスク（図示略）が、第１トランジスタＭ１及び第３トランジスタＭ３の素子形成領域３４及び素子分離領域３５を被覆するように形成される。そしてこのイオン注入マスクの開口を通じてＰ型不純物イオンが注入される。例えば、Ｐ型不純物イオンとしてはボロンイオンが用いられる。なお、本実施形態では、高濃度ソース領域４８及び高濃度ドレイン領域５０が形成された後、高濃度ソース領域６７及び高濃度ドレイン領域６９が形成されたが、高濃度ソース領域６７及び高濃度ドレイン領域６９が形成された後、高濃度ソース領域４８及び高濃度ドレイン領域５０が形成されてもよい。
図３Ｌに示すように、第１トランジスタＭ１及び第３トランジスタＭ３の素子形成領域３４に形成された高濃度ソース領域４８、高濃度ドレイン領域５０、及びゲート電極４３の表面にシリサイド層７７が形成される。また第４トランジスタＭ４及び第６トランジスタＭ６の素子形成領域３４に形成された高濃度ソース領域６７、高濃度ドレイン領域６９、及びゲート電極４３の表面にシリサイド層７７が形成される。具体的には、Ｐ型エピタキシャル層３１の表面に例えばＰＶＤ法によってコバルト膜（図示略）が形成された後、加熱処理が行われる。これにより、各素子形成領域３４における高濃度ソース領域４８、６７、高濃度ドレイン領域５０、６９、及びゲート電極４３のコバルト膜がシリサイド層７７に変化する一方、各素子分離領域３５におけるシリコン酸化膜３３上のコバルト膜はコバルトのままとなる。そして、例えば薬液処理によって各シリコン酸化膜３３上のコバルトが選択的に除去される。
図３Ｍに示すように、第１絶縁層５１、第２絶縁層５２、ソース配線５８、及びドレイン配線６０が形成される。具体的には、例えばＣＶＤ法によってＰ型エピタキシャル層３１上に窒化膜及び酸化膜が連続して積層されて膜５３及び第１層間絶縁膜５４が形成される。そして例えばＣＭＰ処理によって第１層間絶縁膜５４が研磨される。次に、第１層間絶縁膜５４上に酸化シリコン膜としての第２絶縁層５２が積層するように形成される。次に、フォトリソグラフィ及びエッチングによって各素子形成領域３４には、第２絶縁層５２及び第１絶縁層５１にソースコンタクトホール５５及びドレインコンタクトホール５６が形成され、ソースコンタクトプラグ５７、ドレインコンタクトプラグ５９、ソース配線５８、及びドレイン配線６０の材料であるＴｉ／ＴｉＮ／Ａｌが第２絶縁層５２上に堆積される。そしてフォトリソグラフィ及びエッチングによってＴｉ／ＴｉＮ／Ａｌ積層膜がパターニングされてソースコンタクトプラグ５７、ドレインコンタクトプラグ５９、ソース配線５８、及びドレイン配線６０が形成される。またゲート配線６１（図３Ｍでは図示略）が形成される。以上により、第１トランジスタＭ１、第３トランジスタＭ３、第４トランジスタＭ４、及び第６トランジスタＭ６が製造される。
なお、第２トランジスタＭ２は第１トランジスタＭ１と同様に製造され、第５トランジスタＭ５は第４トランジスタＭ４と同様に製造され、第７トランジスタＭ７は第３トランジスタＭ３と同様に製造される。また、第１トランジスタＭ１と第２トランジスタＭ２とは同時に形成され、第４トランジスタＭ４と第５トランジスタＭ５とは同時に形成され、第３トランジスタＭ３と第７トランジスタＭ７とは同時に形成される。
図４Ａ，図４Ｂ，図５を参照して、本実施形態の作用及び効果について説明する。なお、図４Ａ及び図４Ｂは、ゲート電極４３とチャネル領域との界面における原子配列を模式的に示す図であり、図４Ａは、チャネル領域の不純物濃度が低い場合の電子の動きの一例を示し、図４Ｂは、チャネル領域の不純物濃度が高い場合の電子の動きの一例を示す。言い換えれば、図４Ｂは、チャネル領域の不純物濃度が第１濃度である高濃度トランジスタのチャネル領域の電子の動きの一例を示し、図４Ａは、チャネル領域の不純物濃度が第１濃度よりも低い第２濃度である低濃度トランジスタのチャネル領域の電子の動きの一例を示している。なお、図４Ａ及び図４Ｂにおける網掛けの円は不純物である。
集積回路のロジック集積度の向上のため、トランジスタの微細化が行われている。例えば、各トランジスタＭ１〜Ｍ７の最小寸法のサイズは、０．０５〜１０μｍであると好ましく、本実施形態では例えば０．１３μｍである。このようなトランジスタの微細化に伴い、集積回路の出力信号の１／ｆノイズ（フリッカノイズ）が大きくなる場合がある。
本願発明者らは、出力信号の１／ｆノイズがドレイン電流の揺らぎに起因し、当該ドレイン電流の揺らぎはトランジスタの移動度の揺らぎに起因していることに着目した。また、上記移動度の揺らぎの一因として、チャネル領域の不純物濃度に着目した。
詳述すると、図４Ａ及び図４Ｂに示すように、電子は不純物との散乱を受けながら、移動するため、チャネル領域の不純物濃度が高い場合の電子の移動軌跡（図４Ｂの矢印）は、チャネル領域の不純物濃度が低い場合の電子の移動軌跡（図４Ａの矢印）よりも複雑になる。このため、チャネル領域の不純物濃度が高い場合の移動度の揺らぎは、チャネル領域の不純物濃度が低い場合の移動度の揺らぎよりも大きくなる。
特に、通常、トランジスタの微細化を行う場合には、各トランジスタのショートチャネル効果を抑制するため、スケーリング則に基づいてチャネル領域の不純物濃度を高くすることが想定される。すると、不純物との散乱が生じ易く、移動度の揺らぎが大きくなり易い。
そこで、本願発明者らは、集積回路を構成する複数のトランジスタのうちの一部のトランジスタにおけるチャネル領域の不純物濃度を、他のトランジスタにおけるチャネル領域の不純物濃度よりも低くすることにより、移動度の揺らぎを小さくすることを知見した。すなわち本願発明者らは、集積回路の複数のトランジスタが、チャネル領域の不純物濃度が第１濃度である高濃度トランジスタと、チャネル領域の不純物濃度が第１濃度よりも低い第２濃度である低濃度トランジスタとを含むことにより、移動度の揺らぎを小さくすることを知見した。
また、本実施形態では、各トランジスタＭ１〜Ｍ７のうちのオペアンプ１の出力信号Ｓｏｕｔの１／ｆノイズの影響を受け難い第３トランジスタＭ３、第６トランジスタＭ６、及び第７トランジスタＭ７のＰ型ウェル層４１及びＮ型ウェル層６３の不純物濃度を比較的高くした。一方、本実施形態では、各トランジスタＭ１〜Ｍ７のうちのオペアンプ１の出力信号Ｓｏｕｔの１／ｆノイズの影響を受け易い第１トランジスタＭ１、第２トランジスタＭ２、第４トランジスタＭ４、及び第５トランジスタＭ５のＰ型ウェル層６２及びＮ型ウェル層７０の不純物濃度をスケーリング則に拠らず、比較的低い不純物濃度にした。具体的には、第１トランジスタＭ１、第２トランジスタＭ２、第４トランジスタＭ４、及び第５トランジスタＭ５のＰ型ウェル層６２及びＮ型ウェル層７０の不純物濃度（第２濃度）を、第３トランジスタＭ３、第６トランジスタＭ６、及び第７トランジスタＭ７のＰ型ウェル層４１及びＮ型ウェル層６３の不純物濃度（第１濃度）の約１／１０とした。これにより、出力信号Ｓｏｕｔの１／ｆノイズの影響を受け易いトランジスタの移動度の揺らぎが小さくなる。
図５の実線は、第１トランジスタＭ１、第２トランジスタＭ２、第４トランジスタＭ４、及び第５トランジスタＭ５のＰ型ウェル層６２及びＮ型ウェル層７０の不純物濃度が、第３トランジスタＭ３、第６トランジスタＭ６、及び第７トランジスタＭ７のＰ型ウェル層４１及びＮ型ウェル層６３の不純物濃度と等しい場合の入力換算雑音電圧を示している。図５の破線は、第１トランジスタＭ１、第２トランジスタＭ２、第４トランジスタＭ４、及び第５トランジスタＭ５のＰ型ウェル層６２及びＮ型ウェル層７０の不純物濃度が、第３トランジスタＭ３、第６トランジスタＭ６、及び第７トランジスタＭ７のＰ型ウェル層４１及びＮ型ウェル層６３の不純物濃度の約１／２の場合の入力換算雑音電圧を示している。図５の二点鎖線は、第１トランジスタＭ１、第２トランジスタＭ２、第４トランジスタＭ４、及び第５トランジスタＭ５のＰ型ウェル層６２及びＮ型ウェル層７０の不純物濃度が、第３トランジスタＭ３、第６トランジスタＭ６、及び第７トランジスタＭ７のＰ型ウェル層４１及びＮ型ウェル層６３の不純物濃度の約１／１０の場合の入力換算雑音電圧を示している。図５に示すように、第１トランジスタＭ１、第２トランジスタＭ２、第４トランジスタＭ４、及び第５トランジスタＭ５のＰ型ウェル層６２及びＮ型ウェル層７０の不純物濃度が低くなるにつれて入力換算雑音電圧、すなわち出力信号Ｓｏｕｔの１／ｆノイズが低減されることが分かる。
本実施形態によれば、以下の効果が得られる。
（１−１）オペアンプ１の差動対１１を構成する第１トランジスタＭ１及び第２トランジスタＭ２のＰ型ウェル層６２の不純物濃度がオペアンプ１の最終段としての出力段２０を構成する第６トランジスタＭ６のＮ型ウェル層６３の不純物濃度及び第７トランジスタＭ７のＰ型ウェル層４１よりも低い。この構成によれば、オペアンプ１において出力信号Ｓｏｕｔの１／ｆノイズの影響を受け易い差動対１１を構成する各トランジスタＭ１，Ｍ２のＰ型ウェル層６２の不純物濃度を低くすることにより、移動度の揺らぎを抑制でき、ドレイン電流の揺らぎを抑制できる。したがって、オペアンプ１の１／ｆノイズを効果的に低減できる。
一方、オペアンプ１の駆動電流に寄与する最終段の第６トランジスタＭ６のＮ型ウェル層６３の不純物濃度及び第７トランジスタＭ７のＰ型ウェル層４１の不純物濃度を相対的に高くすることにより、各トランジスタＭ６，Ｍ７のしきい値の変動を抑制できる。これにより、オペアンプ１の動作の安定化を図ることができる。
詳述すると、オペアンプ１に含まれる複数のトランジスタには、安定したしきい値が求められるものが含まれている。このような安定したしきい値が求められるトランジスタに対して各トランジスタＭ１，Ｍ２のような低濃度のトランジスタが用いられると、オペアンプ１の動作が不安定なものとなってしまう恐れがある。
この点、本実施形態では、オペアンプ１内に、各トランジスタＭ１，Ｍ２のような低濃度のトランジスタと、各トランジスタＭ６，Ｍ７のような高濃度のトランジスタとの双方が存在していることにより、１／ｆノイズを効果的に低減しつつ、オペアンプ１の動作の安定化を図ることができる。
（１−２）オペアンプ１のカレントミラー回路１３を構成する第４トランジスタＭ４及び第５トランジスタＭ５のＮ型ウェル層７０の不純物濃度がオペアンプ１の最終段としての出力段２０を構成する第６トランジスタＭ６のＮ型ウェル層６３の不純物濃度及び第７トランジスタＭ７のＰ型ウェル層４１よりも低い。この構成によれば、オペアンプ１において出力信号Ｓｏｕｔの１／ｆノイズの影響を受け易いカレントミラー回路１３を構成する各トランジスタＭ４，Ｍ５のＮ型ウェル層７０の不純物濃度を低くすることにより、移動度の揺らぎを抑制でき、ドレイン電流の揺らぎを抑制できる。したがって、オペアンプ１の１／ｆノイズを効果的に低減できる。
（１−３）テイル電流源１２を構成する第３トランジスタＭ３と、出力段２０を構成する第７トランジスタＭ７とは、同一導電型のＭＯＳＦＥＴ（ＮチャネルＭＯＳＦＥＴ）であり、第３トランジスタＭ３のＰ型ウェル層４１と第７トランジスタＭ７のＰ型ウェル層４１とが同じ不純物濃度である。この構成によれば、第３トランジスタＭ３のＰ型ウェル層４１を形成する工程と、第７トランジスタＭ７のＰ型ウェル層４１を形成する工程とを一括に行うことができるため、オペアンプ１を製造する工程を簡略化することができる。
なお、図１に示すオペアンプ１は、図６に示すオペアンプ１Ａのように変更できる。オペアンプ１Ａは、各トランジスタＭ１〜Ｍ７の種類が主に異なる。
差動対１１の第１トランジスタＭ１及び第２トランジスタＭ２、並びにテイル電流源１２の第３トランジスタＭ３は、ＰチャネルＭＯＳＦＥＴである。第３トランジスタＭ３のソースは第１の電源配線２に接続され、第３トランジスタＭ３のドレインは第１トランジスタＭ１及び第２トランジスタＭ２のソースに接続されている。
カレントミラー回路１３の第４トランジスタＭ４及び第５トランジスタＭ５は、ＮチャネルＭＯＳＦＥＴである。第４トランジスタＭ４及び第５トランジスタＭ５のソースは、第２の電源配線３に接続され、第４トランジスタＭ４のドレインは第１トランジスタＭ１のドレインに接続され、第５トランジスタＭ５のドレインは第２トランジスタＭ２のドレインに接続されている。
出力段２０の第６トランジスタＭ６はＮチャネルＭＯＳＦＥＴであり、第７トランジスタＭ７はＰチャネルＭＯＳＦＥＴである。第６トランジスタＭ６のソースは第２の電源配線３に接続され、第７トランジスタＭ７のソースは第１の電源配線２に接続されている。
オペアンプ１Ａにおいては、本実施形態のオペアンプ１と同様に、第１トランジスタＭ１、第２トランジスタＭ２、第４トランジスタＭ４、及び第５トランジスタＭ５のＰ型ウェル層６２及びＮ型ウェル層７０の不純物濃度を、第３トランジスタＭ３、第６トランジスタＭ６、及び第７トランジスタＭ７のＰ型ウェル層４１及びＮ型ウェル層６３の不純物濃度よりも低くしている。このような構成のオペアンプ１Ａにおいても、本実施形態のオペアンプ１と同様の効果が得られる。
（第２実施形態）
図１、及び図７Ａ〜図９Ｂを参照して、第２実施形態のオペアンプ１について説明する。本実施形態のオペアンプ１は、第１実施形態のオペアンプ１に比べ、オペアンプ１の出力信号Ｓｏｕｔの１／ｆノイズを低減するために工夫するトランジスタの構造が異なる。
図７Ａに示すように、本実施形態の第１トランジスタＭ１は、埋め込みチャネル型に変更された点以外は、第１実施形態の第３トランジスタＭ３と同一構造である。すなわち本実施形態の第１トランジスタＭ１におけるＰ型ウェル層７８のＰ型不純物濃度は、第１実施形態の第１トランジスタＭ１におけるＰ型ウェル層６２（図２Ｂ参照）のＰ型不純物濃度とは異なり、第３トランジスタＭ３のＰ型ウェル層４１（図２Ａ参照）のＰ型不純物濃度と同じである。
Ｐ型ウェル層７８においてゲート絶縁膜４２と対向する領域（チャネル領域）には、埋め込みチャネル層７９が形成されている。埋め込みチャネル層７９は、ソース領域４５及びドレイン領域４６と同じ導電型の領域（層）である。すなわち埋め込みチャネル層７９は、Ｎ型不純物がドープされたソース領域４５及びドレイン領域４６と同じＮ型の領域（層）である。埋め込みチャネル層７９は、Ｐ型ウェル層７８の内部に形成されている。詳細には、埋め込みチャネル層７９は、Ｐ型ウェル層７８とゲート絶縁膜４２との界面に対して下方に離間した位置に形成されている。
このように、本実施形態において第１トランジスタＭ１のチャネル領域（埋め込みチャネル層７９）は、Ｐ型ウェル層７８のうちゲート絶縁膜４２の下方であってソース領域４５とドレイン領域４６との間に配置されている。本実施形態において、第１トランジスタＭ１のチャネル領域（埋め込みチャネル層７９）は、Ｐ型ウェル層７８とゲート絶縁膜４２との界面を含まない。なお、第１トランジスタＭ１のチャネル領域（埋め込みチャネル層７９）の合計不純物濃度は、Ｐ型ウェル層７８の不純物濃度よりも高い。また、第２トランジスタＭ２は、第１トランジスタＭ１と同様の構成である。
図７Ｂに示すように、第４トランジスタＭ４は、埋め込みチャネル型に変更された点以外は、第６トランジスタＭ６と同一構造である。すなわち本実施形態の第４トランジスタＭ４におけるＮ型ウェル層８０のＮ型不純物濃度は、第１実施形態の第４トランジスタＭ４におけるＮ型ウェル層７０（図２Ｄ参照）のＮ型不純物濃度とは異なり、第６トランジスタＭ６のＮ型ウェル層６３（図２Ｃ参照）のＮ型不純物濃度と同じである。
Ｎ型ウェル層８０においてゲート絶縁膜４２と対向する領域（チャネル領域）には、埋め込みチャネル層８１が形成されている。埋め込みチャネル層８１は、ソース領域６４及びドレイン領域６５と同じ導電型の領域（層）である。すなわち埋め込みチャネル層８１は、Ｐ型不純物がドープされたソース領域６４及びドレイン領域６５と同じＰ型の領域（層）である。埋め込みチャネル層８１は、Ｎ型ウェル層８０の内部に形成されている。詳細には、埋め込みチャネル層８１は、Ｎ型ウェル層８０とゲート絶縁膜４２との界面に対して下方に離間した位置に形成されている。
このように、本実施形態において第４トランジスタＭ４のチャネル領域（埋め込みチャネル層８１）は、Ｎ型ウェル層８０のうちゲート絶縁膜４２の下方であってソース領域６４とドレイン領域６５との間に配置されている。本実施形態において、第４トランジスタＭ４のチャネル領域（埋め込みチャネル層８１）は、Ｎ型ウェル層８０とゲート絶縁膜４２との界面を含まない。なお、第４トランジスタＭ４のチャネル領域（埋め込みチャネル層８１）の合計不純物濃度は、Ｎ型ウェル層８０の不純物濃度よりも高い。また、第５トランジスタＭ５は、第４トランジスタＭ４と同様の構成である。
〔トランジスタの製造方法〕
図８Ａ及び図８Ｂを参照して、第１トランジスタＭ１、第３トランジスタＭ３、第４トランジスタＭ４、及び第６トランジスタＭ６の製造方法について説明する。なお、図８Ａ及び図８Ｂでは、説明の便宜上、第１トランジスタＭ１、第３トランジスタＭ３、第４トランジスタＭ４、及び第６トランジスタＭ６が隣り合うように形成されたと仮定している。本実施形態のトランジスタの製造方法は、第１実施形態のトランジスタの製造方法に比べ、ウェル形成工程が異なる。以下の説明では、ウェル形成工程について主に説明する。
ウェル形成工程において、Ｐ型エピタキシャル層３１の素子形成領域３４に高耐圧のＮ型ウェル層３９を形成する工程、及びＰ型エピタキシャル層３１の素子分離領域３５にＰ型ドリフト層３７を形成する工程は、第１実施形態と同様である。
図８Ａに示すように、第１トランジスタＭ１のＮ型ウェル層３９の表層部にはＰ型ウェル層７８が形成され、第３トランジスタＭ３のＮ型ウェル層３９の表層部にはＰ型ウェル層４１が形成される。第４トランジスタＭ４のＮ型ウェル層３９の表層部にはＮ型ウェル層８０が形成され、第６トランジスタＭ６のＮ型ウェル層３９の表層部にはＮ型ウェル層６３が形成される。具体的には、第１トランジスタＭ１及び第３トランジスタＭ３の素子形成領域３４を露出させる開口を有するイオン注入マスク（図示略）が、第４トランジスタＭ４及び第６トランジスタＭ６の素子形成領域３４及び素子分離領域３５を被覆するように形成される。そしてこのイオン注入マスクの開口を通じてＰ型不純物イオンが注入される。例えばＰ型不純物イオンとしてはボロンイオンが用いられる。次に、上記イオン注入マスクを除去し、第４トランジスタＭ４及び第６トランジスタＭ６の素子形成領域３４を露出させる開口を有するイオン注入マスク（図示略）が、第１トランジスタＭ１及び第３トランジスタＭ３の素子形成領域３４及び素子分離領域３５を被覆するように形成される。そしてこのイオン注入マスクの開口を通じてＮ型不純物イオンが注入される。例えばＮ型不純物イオンとしては砒素イオン及びリンイオンが用いられる。このように、第１トランジスタＭ１のＰ型ウェル層７８のＰ型不純物濃度と第３トランジスタＭ３のＰ型ウェル層４１の不純物濃度とは互いに等しく、第４トランジスタＭ４のＮ型ウェル層８０の不純物濃度と第６トランジスタＭ６のＮ型ウェル層６３の不純物濃度とは互いに等しい。
図８Ｂに示すように、第１トランジスタＭ１のＰ型ウェル層７８には埋め込みチャネル層７９が形成され、第４トランジスタＭ４のＮ型ウェル層８０には埋め込みチャネル層８１が形成される。具体的には、第１トランジスタＭ１の素子形成領域３４を露出させる開口を有するイオン注入マスク（図示略）が、第３トランジスタＭ３、第４トランジスタＭ４、及び第６トランジスタＭ６の素子形成領域３４及び素子分離領域３５を被覆するように形成される。そしてこのイオン注入マスクの開口を通じてＮ型不純物イオンが注入される。例えばＮ型不純物イオンとしてリンイオンが用いられる。これにより、埋め込みチャネル層７９が形成される。次に、上記イオン注入マスクを除去し、第４トランジスタＭ４の素子形成領域３４を露出させる開口を有するイオン注入マスク（図示略）が、第１トランジスタＭ１、第３トランジスタＭ３、及び第６トランジスタＭ６の素子形成領域３４及び素子分離領域３５を被覆するように形成される。そしてこのイオン注入マスクの開口を通じてＰ型不純物イオンが注入される。これにより、埋め込みチャネル層８１が形成される。その後、上記イオン注入マスクが除去される。そして第１実施形態と同様に、ゲート形成工程、ソース・ドレイン形成工程、及び配線工程を経て、第１トランジスタＭ１、第３トランジスタＭ３、第４トランジスタＭ４、及び第６トランジスタＭ６が製造される。
なお、第２トランジスタＭ２は第１トランジスタＭ１と同様に製造され、第５トランジスタＭ５は第４トランジスタＭ４と同様に製造され、第７トランジスタＭ７は第３トランジスタＭ３と同様に製造される。また、第１トランジスタＭ１と第２トランジスタＭ２とは同時に形成され、第４トランジスタＭ４と第５トランジスタＭ５とは同時に形成され、第３トランジスタＭ３と第７トランジスタＭ７とは同時に形成される。
図９Ａ及び図９Ｂを参照して、本実施形態の作用について説明する。なお、図９Ａ及び図９Ｂにおける網掛けの円は不純物である。
本願発明者らは、トランジスタの移動度の揺らぎの一因として、界面のラフネスによる影響に着目した。
詳述すると、図９Ａ及び図９Ｂに示すように、表面チャネル型のＭＯＳＦＥＴでは、チャネル領域においてＰ型ウェル層とゲート絶縁膜との界面付近を電子が移動し（図９Ｂの矢印）、埋め込みチャネル型のＭＯＳＦＥＴでは、Ｐ型ウェル層とゲート絶縁膜との界面よりも下方の領域を電子が移動する（図９Ａの矢印）。ここで、Ｐ型ウェル層とゲート絶縁膜との界面は、図９Ｂの破線に示すように凸凹しているため、表面型チャネル型のＭＯＳＦＥＴでは、電子が散乱して移動する。また、Ｐ型ウェル層とゲート絶縁膜との界面の欠陥準位によるトラップ及びデトラップの影響も受け易い。一方、埋め込みチャネル型のＭＯＳＦＥＴでは、チャネル領域においてＰ型ウェル層とゲート絶縁膜との界面から離れた領域を電子が移動するため、電子が移動するときに界面の影響を受け難くなる。したがって、埋め込みチャネル型のＭＯＳＦＥＴの移動度の揺らぎは、表面チャネル型のＭＯＳＦＥＴの移動度の揺らぎよりも小さくなる。
そこで、本願発明者らは、集積回路を構成する複数のトランジスタのうちの一部のトランジスタを埋め込みチャネル型のＭＯＳＦＥＴを用い、他のトランジスタを表面チャネル型のＭＯＳＦＥＴを用いることにより、移動度の揺らぎを小さくすることを知見した。より具体的には、集積回路を構成する複数のトランジスタのうち集積回路の１／ｆノイズの影響を受け易いトランジスタに埋め込みチャネル型のＭＯＳＦＥＴを用い、集積回路の１／ｆノイズの影響を受け難いトランジスタに表面チャネル型のＭＯＳＦＥＴを用いた。
本実施形態では、各トランジスタＭ１〜Ｍ７のうちのオペアンプ１の出力信号Ｓｏｕｔの１／ｆノイズの影響を受け難い第３トランジスタＭ３、第６トランジスタＭ６、及び第７トランジスタＭ７に表面チャネル型のＭＯＳＦＥＴが用いられる。また各トランジスタＭ１〜Ｍ７のうちのオペアンプ１の出力信号Ｓｏｕｔの１／ｆノイズの影響を受け易い第１トランジスタＭ１、第２トランジスタＭ２、第４トランジスタＭ４、及び第５トランジスタＭ５に埋め込みチャネル型のＭＯＳＦＥＴが用いられる。これにより、出力信号Ｓｏｕｔの１／ｆノイズの影響を受け易いトランジスタの移動度の揺らぎが小さくなるため、出力信号Ｓｏｕｔの１／ｆノイズを低減できる。
（第３実施形態）
図１、図１０Ａ、図１０Ｂ、及び図１１Ａ〜図１１Ｃを参照して、第３実施形態のオペアンプ１について説明する。本実施形態のオペアンプ１は、第１実施形態のオペアンプ１に比べ、オペアンプ１の出力信号Ｓｏｕｔの１／ｆノイズを低減するために工夫するトランジスタの構造が異なる。
図１０Ａに示すように、本実施形態の第１トランジスタＭ１は、第１実施形態の第１トランジスタＭ１と第２実施形態の第１トランジスタＭ１との組合せである。すなわち、本実施形態の第１トランジスタＭ１は、チャネル領域の不純物濃度が第３トランジスタＭ３のチャネル領域（Ｐ型ウェル層４１：図２Ａ参照）の不純物濃度よりも低く、かつ埋め込みチャネル型のＭＯＳＦＥＴに変更されている。それら以外は第３トランジスタＭ３と同一構造である。
第１トランジスタＭ１のチャネル領域を形成するＰ型ウェル層８２の不純物濃度は、スケーリング則に沿ったチャネル領域の不純物濃度よりも低い。Ｐ型ウェル層８２の不純物濃度は、不純物濃度の低下に起因して素子特性が過度にずれない範囲で極力低いことが好ましい。一例では、Ｐ型ウェル層８２の不純物濃度は、第３トランジスタＭ３のＰ型ウェル層４１のＰ型不純物濃度の約１／２以下である。好ましくは、Ｐ型ウェル層８２の不純物濃度は、第３トランジスタＭ３のＰ型ウェル層４１の不純物濃度の約１／１０である。
Ｐ型ウェル層８２においてゲート絶縁膜４２と対向する領域（チャネル領域）には、埋め込みチャネル層８３が形成されている。埋め込みチャネル層８３は、ソース領域４５及びドレイン領域４６と同じ導電型の領域（層）である。すなわち埋め込みチャネル層８３は、Ｎ型不純物がドープされたソース領域４５及びドレイン領域４６と同じＮ型の領域（層）である。
このように、本実施形態において第１トランジスタＭ１のチャネル領域（埋め込みチャネル層８３）は、Ｐ型ウェル層８２のうちゲート絶縁膜４２の下方であってソース領域４５とドレイン領域４６との間に配置されている。本実施形態において、第１トランジスタＭ１のチャネル領域（埋め込みチャネル層８３）は、Ｐ型ウェル層８２とゲート絶縁膜４２との界面を含まない。なお、第１トランジスタＭ１のチャネル領域（埋め込みチャネル層８３）の不純物濃度は、Ｐ型ウェル層８２の不純物濃度よりも高い。また、第２トランジスタＭ２は、第１トランジスタＭ１と同様の構成である。
図１０Ｂに示すように、本実施形態の第４トランジスタＭ４は、第１実施形態の第４トランジスタＭ４と第２実施形態の第４トランジスタＭ４との組合せである。すなわち、本実施形態の第４トランジスタＭ４は、チャネル領域の不純物濃度が第６トランジスタＭ６のチャネル領域（Ｎ型ウェル層６３：図２Ｃ参照）の不純物濃度よりも低く、かつ埋め込みチャネル型に変更されている。それら以外は第６トランジスタＭ６と同一構造である。
第４トランジスタＭ４のＮ型ウェル層８４の不純物濃度は、スケーリング則に沿ったＮ型不純物濃度よりも低い。Ｎ型ウェル層８４の不純物濃度は、不純物濃度の低下に起因して素子特性が過度にずれない範囲で極力低いことが好ましい。素子特性が過度にずれない範囲とは、例えばしきい値電圧がずれてカレントミラー回路１３（図１参照）の機能が成り立たなくなってしまう不純物濃度の上限値よりも高い濃度である。一例では、Ｎ型ウェル層８４の不純物濃度は、第６トランジスタＭ６のＮ型ウェル層６３の不純物濃度の約１／２以下である。好ましくは、Ｎ型ウェル層８４の不純物濃度は、第６トランジスタＭ６のＮ型ウェル層６３の不純物濃度の約１／１０である。
Ｎ型ウェル層８４においてゲート絶縁膜４２と対向する領域（チャネル領域）には、埋め込みチャネル層８５が形成されている。埋め込みチャネル層８５は、ソース領域６４及びドレイン領域６５と同じ導電型の領域（層）である。すなわち埋め込みチャネル層８５は、Ｐ型不純物がドープされたソース領域６４及びドレイン領域６５と同じＰ型の領域（層）である。
このように、本実施形態において第４トランジスタＭ４のチャネル領域（埋め込みチャネル層８５）は、Ｎ型ウェル層８４のうちゲート絶縁膜４２の下方であってソース領域６４とドレイン領域６５との間に配置されている。本実施形態において、第４トランジスタＭ４のチャネル領域（埋め込みチャネル層８５）は、Ｎ型ウェル層８４とゲート絶縁膜４２との界面を含まない。なお、第４トランジスタＭ４のチャネル領域（埋め込みチャネル層８５）の不純物濃度は、Ｎ型ウェル層８４の不純物濃度よりも高い。また、第５トランジスタＭ５は、第４トランジスタＭ４と同様の構成である。
〔トランジスタの製造方法〕
図１１Ａ〜図１１Ｃを参照して、第１トランジスタＭ１、第３トランジスタＭ３、第４トランジスタＭ４、及び第６トランジスタＭ６の製造方法について説明する。なお、図１１Ａ〜図１１Ｃでは、説明の便宜上、第１トランジスタＭ１、第３トランジスタＭ３、第４トランジスタＭ４、及び第６トランジスタＭ６が隣り合うように形成されたと仮定している。本実施形態のトランジスタの製造方法は、第１実施形態のトランジスタの製造方法に比べ、ウェル形成工程が異なる。以下の説明では、ウェル形成工程について主に説明する。
ウェル形成工程において、Ｐ型エピタキシャル層３１の素子形成領域３４のそれぞれに高耐圧のＮ型ウェル層３９を形成する工程、及びＰ型エピタキシャル層３１の素子分離領域３５のそれぞれにＰ型ドリフト層３７を形成する工程は、第１実施形態と同様である。
図１１Ａに示すように、第３トランジスタＭ３のＮ型ウェル層３９の表層部にはＰ型ウェル層４１が形成され、第６トランジスタＭ６の表層部にはＮ型ウェル層６３が形成される。Ｐ型ウェル層４１及びＮ型ウェル層６３の形成方法は、第１実施形態と同様である。つまり、図１１Ａに示すように、半導体基板であるシリコン基板３０において第３トランジスタＭ３が形成される領域及び第６トランジスタＭ６が形成される領域にチャネル領域が形成される工程は、第２の工程となる。詳細には、半導体基板であるシリコン基板３０において第３トランジスタＭ３が形成される領域に不純物イオンが注入される一方、第１トランジスタＭ１、第４トランジスタＭ４、及び第６トランジスタＭ６が形成される領域に不純物イオンが注入されないように選択的にイオン注入を行うことにより、第３トランジスタＭ３が形成される領域にチャネル領域を形成する。またシリコン基板３０において第６トランジスタＭ６が形成される領域に不純物イオンが注入される一方、第１トランジスタＭ１、第３トランジスタＭ３、及び第４トランジスタＭ４が形成される領域に不純物イオンが注入されないように選択的にイオン注入を行うことにより、第６トランジスタＭ６が形成される領域にチャネル領域を形成する。
図１１Ｂに示すように、第１トランジスタＭ１のＮ型ウェル層３９の表層部にはＰ型ウェル層８２が形成され、第４トランジスタＭ４の表層部にはＮ型ウェル層８４が形成される。つまり、図１１Ｂに示すように、半導体基板であるシリコン基板３０において第１トランジスタＭ１が形成される領域及び第４トランジスタＭ４が形成される領域にチャネル領域が形成される工程は、第１の工程となる。具体的には、第１トランジスタＭ１の素子形成領域３４を露出させる開口を有するイオン注入マスク（図示略）が、第３トランジスタＭ３、第４トランジスタＭ４、及び第６トランジスタＭ６の素子形成領域３４及び素子分離領域３５を被覆するように形成される。そしてこのイオン注入マスクの開口を通じてＰ型不純物イオンが注入される。つまり、半導体基板であるシリコン基板３０において第１トランジスタＭ１が形成される領域に不純物イオンが注入される一方、第３トランジスタＭ３、第４トランジスタＭ４、及び第６トランジスタＭ６が形成される領域に不純物イオンが注入されないように選択的にイオン注入を行うことにより、第１トランジスタＭ１が形成される領域にチャネル領域を形成する。例えばＰ型不純物イオンとしてはボロンイオンが用いられる。ここで、第１トランジスタＭ１のＰ型ウェル層８２の不純物濃度が、第３トランジスタＭ３のＰ型ウェル層４１の不純物濃度よりも低くなるようにイオン注入を行う。例えば、第１トランジスタＭ１のＰ型ウェル層８２の不純物濃度が、第３トランジスタＭ３のＰ型ウェル層４１の不純物濃度の約１／２以下となるようにイオン注入を行う。好ましくは、第１トランジスタＭ１のＰ型ウェル層８２の不純物濃度が、第３トランジスタＭ３のＰ型ウェル層４１の不純物濃度の約１／１０となるようにイオン注入を行う。
次に、第４トランジスタＭ４の素子形成領域３４を露出させる開口を有するイオン注入マスク（図示略）が、第１トランジスタＭ１、第３トランジスタＭ３、及び第６トランジスタＭ６の素子形成領域３４及び素子分離領域３５を被覆するように形成される。そしてこのイオン注入マスクの開口を通じてＮ型不純物イオンが注入される。つまり、半導体基板であるシリコン基板３０において第４トランジスタＭ４が形成される領域に不純物イオンが注入される一方、第１トランジスタＭ１、第３トランジスタＭ３、及び第６トランジスタＭ６が形成される領域に不純物イオンが注入されないように選択的にイオン注入を行うことにより、第４トランジスタＭ４が形成される領域にチャネル領域を形成する。例えばＮ型不純物イオンとしては砒素イオン及びリンイオンが用いられる。ここで、第４トランジスタＭ４のＮ型ウェル層８４の不純物濃度が、第６トランジスタＭ６のＮ型ウェル層６３の不純物濃度よりも低くなるようにイオン注入を行う。例えば、第４トランジスタＭ４のＮ型ウェル層８４の不純物濃度が、第６トランジスタＭ６のＮ型ウェル層６３の不純物濃度の約１／２以下となるようにイオン注入を行う。好ましくは、第４トランジスタＭ４のＮ型ウェル層８４の不純物濃度が、第６トランジスタＭ６のＮ型ウェル層６３の不純物濃度の約１／１０となるようにイオン注入を行う。なお、本実施形態では、Ｐ型ウェル層８２が形成された後、Ｎ型ウェル層８４が形成されたが、Ｎ型ウェル層８４が形成された後、Ｐ型ウェル層８２が形成されてもよい。
図１１Ｃに示すように、第１トランジスタＭ１のＮ型ウェル層３９には埋め込みチャネル層８３が形成され、第４トランジスタＭ４のＮ型ウェル層３９には埋め込みチャネル層８５が形成される。つまり、図１１Ｃに示すように、半導体基板であるシリコン基板３０において複数のトランジスタのうちの一部のトランジスタ（第１トランジスタＭ１及び第４トランジスタＭ４）が形成される領域に不純物イオンを注入して埋め込みチャネル層８３，８５を形成する工程は、第３の工程である。具体的には、第１トランジスタＭ１の素子形成領域３４を露出させる開口を有するイオン注入マスク（図示略）が、第３トランジスタＭ３、第４トランジスタＭ４、及び第６トランジスタＭ６の素子形成領域３４及び素子分離領域３５を被覆するように形成される。そしてこのイオン注入マスクの開口を通じてＮ型不純物イオンが注入される。例えばＮ型不純物イオンとしてリンイオンや砒素イオンが用いられる。これにより、埋め込みチャネル層８３が形成される。次に、上記イオン注入マスクを除去し、第４トランジスタＭ４の素子形成領域３４を露出させる開口を有するイオン注入マスク（図示略）が、第１トランジスタＭ１、第３トランジスタＭ３、及び第６トランジスタＭ６の素子形成領域３４及び素子分離領域３５を被覆するように形成される。そしてこのイオン注入マスクの開口を通じてＰ型不純物イオンが注入される。例えばＰ型不純物イオンとしてＢＦ２が用いられる。これにより、埋め込みチャネル層８５が形成される。なお、本実施形態では、埋め込みチャネル層８３が形成された後、埋め込みチャネル層８５が形成されたが、埋め込みチャネル層８５が形成された後、埋め込みチャネル層８３が形成されてもよい。
その後、上記イオン注入マスクが除去される。そして第１実施形態と同様に、ゲート形成工程、ソース・ドレイン形成工程、及び配線工程を経て、第１トランジスタＭ１、第３トランジスタＭ３、第４トランジスタＭ４、及び第６トランジスタＭ６が製造される。
なお、第２トランジスタＭ２は第１トランジスタＭ１と同様に製造され、第５トランジスタＭ５は第４トランジスタＭ４と同様に製造され、第７トランジスタＭ７は第３トランジスタＭ３と同様に製造される。また、第１トランジスタＭ１と第２トランジスタＭ２とは同時に形成され、第４トランジスタＭ４と第５トランジスタＭ５とは同時に形成され、第３トランジスタＭ３と第７トランジスタＭ７とは同時に形成される。
本実施形態によれば、第１実施形態及び第２実施形態と同様の効果が得られる。
（第４実施形態）
図１２を参照して、第４実施形態のオペアンプ１Ｂについて説明する。
オペアンプ１Ｂは、反転入力端子（ＩＮＮ）と非反転入力端子（ＩＮＰ）の電位差を増幅し、出力端子ＯＵＴから出力信号Ｓｏｕｔを出力する。オペアンプ１Ｂは、差動段９０及び出力段９３を備える。差動段９０は、差動対９１及びテイル電流源９２を有する。出力段９３は、カスコードカレントミラー回路９４及びバイアス回路９５を有する。オペアンプ１Ｂは、ひとつの半導体基板に一体集積化されている。
差動対９１は、非反転入力端子ＩＮＰと接続される第１トランジスタＭＡ１と、反転入力端子ＩＮＮと接続される第２トランジスタＭＡ２とを含む。本実施形態では、差動対９１は、ＰチャネルＭＯＳＦＥＴで構成されている。第１トランジスタＭＡ１及び第２トランジスタＭＡ２は、デプレッション型及びエンハンスメント型のいずれかの構造を取り得る。本実施形態では、第１トランジスタＭＡ１及び第２トランジスタＭＡ２は、エンハンスメント型の構造である。第１トランジスタＭＡ１のゲートは非反転入力端子ＩＮＰと接続され、第２トランジスタＭＡ２のゲートは反転入力端子ＩＮＮと接続される。第１トランジスタＭＡ１のソース及び第２トランジスタＭＡ２のソースは共通に接続されている。
テイル電流源９２は、各トランジスタＭＡ１，ＭＡ２のソースに接続される第３トランジスタＭＡ３を含む。本実施形態の第３トランジスタＭＡ３は、ＰチャネルＭＯＳＦＥＴである。第３トランジスタＭＡ３のゲートは、第１バイアス回路（図示略）からのバイアス電圧Ｖｂｐ１が入力される。テイル電流源９２は、バイアス電圧Ｖｂｐ１に基づいてテイル電流Ｉｔを供給する。
カスコードカレントミラー回路９４は、差動対９１と接続される能動負荷である。カスコードカレントミラー回路９４は、同型のトランジスタを２段積みして構成され、第４トランジスタＭＡ４〜第７トランジスタＭＡ７を含む。本実施形態では、第４トランジスタＭＡ４〜第７トランジスタＭＡ７は、ＮチャネルＭＯＳＦＥＴで構成されている。特に、第４トランジスタＭＡ４及び第５トランジスタＭＡ５は、エンハンスメント型の構造である。
第４トランジスタＭＡ４は、第２トランジスタＭＡ２と直列に設けられている。より詳細には、第４トランジスタＭＡ４は、第２トランジスタＭＡ２のドレインと第２の電源配線３との間に設けられている。第４トランジスタＭＡ４のドレインは第２トランジスタＭＡ２のドレインに接続され、第４トランジスタＭＡ４のソースは第２の電源配線３に接続されている。第５トランジスタＭＡ５は、第１トランジスタＭＡ１と直列に設けられている。より詳細には、第５トランジスタＭＡ５は、第１トランジスタＭＡ１のドレインと第２の電源配線３との間に設けられている。第５トランジスタＭＡ５のドレインは第１トランジスタＭＡ１のドレインに接続され、第５トランジスタＭＡ５のソースは第２の電源配線３に接続されている。第６トランジスタＭＡ６は第４トランジスタＭＡ４に縦積みされ、第７トランジスタＭＡ７は第５トランジスタＭＡ５に縦積みされている。より詳細には、第６トランジスタＭＡ６のソースは第４トランジスタＭＡ４のドレインに接続され、第７トランジスタＭＡ７のソースは第５トランジスタＭＡ５のドレインに接続されている。第６トランジスタＭＡ６及び第７トランジスタＭＡ７のゲートは、第２バイアス回路（図示略）からのバイアス電圧Ｖｂｎ１が入力されることにより、適切にバイアスされている。第４トランジスタＭＡ４及び第５トランジスタＭＡ５のゲートは、第７トランジスタＭＡ７のドレインと接続されている。なお、第１トランジスタＭＡ１及び第２トランジスタＭＡ２がデプレッション型の場合、図１２に示す回路構成により入力フルスイング（Rail-to-Rail）を実現できる。
バイアス回路９５は、カスコードカレントミラー回路９４を適切なバイアス状態に維持する定電流回路である。一例では、バイアス回路９５は、同型のトランジスタを２段積みして構成され、第８トランジスタＭＡ８〜第１１トランジスタＭＡ１１を含む。本実施形態では、第８トランジスタＭＡ８〜第１１トランジスタＭＡ１１は、ＰチャネルＭＯＳＦＥＴで構成されている。特に、第８トランジスタＭＡ８及び第９トランジスタＭＡ９は、エンハンスメント型の構造である。
第８トランジスタＭＡ８及び第９トランジスタＭＡ９は、所定の電流を生成する電流源を構成する。第８トランジスタＭＡ８のソース及び第９トランジスタＭＡ９のソースは第１の電源配線２に接続され、第８トランジスタＭＡ８のゲート及び第９トランジスタＭＡ９のゲートは共通に接続され、第３バイアス回路（図示略）に接続されている。第８トランジスタＭＡ８及び第９トランジスタＭＡ９のゲートは第３バイアス回路からのバイアス電圧Ｖｂｐ２が入力されることにより、適切にバイアスされる。第１０トランジスタＭＡ１０は第８トランジスタＭＡ８に縦積みされ、第１１トランジスタＭＡ１１は第９トランジスタＭＡ９に縦積みされている。より詳細には、第１０トランジスタＭＡ１０のソースは第８トランジスタＭＡ８のドレインに接続され、第１１トランジスタＭＡ１１のソースは第９トランジスタＭＡ９のドレインに接続されている。第１０トランジスタＭＡ１０のドレインは第６トランジスタＭＡ６のドレインに接続され、第１１トランジスタＭＡ１１のドレインは第７トランジスタＭＡ７のドレインに接続されている。また第１０トランジスタＭＡ１０のドレインは出力端子ＯＵＴに接続されている。第１０トランジスタＭＡ１０のゲート及び第１１トランジスタＭＡ１１のゲートは共通に接続され、第４バイアス回路（図示略）に接続されている。第１０トランジスタＭＡ１０及び第１１トランジスタＭＡ１１のゲートは第４バイアス回路からのバイアス電圧Ｖｂｐ３が入力されることにより、適切にバイアスされる。
第１トランジスタＭＡ１〜第１１トランジスタＭＡ１１のＮチャネルＭＯＳＦＥＴ及びＰチャネルＭＯＳＦＥＴの構造及び製造方法は、第１実施形態の第１トランジスタＭ１等のＮチャネルＭＯＳＦＥＴ及びＰチャネルＭＯＳＦＥＴと同様の構造及び製造方法である。差動対９１を構成する第１トランジスタＭＡ１及び第２トランジスタＭＡ２のゲート長は、カスコードカレントミラー回路９４を構成する第４トランジスタＭＡ４〜第７トランジスタＭＡ７のゲート長よりも短い。このようなゲート長の関係により、移動度の揺らぎを低減できるため、出力信号Ｓｏｕｔの１／ｆノイズを低減できる。
さらに、本実施形態では、出力段９３の出力信号Ｓｏｕｔの１／ｆノイズの更なる低減のため、各トランジスタＭＡ１〜ＭＡ１１のうちの一部のトランジスタにおけるチャネル領域の不純物濃度を、各トランジスタＭＡ１〜ＭＡ１１のうちの他のトランジスタにおけるチャネル領域の不純物濃度よりも低くしている。すなわち、オペアンプ１Ｂの複数のトランジスタは、チャネル領域の不純物濃度が第１濃度である高濃度トランジスタと、チャネル領域の不純物濃度が第１濃度よりも低い第２濃度である低濃度トランジスタとを含む。具体的には、出力信号Ｓｏｕｔの１／ｆノイズの影響を受け易いトランジスタにおけるチャネル領域の不純物濃度を、出力信号Ｓｏｕｔの１／ｆノイズの影響を受け難いトランジスタにおけるチャネル領域の不純物濃度よりも低くしている。すなわち、低濃度トランジスタは、高濃度トランジスタよりも、複数のトランジスタのうちオペアンプ１の１／ｆノイズの影響を受け易いトランジスタに用いられ、高濃度トランジスタは、低濃度トランジスタよりも、複数のトランジスタのうちオペアンプ１の１／ｆノイズの影響を受け難いトランジスタに用いられている。詳細には、オペアンプ１Ｂにおいて、出力信号Ｓｏｕｔの１／ｆノイズの影響を受け易い部分は、差動段９０の差動対９１、出力段９３のバイアス回路９５の一部、及び、カスコードカレントミラー回路９４の一部であり、出力信号Ｓｏｕｔの１／ｆノイズの影響を受け難い部分は、テイル電流源９２、バイアス回路９５の他の一部、及び、カスコードカレントミラー回路９４の他の一部である。
本実施形態では、差動対９１、バイアス回路９５の一部、及びカスコードカレントミラー回路９４の一部のトランジスタにおけるチャネル領域の不純物濃度を、テイル電流源９２及びバイアス回路９５の他の一部、及びカスコードカレントミラー回路９４の他の一部のトランジスタにおけるチャネル領域の不純物濃度よりも低くしている。すなわち、差動対９１、バイアス回路９５の一部、及びカスコードカレントミラー回路９４の一部を構成するトランジスタは、低濃度トランジスタであり、テイル電流源９２及びバイアス回路９５の他の一部、及びカスコードカレントミラー回路９４の他の一部を構成するトランジスタは、高濃度トランジスタである。具体的には、第１トランジスタＭＡ１、第２トランジスタＭＡ２、第４トランジスタＭＡ４、第５トランジスタＭＡ５、第８トランジスタＭＡ８、及び第９トランジスタＭＡ９におけるチャネル領域の不純物濃度を、第３トランジスタＭＡ３、第６トランジスタＭＡ６、第７トランジスタＭＡ７、第１０トランジスタＭＡ１０、及び第１１トランジスタＭＡ１１におけるチャネル領域の不純物濃度よりも低くしている。すなわち、第１トランジスタＭＡ１、第２トランジスタＭＡ２、第４トランジスタＭＡ４、第５トランジスタＭＡ５、第８トランジスタＭＡ８、及び第９トランジスタＭＡ９は低濃度トランジスタであり、第３トランジスタＭＡ３、第６トランジスタＭＡ６、第７トランジスタＭＡ７、第１０トランジスタＭＡ１０、及び第１１トランジスタＭＡ１１は高濃度トランジスタである。なお、本実施形態では、出力端子ＯＵＴに接続される第６トランジスタＭＡ６及び第１０トランジスタＭＡ１０は、最終段のトランジスタを構成する。
各トランジスタＭＡ１，ＭＡ２，ＭＡ４，ＭＡ５，ＭＡ８，ＭＡ９におけるチャネル領域の不純物濃度は、各トランジスタＭＡ３，ＭＡ６，ＭＡ７，ＭＡ１０，ＭＡ１１におけるチャネル領域の不純物濃度の約１／２以下であることが好ましい。本実施形態では、各トランジスタＭＡ１，ＭＡ２，ＭＡ４，ＭＡ５，ＭＡ８，ＭＡ９におけるチャネル領域の不純物濃度は、各トランジスタＭＡ３，ＭＡ６，ＭＡ７，ＭＡ１０，ＭＡ１１におけるチャネル領域の不純物濃度の約１／１０である。
本実施形態によれば、以下の効果が得られる。
（４−１）差動対９１を構成する第１トランジスタＭＡ１及び第２トランジスタＭＡ２のチャネル領域の不純物濃度は、最終段を構成する第６トランジスタＭＡ６のチャネル領域の不純物濃度よりも低い。この構成によれば、オペアンプ１Ｂの出力信号Ｓｏｕｔの１／ｆノイズの影響を受け易い差動対９１を構成する各トランジスタＭＡ１，ＭＡ２のチャネル領域の不純物濃度を低くすることにより、移動度の揺らぎを抑制でき、ドレイン電流の揺らぎを抑制できる。したがって、オペアンプ１Ｂの出力信号Ｓｏｕｔの１／ｆノイズを効果的に低減できる。
（４−２）カスコードカレントミラー回路９４の電流源を構成する第４トランジスタＭＡ４及び第５トランジスタＭＡ５のチャネル領域の不純物濃度は、最終段を構成する第６トランジスタＭＡ６のチャネル領域の不純物濃度よりも低い。この構成によれば、オペアンプ１Ｂの出力信号Ｓｏｕｔの１／ｆノイズの影響を受け易いカスコードカレントミラー回路９４の電流源を構成する各トランジスタＭＡ４，ＭＡ５のチャネル領域の不純物濃度を低くすることにより、移動度の揺らぎを抑制でき、ドレイン電流の揺らぎを抑制できる。したがって、オペアンプ１Ｂの出力信号Ｓｏｕｔの１／ｆノイズを効果的に低減できる。
（４−３）バイアス回路９５の電流源を構成する第８トランジスタＭＡ８及び第９トランジスタＭＡ９のチャネル領域の不純物濃度は、最終段を構成する第１０トランジスタＭＡ１０のチャネル領域の不純物濃度よりも低い。この構成によれば、オペアンプ１Ｂの出力信号Ｓｏｕｔの１／ｆノイズの影響を受け易いバイアス回路９５の電流源を構成する各トランジスタＭＡ８，ＭＡ９のＮ型ウェル層７０の不純物濃度を低くすることにより、移動度の揺らぎを抑制でき、ドレイン電流の揺らぎを抑制できる。したがって、オペアンプ１Ｂの出力信号Ｓｏｕｔの１／ｆノイズを効果的に低減できる。
（４−４）差動対９１を構成するＰチャネルＭＯＳＦＥＴである第１トランジスタＭＡ１及び第２トランジスタＭＡ２のチャネル領域の不純物濃度と、バイアス回路９５の電流源を構成するＰチャネルＭＯＳＦＥＴである第８トランジスタＭＡ８及び第９トランジスタＭＡ９のチャネル領域の不純物濃度とは互いに等しい。この構成によれば、バイアス回路９５の電流源を構成する各トランジスタＭＡ８，ＭＡ９のＮ型ウェル層７０を形成する工程と、差動対９１を構成する各トランジスタＭＡ１，ＭＡ２のＮ型ウェル層７０を形成する工程とを一括に行うことができる。したがって、オペアンプ１Ｂを製造する工程を簡略化することができる。
（４−５）テイル電流源９２を構成するＰチャネルＭＯＳＦＥＴである第３トランジスタＭＡ３のチャネル領域の不純物濃度と、バイアス回路９５のＰチャネルＭＯＳＦＥＴである第１０トランジスタＭＡ１０及び第１１トランジスタＭＡ１１のチャネル領域の不純物濃度とが互いに等しい。この構成によれば、各トランジスタＭＡ１０，ＭＡ１１のＮ型ウェル層６３を形成する工程と、第３トランジスタＭＡ３のＮ型ウェル層６３を形成する工程とを一括に行うことができる。したがって、オペアンプ１Ｂを製造する工程を簡略化することができる。
なお、各トランジスタＭＡ１，ＭＡ２，ＭＡ４，ＭＡ５，ＭＡ８，ＭＡ９について、チャネル領域の不純物濃度を低下させることに代えて、第２実施形態のトランジスタＭ１，Ｍ２，Ｍ４，Ｍ５のような埋め込みチャネル型のＭＯＳＦＥＴを適用してもよい。これにより、第２実施形態と同様の効果が得られる。また、差動対９１を構成する各トランジスタＭＡ１，ＭＡ２の組、カスコードカレントミラー回路９４の電流源を構成する各トランジスタＭＡ４，ＭＡ５の組、及びバイアス回路９５の電流源を構成する各トランジスタＭＡ８，ＭＡ９の組のうちのいずれか１つ又は２つの組を第２実施形態の埋め込みチャネル型のＭＯＳＦＥＴに変更してもよい。
また、各トランジスタＭＡ１，ＭＡ２，ＭＡ４，ＭＡ５，ＭＡ８，ＭＡ９について、チャネル領域の不純物濃度を低下させることに加えて、埋め込みチャネル型のＭＯＳＦＥＴを適用してもよい。すなわち、各トランジスタＭＡ１，ＭＡ２，ＭＡ４，ＭＡ５，ＭＡ８，ＭＡ９を第３実施形態の各トランジスタＭ１，Ｍ２，Ｍ４，Ｍ５の構造と同様の構造にしてもよい。これにより、第３実施形態と同様の効果が得られる。また、差動対９１を構成する各トランジスタＭＡ１，ＭＡ２の組、カスコードカレントミラー回路９４の電流源を構成する各トランジスタＭＡ４，ＭＡ５の組、及びバイアス回路９５の電流源を構成する各トランジスタＭＡ８，ＭＡ９の組のうちのいずれか１つ又は２つの組を第３実施形態の各トランジスタＭ１，Ｍ２，Ｍ４，Ｍ５の構造と同様の構造に変更してもよい。さらに、差動対９１を構成する各トランジスタＭＡ１，ＭＡ２の組、カスコードカレントミラー回路９４の電流源を構成する各トランジスタＭＡ４，ＭＡ５の組、及びバイアス回路９５の電流源を構成する各トランジスタＭＡ８，ＭＡ９の組のうちのいずれか１つ又は２つの組を第２実施形態の埋め込みチャネル型のＭＯＳＦＥＴ又は第３実施形態の各トランジスタＭ１，Ｍ２，Ｍ４，Ｍ５の構造と同様の構造に変更してもよい。要するに、オペアンプ１Ｂは、第１実施形態の低濃度トランジスタ、第２実施形態のＭＯＳＦＥＴ、及び第３実施形態の各トランジスタＭ１，Ｍ２，Ｍ４，Ｍ５の構造と同様の構造が混在する構成であってもよい。
また、図１２に示すオペアンプ１Ｂは、図１３に示す差動段９０Ａのように変更できる。差動段９０Ａは、オペアンプ１Ｂの差動段９０に比べ、差動対９１及びテイル電流源９２のＭＯＳＦＥＴにおけるチャネル領域の導電型が主に異なる。
差動対９１の第１トランジスタＭＡ１及び第２トランジスタＭＡ２、並びにテイル電流源９２の第３トランジスタＭＡ３は、ＮチャネルＭＯＳＦＥＴである。第１トランジスタＭＡ１及び第２トランジスタＭＡ２のドレインはバイアス回路９５に接続されている。より詳細には、第１トランジスタＭＡ１のドレインは第８トランジスタＭＡ８のドレインに接続され、第２トランジスタＭＡ２のドレインは第９トランジスタＭＡ９のドレインに接続されている。第３トランジスタＭＡ３のソースは第２の電源配線３に接続され、第３トランジスタＭＡ３のドレインは第１トランジスタＭＡ１及び第２トランジスタＭＡ２のソースに接続されている。第３トランジスタＭＡ３は、第１バイアス回路（図示略）からバイアス電圧Ｖｂｎ２が入力される。なお、第１トランジスタＭＡ１、第２トランジスタＭＡ２、第４トランジスタＭＡ４、及び第５トランジスタＭＡ５は、デプレッション型及びエンハンスメント型のいずれかの構造を取り得る。図１３では、第１トランジスタＭＡ１、第２トランジスタＭＡ２、第４トランジスタＭＡ４、及び第５トランジスタＭＡ５は、エンハンスメント型の構造である。このような構成のオペアンプ１Ｂにおいても、本実施形態のオペアンプ１Ｂと同様の効果が得られる。また、第１トランジスタＭＡ１及び第２トランジスタＭＡ２がデプレッション型の場合、図１３に示す回路構成により入力フルスイング（Rail-to-Rail）を実現できる。
なお、図１３に示すオペアンプ１Ｂの各トランジスタＭＡ１，ＭＡ２，ＭＡ４，ＭＡ５，ＭＡ８，ＭＡ９を、上述のように第２実施形態又は第３実施形態の各トランジスタＭ１，Ｍ２，Ｍ４，Ｍ５の構造と同様の構造にしてもよい。また図１３に示すオペアンプ１Ｂにおける各トランジスタＭＡ１，ＭＡ２の組、各トランジスタＭＡ４，ＭＡ５の組、及び各トランジスタＭＡ８，ＭＡ９の組のうちのいずれか１つ又は２つの組を、上述のように第２実施形態の埋め込みチャネル型のＭＯＳＦＥＴ又は第３実施形態の各トランジスタＭ１，Ｍ２，Ｍ４，Ｍ５の構造と同様の構造にしてもよい。要するに、図１３に示すオペアンプ１Ｂは、第１実施形態の低濃度トランジスタ、第２実施形態のＭＯＳＦＥＴ、及び第３実施形態の各トランジスタＭ１，Ｍ２，Ｍ４，Ｍ５の構造と同様の構造が混在する構成であってもよい。
（第５実施形態）
図１４を参照して、第５実施形態のオペアンプ１Ｃについて説明する。
オペアンプ１Ｃは、反転入力端子（ＩＮＮ）と非反転入力端子（ＩＮＰ）の電位差を増幅し、出力端子ＯＵＴから出力信号Ｓｏｕｔを出力する。オペアンプ１Ｃは、差動増幅段１００、出力段１０５、及び補正回路１０６を備え、ひとつの半導体基板に一体集積化されている。
差動増幅段１００は、差動対１０１、テイル電流源１０２、位相補償回路１０３、及び定電流回路１０４を有する。
差動対１０１は、第１トランジスタＭＢ１及び第２トランジスタＭＢ２を有する。本実施形態では、第１トランジスタＭＢ１及び第２トランジスタＭＢ２はＰチャネルＭＯＳＦＥＴである。第１トランジスタＭＢ１及び第２トランジスタＭＢ２は、デプレッション型及びエンハンスメント型のいずれかの構造を取り得る。本実施形態では、第１トランジスタＭＢ１及び第２トランジスタＭＢ２は、エンハンスメント型の構造である。第１トランジスタＭＢ１のゲートは反転入力端子ＩＮＮに接続され、第２トランジスタＭＢ２のゲートは非反転入力端子ＩＮＰに接続される。差動対１０１は、反転入力端子ＩＮＮ及び非反転入力端子ＩＮＰのそれぞれの入力電圧Ｖｉｎｎ，Ｖｉｎｐに応じた差動電流Ｉｍｂ１，Ｉｍｂ２を生成する。
テイル電流源１０２は、差動対１０１にテイル電流Ｉｔを供給する。テイル電流源１０２は、ＰチャネルＭＯＳＦＥＴである第３トランジスタＭＢ３を有する。第３トランジスタＭＢ３のゲートはＢＩＡＳ１端子に接続される。第３トランジスタＭＢ３のソースは、第１の電源配線２に接続されている。第３トランジスタＭＢ３のドレインは、位相補償回路１０３に接続されている。
位相補償回路１０３は、差動対１０１とテイル電流源１０２との間に設けられている。位相補償回路１０３は、第１抵抗Ｒ１、第２抵抗Ｒ２、及びキャパシタＣ１を有する。第１抵抗Ｒ１は第１トランジスタＭＢ１のソースとテイル電流源１０２との間に設けられ、第２抵抗Ｒ２は第２トランジスタＭＢ２のソースとテイル電流源１０２との間に設けられている。キャパシタＣ１は、第１トランジスタＭＢ１のソースと第２トランジスタＭＢ２のソースとの間に接続されている。
定電流回路１０４は、第１トランジスタＭＢ１のドレイン及び第２トランジスタＭＢ２のドレインに接続され、定電流Ｉｍｂ４，Ｉｍｂ５を生成する。定電流回路１０４は、第４トランジスタＭＢ４及び第５トランジスタＭＢ５を有する。本実施形態では、第４トランジスタＭＢ４及び第５トランジスタＭＢ５は、ＮチャネルＭＯＳＦＥＴである。特に、第４トランジスタＭＢ４及び第５トランジスタＭＢ５は、エンハンスメント型の構造である。第４トランジスタＭＢ４のゲート及び第５トランジスタＭＢ５のゲートは共通に接続されている。第４トランジスタＭＢ４のドレインは第１トランジスタＭＢ１のドレインに接続され、第４トランジスタＭＢ４のソースは第２の電源配線３に接続されている。第５トランジスタＭＢ５のドレインは第２トランジスタＭＢ２のドレインに接続され、第５トランジスタＭＢ５のソースは第２の電源配線３に接続されている。第４トランジスタＭＢ４及び第５トランジスタＭＢ５は、テイル電流源１０２が生成するテイル電流Ｉｔに比例した電流Ｉｍｂ４，Ｉｍｂ５が流れるように、ＢＩＡＳ１端子の電圧Ｖｂｉａｓ１に応じた電圧によってバイアスされる。
具体的な構成としては、オペアンプ１Ｃは、第１１トランジスタＭＢ１１及び第１２トランジスタＭＢ１２を有する。第１２トランジスタＭＢ１２はＰチャネルＭＯＳＦＥＴであり、第１１トランジスタＭＢ１１はＮチャネルＭＯＳＦＥＴである。第１２トランジスタＭＢ１２のソースは第１の電源配線２に接続され、第１２トランジスタＭＢ１２のドレインは第１１トランジスタＭＢ１１のドレインに接続されている。第１２トランジスタＭＢ１２のゲートはＢＩＡＳ１端子と接続される。第１１トランジスタＭＢ１１のソースは第２の電源配線３に接続され、第１１トランジスタＭＢ１１のゲートは第４トランジスタＭＢ４及び第５トランジスタＭＢ５のゲートに接続されるとともに第１１トランジスタＭＢ１１のドレインに接続されている。すなわち、第１１トランジスタＭＢ１１は、第４トランジスタＭＢ４及び第５トランジスタＭＢ５とともにカレントミラー回路を形成している。第１２トランジスタＭＢ１２には、テイル電流Ｉｔに比例した電流Ｉｍｂ１２が流れるため、第１１トランジスタＭＢ１１とともにカレントミラー回路を形成する第４トランジスタＭＢ４及び第５トランジスタＭＢ５に流れる電流Ｉｍｂ４，Ｉｍｂ５は、テイル電流Ｉｔと比例関係にある。
出力段１０５は、第１トランジスタＭＢ１のドレイン及び第２トランジスタＭＢ２のドレインに接続され、出力信号Ｓｏｕｔを生成する。出力段１０５は、第６トランジスタＭＢ６〜第９トランジスタＭＢ９の４つのトランジスタを有する。本実施形態では、第６トランジスタＭＢ６及び第７トランジスタＭＢ７はＮチャネルＭＯＳＦＥＴであり、第８トランジスタＭＢ８及び第９トランジスタＭＢ９はＰチャネルＭＯＳＦＥＴである。特に、第８トランジスタＭＢ８及び第９トランジスタＭＢ９は、エンハンスメント型の構造である。
第６トランジスタＭＢ６及び第７トランジスタＭＢ７のゲートは、ＢＩＡＳ２端子と接続され、所定のバイアス電圧Ｖｂｉａｓ２が印加される。第６トランジスタＭＢ６のソースは第１トランジスタＭＢ１のドレインに接続され、第７トランジスタＭＢ７のソースは第２トランジスタＭＢ２のドレインに接続されている。第６トランジスタＭＢ６のドレインは第８トランジスタＭＢ８のドレインに接続され、第７トランジスタＭＢ７のドレインは第９トランジスタＭＢ９のドレインに接続されている。また第６トランジスタＭＢ６のドレインは出力端子ＯＵＴに接続されている。本実施形態では、第６トランジスタＭＢ６が最終段のトランジスタを構成している。
第８トランジスタＭＢ８及び第９トランジスタＭＢ９は、カレントミラー回路を構成している。詳細には、第８トランジスタＭＢ８のゲート及び第９トランジスタＭＢ９のゲートは共通に接続され、第９トランジスタＭＢ９のゲートは第９トランジスタＭＢ９のドレインに接続されている。第８トランジスタＭＢ８のソース及び第９トランジスタＭＢ９のソースは、第１の電源配線２に接続されている。
補正回路１０６は、第１トランジスタＭＢ１のソース電圧Ｖｓ１及び第２トランジスタＭＢ２のソース電圧Ｖｓ２に基づいて、定電流回路１０４に流れる電流を補正する。補正回路１０６の２つの出力は、第１トランジスタＭＢ１のドレイン及び第２トランジスタＭＢ２のドレインと接続され、第１トランジスタＭＢ１のソース電圧Ｖｓ１と第２トランジスタＭＢ２のソース電圧Ｖｓ２との電位差に応じた差動の補正電流Ｉｃｍｐ１，Ｉｃｍｐ２を生成する。
補正回路１０６は、補正差動対１０７及び補正電流源１０８を有する。
補正差動対１０７は、ＰＮＰ型の第１補正トランジスタＱ１及び第２補正トランジスタＱ２を有する。ＰＮＰ型のバイポーラトランジスタは、差動対１０１のＰチャネルＭＯＳＦＥＴと同極性である。第１補正トランジスタＱ１のベースには第１トランジスタＭＢ１のソース電圧Ｖｓ１が入力され、第２補正トランジスタＱ２のベースには第２トランジスタＭＢ２のソース電圧Ｖｓ２が入力される。第１補正トランジスタＱ１のコレクタは第１トランジスタＭＢ１のドレインに接続され、第２補正トランジスタＱ２のコレクタは第２トランジスタＭＢ２のドレインに接続されている。第１補正トランジスタＱ１及び第２補正トランジスタＱ２のエミッタは補正電流源１０８に接続されている。
補正電流源１０８は、ＰチャネルＭＯＳＦＥＴである第１０トランジスタＭＢ１０を有する。第１０トランジスタＭＢ１０のソースは第１の電源配線２に接続され、第１０トランジスタＭＢ１０のドレインは補正差動対１０７に接続されている。第１０トランジスタＭＢ１０のゲートはＢＩＡＳ１端子と接続されている。このため、補正電流源１０８が生成する定電流Ｉ２は、テイル電流源１０２のテイル電流Ｉｔと比例関係にある。
次に、オペアンプ１Ｃの動作について説明する。
第１抵抗Ｒ１の抵抗値及び第２抵抗Ｒ２の抵抗値の間にミスマッチが発生し、Ｒ１＝Ｒ、Ｒ２＝Ｒ＋ΔＲとなったと仮定する。この場合、第１トランジスタＭＢ１の差動電流Ｉｍｂ１はΔＩ増加し（Ｉｍｂ１＝Ｉ／２＋ΔＩ）、第２トランジスタＭＢ２の差動電流Ｉｍｂ２はΔＩ減少する（Ｉｍｂ２＝Ｉ／２−ΔＩ）。このため、第２トランジスタＭＢ２のソース電圧Ｖｓ２が第１トランジスタＭＢ１のソース電圧Ｖｓ１よりも低くなることにより、補正差動対１０７の第２補正トランジスタＱ２に流れる補正電流Ｉｃｍｐ２が増加し（Ｉｃｍｐ２＝Ｉ２／２＋ΔＩ’）、第１補正トランジスタＱ１に流れる補正電流Ｉｃｍｐ１が減少する（Ｉｃｍｐ１＝Ｉ２／２−ΔＩ’）。
差動対１０１から定電流回路１０４に流れ込む差動電流には、補正回路１０６の補正電流が重畳される。したがって、補正後の差動電流は、Ｉｍｂ１＋Ｉｃｍｐ１、Ｉｍｂ２＋Ｉｃｍｐ２である。つまり、第１トランジスタＭＢ１の電流Ｉｍｂ１の増加分ΔＩが、第１補正トランジスタＱ１の電流Ｉｃｍｐ１の減少分ΔＩ’と打ち消しあい、第２トランジスタＭＢ２の電流Ｉｍｂ２の減少分ΔＩが、第２補正トランジスタＱ２の電流Ｉｃｍｐ２の増加分ΔＩ’と打ち消しあう。このように、補正回路１０６は、第１抵抗Ｒ１及び第２抵抗Ｒ２のミスマッチに起因するソース電圧Ｖｓ１，Ｖｓ２の差分、言い換えればオペアンプ１Ｃの入力オフセット電圧Ｖｏｓを、差動の補正電流Ｉｃｍｐ１，Ｉｃｍｐ２に変換し、定電流回路１０４に流れる込むドレイン電流Ｉｍｂ１＋Ｉｃｍｐ１，Ｉｍｂ２＋Ｉｃｍｐ２が一定となるようにフィードバックがかかる。
第１トランジスタＭＢ１〜第１２トランジスタＭＢ１２のＮチャネルＭＯＳＦＥＴ及びＰチャネルＭＯＳＦＥＴの構造及び製造方法は、第１実施形態の第１トランジスタＭ１等のＮチャネルＭＯＳＦＥＴ及びＰチャネルＭＯＳＦＥＴと同様の構造及び製造方法である。差動対１０１を構成する第１トランジスタＭＢ１及び第２トランジスタＭＢ２のゲート長は、カレントミラー回路を構成する第８トランジスタＭＢ８及び第９トランジスタＭＢ９のゲート長よりも短い。また第１トランジスタＭＢ１及び第２トランジスタＭＢ２のゲート長は、カレントミラー回路を構成する第４トランジスタＭＢ４、第５トランジスタＭＢ５、及び第１１トランジスタＭＢ１１のゲート長よりも短い。このようなゲート長の関係により、移動度の揺らぎを低減できるため、出力信号Ｓｏｕｔの１／ｆノイズを低減できる。
さらに、本実施形態では、出力段１０５の出力信号Ｓｏｕｔの１／ｆノイズの更なる低減のため、第１トランジスタＭＢ１〜第１２トランジスタＭＢ１２のうちの一部のトランジスタにおけるチャネル領域の不純物濃度を他のトランジスタにおけるチャネル領域の不純物濃度よりも低くしている。すなわち、オペアンプ１Ｃの複数のトランジスタは、チャネル領域の不純物濃度が第１濃度である高濃度トランジスタと、チャネル領域の不純物濃度が第１濃度よりも低い第２濃度である低濃度トランジスタとを含む。具体的には、出力信号Ｓｏｕｔの１／ｆノイズの影響を受け易いトランジスタにおけるチャネル領域の不純物濃度を、出力信号Ｓｏｕｔの１／ｆノイズの影響を受け難いトランジスタにおけるチャネル領域の不純物濃度よりも低くしている。すなわち、低濃度トランジスタは、高濃度トランジスタよりも、複数のトランジスタのうちオペアンプ１Ｃの１／ｆノイズの影響を受け易いトランジスタに用いられ、高濃度トランジスタは、低濃度トランジスタよりも、複数のトランジスタのうちオペアンプ１Ｃの１／ｆノイズの影響を受け難いトランジスタに用いられている。詳細には、オペアンプ１Ｃにおいて、出力信号Ｓｏｕｔの１／ｆノイズの影響を受け易い部分は差動対１０１、定電流回路１０４、及び出力段１０５の一部であり、出力信号Ｓｏｕｔの１／ｆノイズの影響を受け難い部分はテイル電流源１０２、出力段１０５の他の一部、及び補正回路１０６である。
本実施形態では、差動対１０１、定電流回路１０４、及び出力段１０５の一部のトランジスタにおけるチャネル領域の不純物濃度を、テイル電流源１０２、出力段１０５の他の一部、及び補正回路１０６のトランジスタにおけるチャネル領域の不純物濃度よりも低くしている。すなわち、差動対１０１、定電流回路１０４、及び出力段１０５の一部を構成するトランジスタは、低濃度トランジスタであり、テイル電流源１０２、出力段１０５の他の一部、及び補正回路１０６を構成するトランジスタは、高濃度トランジスタである。具体的には、第１トランジスタＭＢ１、第２トランジスタＭＢ２、第４トランジスタＭＢ４、第５トランジスタＭＢ５、第８トランジスタＭＢ８、第９トランジスタＭＢ９、及び第１１トランジスタＭＢ１１におけるチャネル領域の不純物濃度を、第３トランジスタＭＢ３、第６トランジスタＭＢ６、第７トランジスタＭＢ７、第１０トランジスタＭＢ１０、及び第１２トランジスタＭＢ１２におけるチャネル領域の不純物濃度よりも低くしている。すなわち、第１トランジスタＭＢ１、第２トランジスタＭＢ２、第４トランジスタＭＢ４、第５トランジスタＭＢ５、第８トランジスタＭＢ８、第９トランジスタＭＢ９、及び第１１トランジスタＭＢ１１は低濃度トランジスタであり、第３トランジスタＭＢ３、第６トランジスタＭＢ６、第７トランジスタＭＢ７、第１０トランジスタＭＢ１０、及び第１２トランジスタＭＢ１２は高濃度トランジスタである。
各トランジスタＭＢ１，ＭＢ２，ＭＢ４，ＭＢ５，ＭＢ８，ＭＢ９，ＭＢ１１におけるチャネル領域の不純物濃度は、各トランジスタＭＢ３，ＭＢ６，ＭＢ７，ＭＢ１０，ＭＢ１２におけるチャネル領域の不純物濃度の約１／２以下であることが好ましい。本実施形態では、各トランジスタＭＢ１，ＭＢ２，ＭＢ４，ＭＢ５，ＭＢ８，ＭＢ９，ＭＢ１１におけるチャネル領域の不純物濃度は、各トランジスタＭＢ３，ＭＢ６，ＭＢ７，ＭＢ１０，ＭＢ１２におけるチャネル領域の不純物濃度の約１／１０である。
本実施形態によれば、以下の効果が得られる。
（５−１）オペアンプ１Ｃが補正回路１０６を有する。この構成によれば、補正回路１０６によって差動対１０１から定電流回路１０４に流れ込む差動電流に補正電流が流れるため、位相補償用の第１抵抗Ｒ１及び第２抵抗Ｒ２のミスマッチに起因するオペアンプ１Ｃの入力オフセット電圧Ｖｏｓを小さくすることができる。
（５−２）差動対１０１を構成する第１トランジスタＭＢ１及び第２トランジスタＭＢ２のチャネル領域の不純物濃度は、最終段を構成する第６トランジスタＭＢ６のチャネル領域の不純物濃度よりも低い。この構成によれば、オペアンプ１Ｃの出力信号Ｓｏｕｔの１／ｆノイズの影響を受け易い差動対１０１を構成する各トランジスタＭＢ１，ＭＢ２のチャネル領域の不純物濃度を低くすることにより、移動度の揺らぎを抑制でき、ドレイン電流の揺らぎを抑制できる。したがって、オペアンプ１Ｃの出力信号Ｓｏｕｔの１／ｆノイズを効果的に抑制できる。
（５−３）定電流回路１０４の電流源を構成する第４トランジスタＭＢ４及び第５トランジスタＭＢ５のチャネル領域の不純物濃度は、最終段を構成する第６トランジスタＭＢ６のチャネル領域の不純物濃度よりも低い。この構成によれば、オペアンプ１Ｃの出力信号Ｓｏｕｔの１／ｆノイズの影響を受け易い定電流回路１０４の電流源を構成する各トランジスタＭＢ４，ＭＢ５のチャネル領域の不純物濃度を低くすることにより、移動度の揺らぎを抑制でき、ドレイン電流の揺らぎを抑制できる。したがって、オペアンプ１Ｃの出力信号Ｓｏｕｔの１／ｆノイズを効果的に抑制できる。
（５−４）カレントミラー回路を構成する第８トランジスタＭＢ８及び第９トランジスタＭＢ９のチャネル領域の不純物濃度は、最終段を構成する第６トランジスタＭＢ６のチャネル領域の不純物濃度よりも低い。この構成によれば、オペアンプ１Ｃの出力信号Ｓｏｕｔの１／ｆノイズの影響を受け易いカレントミラー回路の各トランジスタＭＢ８，ＭＢ９の不純物濃度を低くすることにより、移動度の揺らぎを抑制でき、ドレイン電流の揺らぎを抑制できる。したがって、オペアンプ１Ｃの出力信号Ｓｏｕｔの１／ｆノイズを効果的に抑制できる。
（５−５）テイル電流源１０２を構成する第３トランジスタＭＢ３のチャネル領域の不純物濃度と、補正電流源１０８を構成する第１０トランジスタＭＢ１０のチャネル領域の不純物濃度と、第１２トランジスタＭＢ１２のチャネル領域の不純物濃度とは互いに等しい。この構成によれば、テイル電流源１０２を構成する第３トランジスタＭＢ３のＮ型ウェル層６３を形成する工程と、補正電流源１０８を構成する第１０トランジスタＭＢ１０のＮ型ウェル層６３を形成する工程と、第１２トランジスタＭＢ１２のＮ型ウェル層６３を形成する工程とを一括に行うことができる。したがって、オペアンプ１Ｃを製造する工程を簡略化することができる。
なお、各トランジスタＭＢ１，ＭＢ２，ＭＢ４，ＭＢ５，ＭＢ８，ＭＢ９，ＭＢ１１について、チャネル領域の不純物濃度を低下させることに代えて、第２実施形態のトランジスタＭ１，Ｍ２，Ｍ４，Ｍ５のような埋め込みチャネル型のＭＯＳＦＥＴを適用してもよい。これにより、第２実施形態と同様の効果が得られる。また、差動対１０１を構成する各トランジスタＭＢ１，ＭＢ２の組、カレントミラー回路を構成する各トランジスタＭＢ８，ＭＢ９の組、及びカレントミラー回路を構成する各トランジスタＭＢ４，ＭＢ５，ＭＢ１１の組のうちのいずれか１つ又は２つの組を第２実施形態の埋め込みチャネル型のＭＯＳＦＥＴに変更してもよい。
また、各トランジスタＭＢ１，ＭＢ２，ＭＢ４，ＭＢ５，ＭＢ８，ＭＢ９，ＭＢ１１について、チャネル領域の不純物濃度を低下させることに加えて、埋め込みチャネル型のＭＯＳＦＥＴを適用してもよい。すなわち、各トランジスタＭＢ１，ＭＢ２，ＭＢ４，ＭＢ５，ＭＢ８，ＭＢ９，ＭＢ１１を第３実施形態の各トランジスタＭ１，Ｍ２，Ｍ４，Ｍ５の構造と同様の構造にしてもよい。これにより、第３実施形態と同様の効果が得られる。また、差動対１０１を構成する各トランジスタＭＢ１，ＭＢ２の組、カレントミラー回路を構成する各トランジスタＭＢ８，ＭＢ９の組、及びカレントミラー回路を構成する各トランジスタＭＢ４，ＭＢ５，ＭＢ１１の組のうちのいずれか１つ又は２つの組を第３実施形態の各トランジスタＭ１，Ｍ２，Ｍ４，Ｍ５の構造と同様の構造に変更してもよい。さらに、差動対１０１を構成する各トランジスタＭＢ１，ＭＢ２の組、カレントミラー回路を構成する各トランジスタＭＢ８，ＭＢ９の組、及びカレントミラー回路を構成する各トランジスタＭＢ４，ＭＢ５，ＭＢ１１の組のうちのいずれか１つ又は２つの組を第２実施形態の埋め込みチャネル型のＭＯＳＦＥＴ又は第３実施形態の各トランジスタＭ１，Ｍ２，Ｍ４，Ｍ５の構造と同様の構造に変更してもよい。要するに、オペアンプ１Ｃは、第１実施形態の低濃度トランジスタ、第２実施形態のＭＯＳＦＥＴ、及び第３実施形態の各トランジスタＭ１，Ｍ２，Ｍ４，Ｍ５の構造と同様の構造が混在する構成であってもよい。
また、図１４に示すオペアンプ１Ｃは、図１５に示すオペアンプ１Ｄのように変更できる。オペアンプ１Ｄは、オペアンプ１Ｃに比べ、差動増幅段１００及び出力段１０５のＭＯＳＦＥＴにおけるチャネル領域の導電型が主に異なる。図１５では、説明の便宜上、補正回路１０６を簡略化して示している。
差動対１０１の第１トランジスタＭＢ１及び第２トランジスタＭＢ２及びテイル電流源１０２の第３トランジスタＭＢ３はＮチャネルＭＯＳＦＥＴであり、定電流回路１０４の第４トランジスタＭＢ４及び第５トランジスタＭＢ５はＰチャネルＭＯＳＦＥＴである。出力段１０５の第６トランジスタＭＢ６及び第７トランジスタＭＢ７はＰチャネルＭＯＳＦＥＴであり、第８トランジスタＭＢ８及び第９トランジスタＭＢ９はＮチャネルＭＯＳＦＥＴである。また第１１トランジスタＭＢ１１はＰチャネルＭＯＳＦＥＴであり、第１２トランジスタＭＢ１２はＮチャネルＭＯＳＦＥＴである。
第１トランジスタＭＢ１のドレインは第４トランジスタＭＢ４のドレインに接続され、第２トランジスタＭＢ２のドレインは第５トランジスタＭＢ５のドレインに接続されている。第１トランジスタＭＢ１のソースは第１抵抗Ｒ１に接続され、第２トランジスタＭＢ２のソースは第２抵抗Ｒ２に接続されている。第３トランジスタＭＢ３のドレインは第１抵抗Ｒ１及び第２抵抗Ｒ２に接続され、第３トランジスタＭＢ３のソースは第２の電源配線３に接続されている。第４トランジスタＭＢ４、第５トランジスタＭＢ５、及び第１１トランジスタＭＢ１１のソースは第１の電源配線２に接続されている。第８トランジスタＭＢ８、第９トランジスタＭＢ９、及び第１２トランジスタＭＢ１２のソースは第２の電源配線３に接続されている。第８トランジスタＭＢ８のドレインは第６トランジスタＭＢ６のドレインに接続され、第９トランジスタＭＢ９のドレインは第７トランジスタＭＢ７のドレインに接続され、第１２トランジスタＭＢ１２のドレインは第１１トランジスタＭＢ１１のドレインに接続されている。このような構成のオペアンプ１Ｄにおいても、本実施形態のオペアンプ１Ｃと同様の効果が得られる。なお、図１５に示すオペアンプ１Ｄの各トランジスタＭＢ１，ＭＢ２，ＭＢ４，ＭＢ５，ＭＢ８，ＭＢ９，ＭＢ１１を第２実施形態の埋め込みチャネル型のＭＯＳＦＥＴ又は第３実施形態の各トランジスタＭ１，Ｍ２，Ｍ４，Ｍ５の構造と同様の構造にしてもよい。また、差動対１０１を構成する各トランジスタＭＢ１，ＭＢ２の組、カレントミラー回路を構成する各トランジスタＭＢ８，ＭＢ９の組、及びカレントミラー回路を構成する各トランジスタＭＢ４，ＭＢ５，ＭＢ１１の組のうちのいずれか１つ又は２つの組を第２実施形態の埋め込みチャネル型のＭＯＳＦＥＴ又は第３実施形態の各トランジスタＭ１，Ｍ２，Ｍ４，Ｍ５の構造と同様の構造にしてもよい。要するに、オペアンプ１Ｄは、第１実施形態の低濃度トランジスタ、第２実施形態のＭＯＳＦＥＴ、及び第３実施形態の各トランジスタＭ１，Ｍ２，Ｍ４，Ｍ５の構造と同様の構造が混在する構成であってもよい。
（第６実施形態）
図１６を参照して、第６実施形態のオペアンプ１Ｅについて説明する。
オペアンプ１Ｅは、反転入力端子（ＩＮＮ）と非反転入力端子（ＩＮＰ）の電位差を増幅し、出力端子ＯＵＴから出力信号Ｓｏｕｔを出力する。オペアンプ１Ｅは、差動増幅段１１０、ＡＢ級バイアス回路１１５、及び最終段となる出力段１１６を備える。差動増幅段１１０は、差動対１１１、テイル電流源１１２、カスコードカレントミラー回路１１３、及びバイアス回路１１４を有する。オペアンプ１Ｅは、ひとつの半導体基板に一体集積化されている。
差動対１１１は、非反転入力端子ＩＮＰと接続される第１トランジスタＭＣ１と、反転入力端子ＩＮＮと接続される第２トランジスタＭＣ２とを含む。本実施形態の差動対１１１は、ＰチャネルＭＯＳＦＥＴで構成されている。第１トランジスタＭＣ１及び第２トランジスタＭＣ２は、デプレッション型及びエンハンスメント型のいずれかの構造を取り得る。本実施形態では、第１トランジスタＭＣ１及び第２トランジスタＭＣ２は、エンハンスメント型の構造である。第１トランジスタＭＣ１のゲートは非反転入力端子ＩＮＰと接続され、第２トランジスタＭＣ２のゲートは反転入力端子ＩＮＮと接続される。第１トランジスタＭＣ１のソース及び第２トランジスタＭＣ２のソースは共通に接続されている。
テイル電流源１１２は、差動対１１１に接続された第３トランジスタＭＣ３を含む。本実施形態の第３トランジスタＭＣ３は、ＰチャネルＭＯＳＦＥＴである。第３トランジスタＭＣ３のドレインは各トランジスタＭＣ１，ＭＣ２のソースに接続され、第３トランジスタＭＣ３のソースは第１の電源配線２に接続されている。第３トランジスタＭＣ３のゲートは、第１バイアス回路（図示略）からのバイアス電圧Ｖｂｐ１が入力される。テイル電流源１１２は、バイアス電圧Ｖｂｐ１に基づいてテイル電流Ｉｔを供給する。
カスコードカレントミラー回路１１３は、差動対１１１と接続される能動負荷である。カスコードカレントミラー回路１１３は、同型のトランジスタを２段積みして構成され、第４トランジスタＭＣ４〜第７トランジスタＭＣ７を含む。本実施形態では、第４トランジスタＭＣ４〜第７トランジスタＭＣ７は、ＮチャネルＭＯＳＦＥＴで構成されている。特に、第４トランジスタＭＣ４及び第５トランジスタＭＣ５は、エンハンスメント型の構造である。
第４トランジスタＭＣ４は、第２トランジスタＭＣ２と直列に設けられている。より詳細には、第４トランジスタＭＣ４は、第２トランジスタＭＣ２のドレインと第２の電源配線３との間に設けられている。第５トランジスタＭＣ５は、第１トランジスタＭＣ１と直列に設けられている。より詳細には、第５トランジスタＭＣ５は、第１トランジスタＭＣ１のドレインと第２の電源配線３との間に設けられている。第６トランジスタＭＣ６は第４トランジスタＭＣ４に縦積みされ、第７トランジスタＭＣ７は第５トランジスタＭＣ５に縦積みされている。より詳細には、第６トランジスタＭＣ６のソースは第４トランジスタＭＣ４のドレインに接続され、第７トランジスタＭＣ７のソースは第５トランジスタＭＣ５のドレインに接続されている。第６トランジスタＭＣ６及び第７トランジスタＭＣ７のゲートは共通に接続され、第２バイアス回路（図示略）に接続されている。第６トランジスタＭＣ６及び第７トランジスタＭＣ７のゲートは、第２バイアス回路からのバイアス電圧Ｖｂｎ１により、適切にバイアスされている。第４トランジスタＭＣ４及び第５トランジスタＭＣ５のゲートは、第６トランジスタＭＣ６のドレインと接続されている。なお、第１トランジスタＭＣ１及び第２トランジスタＭＣ２がデプレッション型の場合、図１６に示す回路構成により入力フルスイング（Rail-to-Rail）を実現できる。
また、第４トランジスタＭＣ４〜第７トランジスタＭＣ７は、第１のコンパレータ１１７に接続されている。詳細には、第６トランジスタＭＣ６のドレインが第１のコンパレータ１１７の非反転入力端子に接続され、第７トランジスタＭＣ７のドレインが第１のコンパレータ１１７の反転入力端子に接続され、第４トランジスタＭＣ４及び第５トランジスタＭＣ５のゲートが第１のコンパレータ１１７の出力端子に接続されている。これにより、第１のコンパレータ１１７は、第６トランジスタＭＣ６のドレイン電圧と第７トランジスタＭＣ７のドレイン電圧とが一致するように第４トランジスタＭＣ４及び第５トランジスタＭＣ５のゲートに出力信号を出力する。
バイアス回路１１４は、カスコードカレントミラー回路１１３を適切なバイアス状態に維持する定電流回路である。一例では、バイアス回路１１４は、同型のトランジスタを２段積みして構成され、第８トランジスタＭＣ８〜第１１トランジスタＭＣ１１を含む。本実施形態では、第８トランジスタＭＣ８〜第１１トランジスタＭＣ１１は、ＰチャネルＭＯＳＦＥＴである。特に、第８トランジスタＭＣ８及び第９トランジスタＭＣ９は、エンハンスメント型の構造である。第８トランジスタＭＣ８及び第９トランジスタＭＣ９は、所定の電流を生成する電流源を構成する。第８トランジスタＭＣ８及び第９トランジスタＭＣ９のゲートは第１バイアス回路によって適切にバイアスされる。第１０トランジスタＭＣ１０のゲートは第３バイアス回路（図示略）に接続されている。第１０トランジスタＭＣ１０のゲートは、第３バイアス回路からのバイアス電圧Ｖｂｐ２により、適切にバイアスされる。また、第８トランジスタＭＣ８、第９トランジスタＭＣ９、及び第１１トランジスタＭＣ１１は、第２のコンパレータ１１８に接続されている。詳細には、第８トランジスタＭＣ８のドレインが第２のコンパレータ１１８の非反転入力端子に接続され、第９トランジスタＭＣ９のドレインが第２のコンパレータ１１８の反転入力端子に接続され、第１１トランジスタＭＣ１１のゲートは第２のコンパレータ１１８の出力端子に接続されている。これにより、第２のコンパレータ１１８は、第８トランジスタＭＣ８のドレイン電圧と第９トランジスタＭＣ９のドレイン電圧との差が所定値以上のとき、第１１トランジスタＭＣ１１をオンすることにより、第１１トランジスタＭＣ１１を介してＡＢ級バイアス回路１１５及び出力段１１６に電流が供給されることを停止する。
ＡＢ級バイアス回路１１５は、第１２トランジスタＭＣ１２〜第１９トランジスタＭＣ１９を含み、バイアス時の少ないバイアス電流から動作時の大きな駆動電流を引き出す出力バッファ回路である。
第１２トランジスタＭＣ１２〜第１４トランジスタＭＣ１４は、第１の電源配線２と第２の電源配線３との間で直列に接続されている。第１２トランジスタＭＣ１２はＰチャネルＭＯＳＦＥＴであり、第１３トランジスタＭＣ１３及び第１４トランジスタＭＣ１４はＮチャネルＭＯＳＦＥＴである。第１２トランジスタＭＣ１２のソースは第１の電源配線２に接続され、第１２トランジスタＭＣ１２のゲートは第１バイアス回路からバイアス電圧Ｖｂｐ１が入力される。第１３トランジスタＭＣ１３のドレインは第１２トランジスタＭＣ１２のドレインに接続され、第１３トランジスタＭＣ１３のソースは第１４トランジスタＭＣ１４のドレインに接続され、第１３トランジスタＭＣ１３のゲートは第１３トランジスタＭＣ１３のドレインに接続されている。第１４トランジスタＭＣ１４のゲートは第１４トランジスタＭＣ１４のドレインに接続され、第１４トランジスタＭＣ１４のソースは第２の電源配線３に接続されている。
第１５トランジスタＭＣ１５〜第１７トランジスタＭＣ１７は、第１の電源配線２と第２の電源配線３との間で直列に接続されている。第１５トランジスタＭＣ１５〜第１７トランジスタＭＣ１７は、第１２トランジスタＭＣ１２〜第１４トランジスタＭＣ１４に対して出力段１１６側に設けられている。第１５トランジスタＭＣ１５はＮチャネルＭＯＳＦＥＴであり、第１６トランジスタＭＣ１６及び第１７トランジスタＭＣ１７はＰチャネルＭＯＳＦＥＴである。第１５トランジスタＭＣ１５のソースは第２の電源配線３に接続され、第１５トランジスタＭＣ１５のゲートは第４バイアス回路（図示略）に接続されている。第１５トランジスタＭＣ１５のゲートは第４バイアス回路からのバイアス電圧Ｖｂｎ２が入力されることにより、適切にバイアスされている。第１６トランジスタＭＣ１６のソースは第１の電源配線２に接続され、第１６トランジスタＭＣ１６のドレインは第１７トランジスタＭＣ１７のソースに接続され、第１６トランジスタＭＣ１６のゲートは第１６トランジスタＭＣ１６のドレインに接続されている。第１７トランジスタＭＣ１７のゲートは第１７トランジスタＭＣ１７のドレインに接続され、第１７トランジスタＭＣ１７のドレインは第１５トランジスタＭＣ１５のドレインに接続されている。
第１８トランジスタＭＣ１８及び第１９トランジスタＭＣ１９は、バイアス回路１１４、カスコードカレントミラー回路１１３、及び出力段１１６と接続されている。第１８トランジスタＭＣ１８はＮチャネルＭＯＳＦＥＴであり、第１９トランジスタＭＣ１９はＰチャネルＭＯＳＦＥＴである。第１８トランジスタＭＣ１８のドレインは第１１トランジスタＭＣ１１のドレインと出力段１１６との間のノードＮＣ１に接続され、第１８トランジスタＭＣ１８のソースは第７トランジスタＭＣ７のドレインと出力段１１６との間のノードＮＣ２に接続されている。第１８トランジスタＭＣ１８のゲートは第１２トランジスタＭＣ１２のドレインと第１３トランジスタＭＣ１３のドレインとの間のノードＮＣ３に接続されている。第１９トランジスタＭＣ１９のソースは第１１トランジスタＭＣ１１のドレインと出力段１１６との間のノードＮＣ４に接続され、第１９トランジスタＭＣ１９のドレインは第７トランジスタＭＣ７のドレインと出力段１１６との間のノードＮＣ５に接続されている。第１９トランジスタＭＣ１９のゲートは、第１５トランジスタＭＣ１５のドレインと第１７トランジスタＭＣ１７のドレインとの間のノードＮＣ６に接続されている。ノードＮＣ４はノードＮＣ１よりも出力段１１６寄りであり、ノードＮＣ５はノードＮＣ２よりも出力段１１６寄りである。
出力段１１６は、第２０トランジスタＭＣ２０及び第２１トランジスタＭＣ２１を用いたソース接地回路であり、能動負荷であるカスコードカレントミラー回路１１３の出力信号Ｓｏｕｔを増幅し、出力端子ＯＵＴから出力する。
本実施形態では、第２０トランジスタＭＣ２０はＰチャネルＭＯＳＦＥＴであり、第２１トランジスタＭＣ２１はＮチャネルＭＯＳＦＥＴである。第２０トランジスタＭＣ２０のソースは第１の電源配線２に接続され、第２０トランジスタＭＣ２０のドレインは出力端子ＯＵＴに接続されている。第２０トランジスタＭＣ２０のゲートは第１１トランジスタＭＣ１１のドレインに接続されている。第２１トランジスタＭＣ２１のソースは第２の電源配線３に接続され、第２１トランジスタＭＣ２１のドレインは出力端子ＯＵＴに接続されている。第２１トランジスタＭＣ２１のゲートは第７トランジスタＭＣ７のドレインに接続されている。
出力段１１６は、位相補償回路１１９をさらに含む。位相補償回路１１９は、第１抵抗ＲＣ１、第２抵抗ＲＣ２、第１キャパシタＣＣ１、及び第２キャパシタＣＣ２を含む。第１抵抗ＲＣ１及び第１キャパシタＣＣ１は直列に接続されている。第１抵抗ＲＣ１の第１端子は第１１トランジスタＭＣ１１のドレインと第２０トランジスタＭＣ２０のゲートとの間のノードＮＣ７に接続され、第１抵抗ＲＣ１の第２端子は第１キャパシタＣＣ１の第１端子に接続されている。第１キャパシタＣＣ１の第２端子は出力端子ＯＵＴに接続されている。第２抵抗ＲＣ２及び第２キャパシタＣＣ２は直列に接続されている。第２抵抗ＲＣ２の第１端子は第７トランジスタＭＣ７のドレインと第２１トランジスタＭＣ２１のゲートとの間のノードＮＣ８に接続され、第２抵抗ＲＣ２の第２端子は第２キャパシタＣＣ２の第１端子に接続されている。第２キャパシタＣＣ２の第２端子は出力端子ＯＵＴに接続されている。
第１トランジスタＭＣ１〜第２１トランジスタＭＣ２１のＮチャネルＭＯＳＦＥＴ及びＰチャネルＭＯＳＦＥＴの構造及び製造方法は、第１実施形態の第１トランジスタＭ１等のＮチャネルＭＯＳＦＥＴ及びＰチャネルＭＯＳＦＥＴと同様の構造及び製造方法である。差動対１１１を構成する第１トランジスタＭＣ１及び第２トランジスタＭＣ２のゲート長は、カスコードカレントミラー回路１１３を構成する第４トランジスタＭＣ４〜第７トランジスタＭＣ７のゲート長よりも短い。このようなゲート長の関係により、移動度の揺らぎを低減できるため、出力信号Ｓｏｕｔの１／ｆノイズを低減できる。
さらに、本実施形態では、出力段１１６の出力信号Ｓｏｕｔの１／ｆノイズの更なる低減のため、第１トランジスタＭＣ１〜第２１トランジスタＭＣ２１のうちの一部のトランジスタにおけるチャネル領域の不純物濃度を他のトランジスタにおけるチャネル領域の不純物濃度よりも低くしている。すなわち、オペアンプ１Ｅの複数のトランジスタは、チャネル領域の不純物濃度が第１濃度である高濃度トランジスタと、チャネル領域の不純物濃度が第１濃度よりも低い第２濃度である低濃度トランジスタとを含む。具体的には、出力信号Ｓｏｕｔの１／ｆノイズの影響を受け易いトランジスタにおけるチャネル領域の不純物濃度を、出力信号Ｓｏｕｔの１／ｆノイズの影響を受け難いトランジスタにおけるチャネル領域の不純物濃度よりも低くしている。すなわち、低濃度トランジスタは、高濃度トランジスタよりも、複数のトランジスタのうちオペアンプ１Ｅの１／ｆノイズの影響を受け易いトランジスタに用いられ、高濃度トランジスタは、低濃度トランジスタよりも、複数のトランジスタのうちオペアンプ１Ｅの１／ｆノイズの影響を受け難いトランジスタに用いられている。詳細には、オペアンプ１Ｅにおいて、出力信号Ｓｏｕｔの１／ｆノイズの影響を受け易い部分は差動対１１１、カスコードカレントミラー回路１１３の一部、及びバイアス回路１１４の一部である。一方、出力信号Ｓｏｕｔの１／ｆノイズの影響を受け難い部分はテイル電流源１１２、カスコードカレントミラー回路１１３の他の一部、バイアス回路１１４の他の一部、ＡＢ級バイアス回路１１５、及び出力段１１６である。
本実施形態では、差動対１１１、カスコードカレントミラー回路１１３の一部、及びバイアス回路１１４の一部のトランジスタにおけるチャネル領域の不純物濃度を、テイル電流源１１２、カスコードカレントミラー回路１１３の他の一部、バイアス回路１１４の他の一部、ＡＢ級バイアス回路１１５、及び出力段１１６のトランジスタにおけるチャネル領域の不純物濃度よりも低くしている。すなわち、差動対１１１、カスコードカレントミラー回路１１３の一部、及びバイアス回路１１４の一部のトランジスタは、低濃度トランジスタであり、テイル電流源１１２、カスコードカレントミラー回路１１３の他の一部、バイアス回路１１４の他の一部、ＡＢ級バイアス回路１１５、及び出力段１１６は、高濃度トランジスタである。具体的には、第１トランジスタＭＣ１、第２トランジスタＭＣ２、第４トランジスタＭＣ４、第５トランジスタＭＣ５、第８トランジスタＭＣ８、及び第９トランジスタＭＣ９におけるチャネル領域の不純物濃度を、第３トランジスタＭＣ３、第６トランジスタＭＣ６、第７トランジスタＭＣ７、及び第１０トランジスタＭＣ１０〜第２１トランジスタＭＣ２１におけるチャネル領域の不純物濃度よりも低くしている。
各トランジスタＭＣ１，ＭＣ２，ＭＣ４，ＭＣ５，ＭＣ８，ＭＣ９におけるチャネル領域の不純物濃度は、各トランジスタＭＣ３，ＭＣ６，ＭＣ７，ＭＣ１０〜ＭＣ２１におけるチャネル領域の不純物濃度の約１／２以下であることが好ましい。本実施形態では、各トランジスタＭＣ１，ＭＣ２，ＭＣ４，ＭＣ５，ＭＣ８，ＭＣ９におけるチャネル領域の不純物濃度は、各トランジスタＭＣ３，ＭＣ６，ＭＣ７，ＭＣ１０〜ＭＣ２１におけるチャネル領域の不純物濃度の約１／１０である。
本実施形態によれば、以下の効果が得られる。
（６−１）差動対１１１を構成する第１トランジスタＭＣ１及び第２トランジスタＭＣ２におけるチャネル領域の不純物濃度は、最終段となる出力段１１６を構成する第２０トランジスタＭＣ２０及び第２１トランジスタＭＣ２１におけるチャネル領域の不純物濃度よりも低い。この構成によれば、オペアンプ１Ｅの出力信号Ｓｏｕｔの１／ｆノイズの影響を受け易い差動対１１１を構成する各トランジスタＭＣ１，ＭＣ２のチャネル領域の不純物濃度を低くすることにより、移動度の揺らぎを抑制でき、ドレイン電流の揺らぎを抑制できる。したがって、オペアンプ１Ｅの出力信号Ｓｏｕｔの１／ｆノイズを効果的に抑制できる。
（６−２）カスコードカレントミラー回路１１３の電流源を構成する第４トランジスタＭＣ４及び第５トランジスタＭＣ５におけるチャネル領域の不純物濃度は、最終段となる出力段１１６を構成する第２０トランジスタＭＣ２０及び第２１トランジスタＭＣ２１におけるチャネル領域の不純物濃度よりも低い。この構成によれば、オペアンプ１Ｅの出力信号Ｓｏｕｔの１／ｆノイズの影響を受け易いカスコードカレントミラー回路１１３の電流源を構成する各トランジスタＭＣ４，ＭＣ５のチャネル領域の不純物濃度を低くすることにより、移動度の揺らぎを抑制でき、ドレイン電流の揺らぎを抑制できる。したがって、オペアンプ１Ｅの出力信号Ｓｏｕｔの１／ｆノイズを効果的に抑制できる。
（６−３）バイアス回路１１４の電流源を構成する第８トランジスタＭＣ８及び第９トランジスタＭＣ９におけるチャネル領域の不純物濃度は、最終段となる出力段１１６を構成する第２０トランジスタＭＣ２０及び第２１トランジスタＭＣ２１におけるチャネル領域の不純物濃度よりも低い。この構成によれば、オペアンプ１Ｅの出力信号Ｓｏｕｔの１／ｆノイズの影響を受け易いバイアス回路１１４の電流源を構成する各トランジスタＭＣ８，ＭＣ９のチャネル領域の不純物濃度を低くすることにより、移動度の揺らぎを抑制でき、ドレイン電流の揺らぎを抑制できる。したがって、オペアンプ１Ｅの出力信号Ｓｏｕｔの１／ｆノイズを効果的に抑制できる。
（６−４）バイアス回路１１４の電流源を構成する第８トランジスタＭＣ８及び第９トランジスタＭＣ９におけるチャネル領域の不純物濃度と、差動対１１１を構成する第１トランジスタＭＣ１及び第２トランジスタＭＣ２におけるチャネル領域の不純物濃度とは互いに等しい。この構成によれば、差動対１１１を構成する各トランジスタＭＣ１，ＭＣ２のＮ型ウェル層７０を形成する工程と、バイアス回路１１４の電流源を構成する各トランジスタＭＣ８，ＭＣ９のＮ型ウェル層７０を形成する工程とを一括に行うことができる。したがって、オペアンプ１Ｅを製造する工程を簡略化することができる。
なお、各トランジスタＭＣ１，ＭＣ２，ＭＣ４，ＭＣ５，ＭＣ８，ＭＣ９について、チャネル領域の不純物濃度を低下させることに代えて、第２実施形態のトランジスタＭ１，Ｍ２，Ｍ４，Ｍ５のような埋め込みチャネル型のＭＯＳＦＥＴを適用してもよい。これにより、第２実施形態と同様の効果が得られる。また、差動対１１１を構成する各トランジスタＭＣ１，ＭＣ２の組、カスコードカレントミラー回路１１３の電流源を構成する各トランジスタＭＣ４，ＭＣ５の組、及びバイアス回路１１４の電流源を構成する各トランジスタＭＣ８，ＭＣ９の組のうちのいずれか１つ又は２つを第２実施形態の埋め込みチャネル型のＭＯＳＦＥＴに変更してもよい。
また、各トランジスタＭＣ１，ＭＣ２，ＭＣ４，ＭＣ５，ＭＣ８，ＭＣ９について、チャネル領域の不純物濃度を低下させることに加えて、埋め込みチャネル型のＭＯＳＦＥＴを適用してもよい。すなわち、各トランジスタＭＣ１，ＭＣ２，ＭＣ４，ＭＣ５，ＭＣ８，ＭＣ９を第３実施形態の各トランジスタＭ１，Ｍ２，Ｍ４，Ｍ５の構造と同様の構造にしてもよい。これにより、第３実施形態と同様の効果が得られる。また、差動対１１１を構成する各トランジスタＭＣ１，ＭＣ２の組、カスコードカレントミラー回路１１３の電流源を構成する各トランジスタＭＣ４，ＭＣ５の組、及びバイアス回路１１４の電流源を構成する各トランジスタＭＣ８，ＭＣ９の組のうちのいずれか１つ又は２つの組を第３実施形態の各トランジスタＭ１，Ｍ２，Ｍ４，Ｍ５の構造と同様の構造に変更してもよい。さらに、差動対１１１を構成する各トランジスタＭＣ１，ＭＣ２の組、カスコードカレントミラー回路１１３の電流源を構成する各トランジスタＭＣ４，ＭＣ５の組、及びバイアス回路１１４の電流源を構成する各トランジスタＭＣ８，ＭＣ９の組のうちのいずれか１つ又は２つの組を第２実施形態の埋め込みチャネル型のＭＯＳＦＥＴ又は第３実施形態の各トランジスタＭ１，Ｍ２，Ｍ４，Ｍ５の構造と同様の構造に変更してもよい。要するに、オペアンプ１Ｅは、第１実施形態の低濃度トランジスタ、第２実施形態のＭＯＳＦＥＴ、及び第３実施形態の各トランジスタＭ１，Ｍ２，Ｍ４，Ｍ５の構造と同様の構造が混在する構成であってもよい。
（第７実施形態）
図１７を参照して、第７実施形態のオペアンプ１Ｆについて説明する。
オペアンプ１Ｆは、反転入力端子（ＩＮＮ）と非反転入力端子（ＩＮＰ）の電位差を増幅し、出力端子（図示略）から出力信号Ｓｏｕｔを出力する。オペアンプ１Ｆは、定電流発生部１２０Ａ及び差動増幅段１２０Ｂを有する。オペアンプ１Ｆは、ひとつの半導体基板に一体集積化されている。
定電流発生部１２０Ａは、第１トランジスタＭＤ１〜第３トランジスタＭＤ３を有する。本実施形態では、第１トランジスタＭＤ１及び第２トランジスタＭＤ２はＰチャネルＭＯＳＦＥＴであり、第３トランジスタＭＤ３はＮチャネルＭＯＳＦＥＴである。第１トランジスタＭＤ１のソース及び第２トランジスタＭＤ２のソースは、第１の電源配線２に接続されている。第１トランジスタＭＤ１のドレインは、バイアス端子ＢＩＡＳに接続されている。第２トランジスタＭＤ２のドレインは、第３トランジスタＭＤ３のドレインに接続されている。第３トランジスタＭＤ３のソースは第２の電源配線３に接続され、第３トランジスタＭＤ３のゲートは第３トランジスタＭＤ３のドレインに接続されている。バイアス端子ＢＩＡＳに接続された第１バイアス回路（図示略）により、第１トランジスタＭＤ１のソース及びゲート、並びに第２トランジスタＭＤ２のゲートにバイアス電圧Ｖｂｐ１が入力される。
差動増幅段１２０Ｂは、第１の差動対１２１、第２の差動対１２２、第１のテイル電流源１２３、第２のテイル電流源１２４、電流切替部１２５、カスコードカレントミラー回路１２６、バイアス回路１２７、及びＡＢ級バイアス回路１２８を備える。
第１の差動対１２１は、第４トランジスタＭＤ４及び第５トランジスタＭＤ５を有する。本実施形態の第４トランジスタＭＤ４及び第５トランジスタＭＤ５は、ＮチャネルＭＯＳＦＥＴである。第４トランジスタＭＤ４及び第５トランジスタＭＤ５は、デプレッション型及びエンハンスメント型のいずれかの構造を取り得る。本実施形態では、第４トランジスタＭＤ４及び第５トランジスタＭＤ５は、エンハンスメント型の構造である。第４トランジスタＭＤ４のソース及び第５トランジスタＭＤ５のソースは共通に接続されている。第４トランジスタＭＤ４のドレイン及び第５トランジスタＭＤ５のドレインはバイアス回路１２７に接続されている。第４トランジスタＭＤ４のゲートは非反転入力端子ＩＮＰに接続され、第５トランジスタＭＤ５のゲートは反転入力端子ＩＮＮに接続されている。
第１のテイル電流源１２３は、第１の差動対１２１に接続される第６トランジスタＭＤ６を有する。本実施形態の第６トランジスタＭＤ６はＮチャネルＭＯＳＦＥＴである。第６トランジスタＭＤ６のドレインは第４トランジスタＭＤ４及び第５トランジスタＭＤ５のソースに接続され、第６トランジスタＭＤ６のソースは第２の電源配線３に接続されている。第６トランジスタＭＤ６のゲートは、第３トランジスタＭＤ３のゲートに接続されている。これにより、第３トランジスタＭＤ３及び第６トランジスタＭＤ６によりカレントミラー回路が形成されている。
第２の差動対１２２は、第７トランジスタＭＤ７及び第８トランジスタＭＤ８を有する。本実施形態の第７トランジスタＭＤ７及び第８トランジスタＭＤ８は、ＰチャネルＭＯＳＦＥＴである。第７トランジスタＭＤ７及び第８トランジスタＭＤ８は、デプレッション型及びエンハンスメント型のいずれかの構造を取り得る。本実施形態では、第７トランジスタＭＤ７及び第８トランジスタＭＤ８は、エンハンスメント型の構造である。第７トランジスタＭＤ７のソース及び第８トランジスタＭＤ８のソースは共通に接続されている。第７トランジスタＭＤ７及び第８トランジスタＭＤ８のドレインは、カスコードカレントミラー回路１２６に接続されている。第７トランジスタＭＤ７のゲートは非反転入力端子ＩＮＰに接続され、第８トランジスタＭＤ８のゲートは反転入力端子ＩＮＮに接続されている。
第２のテイル電流源１２４は、第２の差動対１２２に接続される第９トランジスタＭＤ９を有する。本実施形態の第９トランジスタＭＤ９はＰチャネルＭＯＳＦＥＴである。第９トランジスタＭＤ９のドレインは第７トランジスタＭＤ７及び第８トランジスタＭＤ８のソースに接続され、第９トランジスタＭＤ９のソースは第１の電源配線２に接続されている。第９トランジスタＭＤ９のゲートは、第２トランジスタＭＤ２のゲートに接続されている。これにより、第２トランジスタＭＤ２及び第９トランジスタＭＤ９によりカレントミラー回路が形成されている。また第２トランジスタＭＤ２のゲートには、第１バイアス回路からバイアス電圧Ｖｂｐ１が入力される。
カスコードカレントミラー回路１２６は、第２の差動対１２２と接続されている。カスコードカレントミラー回路１２６は、同型のトランジスタを２段積みして構成され、第１０トランジスタＭＤ１０〜第１３トランジスタＭＤ１３を含む。本実施形態では、第１０トランジスタＭＤ１０〜第１３トランジスタＭＤ１３は、ＮチャネルＭＯＳＦＥＴで構成されている。特に、第１０トランジスタＭＤ１０及び第１１トランジスタＭＤ１１は、エンハンスメント型の構造である。
第１０トランジスタＭＤ１０は、第７トランジスタＭＤ７と直列に設けられている。より詳細には、第１０トランジスタＭＤ１０は、第７トランジスタＭＤ７のドレインと第２の電源配線３との間に設けられている。第１１トランジスタＭＤ１１は、第８トランジスタＭＤ８と直列に設けられている。より詳細には、第１１トランジスタＭＤ１１は、第８トランジスタＭＤ８のドレインと第２の電源配線３との間に設けられている。第１２トランジスタＭＤ１２は第１０トランジスタＭＤ１０に縦積みされ、第１３トランジスタＭＤ１３は第１１トランジスタＭＤ１１に縦積みされている。より詳細には、第１０トランジスタＭＤ１０のソース及び第１１トランジスタＭＤ１１のソースは、第２の電源配線３に接続されている。第１０トランジスタＭＤ１０のドレインは第１２トランジスタＭＤ１２のソースに接続され、第１１トランジスタＭＤ１１のドレインは第１３トランジスタＭＤ１３のソースに接続されている。第１２トランジスタＭＤ１２及び第１３トランジスタＭＤ１３のゲートは、第２バイアス回路（図示略）に接続されている。第１２トランジスタＭＤ１２及び第１３トランジスタＭＤ１３のゲートは第２バイアス回路からのバイアス電圧Ｖｂｎ１が入力されることにより、適切にバイアスされる。第１０トランジスタＭＤ１０のゲート及び第１１トランジスタＭＤ１１のゲートは、第１３トランジスタＭＤ１３のドレインと接続されている。この接続により、第４トランジスタＭＤ４、第５トランジスタＭＤ５、第７トランジスタＭＤ７、及び第８トランジスタＭＤ８がエンハンスメント型であっても、低電圧かつ入力フルスイング（Rail-to-Rail）を実現できる。
バイアス回路１２７は、カスコードカレントミラー回路１２６を適切なバイアス状態に維持する定電流回路である。一例では、バイアス回路１２７は、同型のトランジスタを２段積みして構成され、第１４トランジスタＭＤ１４〜第１７トランジスタＭＤ１７を含む。本実施形態では、第１４トランジスタＭＤ１４〜第１７トランジスタＭＤ１７は、ＰチャネルＭＯＳＦＥＴである。特に、第１４トランジスタＭＤ１４及び第１５トランジスタＭＤ１５は、エンハンスメント型である。
第１４トランジスタＭＤ１４及び第１５トランジスタＭＤ１５は、所定の電流を生成する電流源を構成する。第１４トランジスタＭＤ１４は、第４トランジスタＭＤ４と直列に設けられている。より詳細には、第１４トランジスタＭＤ１４は、第４トランジスタＭＤ４のドレインと第１の電源配線２との間に設けられている。第１５トランジスタＭＤ１５は、第５トランジスタＭＤ５と直列に設けられている。より詳細には、第１５トランジスタＭＤ１５は、第５トランジスタＭＤ５のドレインと第１の電源配線２との間に設けられている。第１４トランジスタＭＤ１４及び第１５トランジスタＭＤ１５のゲートは第２バイアス回路（図示略）に接続されている。第１４トランジスタＭＤ１４及び第１５トランジスタＭＤ１５のゲートは、第３バイアス回路からバイアス電圧Ｖｂｐ２が入力されることにより、適切にバイアスされる。第１６トランジスタＭＤ１６は第１４トランジスタＭＤ１４に縦積みされ、第１７トランジスタＭＤ１７は第１５トランジスタＭＤ１５に縦積みされている。より詳細には、第１６トランジスタＭＤ１６のドレインは第１４トランジスタＭＤ１４のソースに接続され、第１７トランジスタＭＤ１７のドレインは第１５トランジスタＭＤ１５のソースに接続されている。第１６トランジスタＭＤ１６及び第１７トランジスタＭＤ１７のゲートは第４バイアス回路（図示略）に接続されている。第１６トランジスタＭＤ１６及び第１７トランジスタＭＤ１７のゲートは、第３バイアス回路からバイアス電圧Ｖｂｐ３が入力されることにより、適切にバイアスされる。
電流切替部１２５は、第１の電源配線２と第２の電源配線３との間で直列に接続された３つの抵抗である第１抵抗ＲＦ１、第２抵抗ＲＦ２、及び第３抵抗ＲＦ３を有する。第１抵抗ＲＦ１の第１端子は第１の電源配線２に接続され、第１抵抗ＲＦ１の第２端子は第２抵抗ＲＦ２の第１端子に接続されている。第２抵抗ＲＦ２の第２端子は第３抵抗ＲＦ３の第１端子に接続され、第３抵抗ＲＦ３の第２端子は第２の電源配線３に接続されている。
また、電流切替部１２５は、第１の差動対１２１に接続される第１の切替部１２５Ａ、及び第２の差動対１２２に接続される第２の切替部１２５Ｂを有する。
第１の切替部１２５Ａは、第１８トランジスタＭＤ１８及び第１９トランジスタＭＤ１９を有する。本実施形態では、第１８トランジスタＭＤ１８及び第１９トランジスタＭＤ１９は、エンハンスメント型のＮチャネルＭＯＳＦＥＴである。第１８トランジスタＭＤ１８のドレインは第４トランジスタＭＤ４のドレインに接続され、第１９トランジスタＭＤ１９のドレインは第５トランジスタＭＤ５のドレインに接続されている。第１８トランジスタＭＤ１８のソース及び第１９トランジスタＭＤ１９のソースは共通に接続され、第４トランジスタＭＤ４及び第５トランジスタＭＤ５のソースと第６トランジスタＭＤ６のドレインとの間のノードＮＤ１に接続されている。第１８トランジスタＭＤ１８のゲート及び第１９トランジスタＭＤ１９のゲートは共通に接続され、第２抵抗ＲＦ２と第３抵抗ＲＦ３との間のノードＮＤ２に接続されている。
第２の切替部１２５Ｂは、第２０トランジスタＭＤ２０及び第２１トランジスタＭＤ２１を有する。本実施形態では、第２０トランジスタＭＤ２０及び第２１トランジスタＭＤ２１は、エンハンスメント型のＰチャネルＭＯＳＦＥＴである。第２０トランジスタＭＤ２０のドレインは第７トランジスタＭＤ７のドレインに接続され、第２１トランジスタＭＤ２１のドレインは第８トランジスタＭＤ８のドレインに接続されている。第２０トランジスタＭＤ２０のソース及び第２１トランジスタＭＤ２１のソースは共通に接続され、第９トランジスタＭＤ９のドレインと第７トランジスタＭＤ７及び第８トランジスタＭＤ８のソースとの間のノードＮＤ３に接続されている。第２０トランジスタＭＤ２０のゲート及び第２１トランジスタＭＤ２１のゲートは共通に接続され、第１抵抗ＲＦ１と第２抵抗ＲＦ２との間のノードＮＤ４に接続されている。また第２０トランジスタＭＤ２０のドレインは第１切替端子ＧｍＰに接続され、第２１トランジスタＭＤ２１のドレインは第２切替端子ＧｍＮに接続されている。第１切替端子ＧｍＰは第７トランジスタＭＤ７のドレインに接続され、第２切替端子ＧｍＮは第８トランジスタＭＤ８のドレインに接続されている。
ＡＢ級バイアス回路１２８は、カスコードカレントミラー回路１２６とバイアス回路１２７との間に設けられている。より詳細には、ＡＢ級バイアス回路１２８は、バイアス回路１２７の第１６トランジスタＭＤ１６のドレインと、カスコードカレントミラー回路１２６の第１２トランジスタＭＤ１２のドレインとの間に設けられている。ＡＢ級バイアス回路１２８は、複数のトランジスタを含み、バイアス時の少ないバイアス電流から動作時の大きな駆動電流を引き出す出力バッファ回路である。ＡＢ級バイアス回路１２８は、オペアンプ１Ｆの出力段（図示略）に接続されている。
第１トランジスタＭＤ１〜第２１トランジスタＭＤ２１のＮチャネルＭＯＳＦＥＴ及びＰチャネルＭＯＳＦＥＴの構造及び製造方法は、第１実施形態の第１トランジスタＭ１等のＮチャネルＭＯＳＦＥＴ及びＰチャネルＭＯＳＦＥＴと同様の構造及び製造方法である。第１の差動対１２１を構成する第４トランジスタＭＤ４及び第５トランジスタＭＤ５のゲート長は、バイアス回路１２７を構成する第１４トランジスタＭＤ１４〜第１７トランジスタＭＤ１７のゲート長よりも短い。また、第２の差動対１２２を構成する第７トランジスタＭＤ７及び第８トランジスタＭＤ８のゲート長は、カスコードカレントミラー回路１２６を構成する第１０トランジスタＭＤ１０〜第１３トランジスタＭＤ１３のゲート長よりも短い。また、第２の差動対１２２を構成する第７トランジスタＭＤ７及び第８トランジスタＭＤ８のゲート長は、第１の差動対１２１を構成する第４トランジスタＭＤ４及び第５トランジスタＭＤ５のゲート長と等しいことが好ましい。また、カスコードカレントミラー回路１２６を構成する第１０トランジスタＭＤ１０〜第１３トランジスタＭＤ１３のゲート長は、バイアス回路１２７を構成する第１４トランジスタＭＤ１４〜第１７トランジスタＭＤ１７のゲート長と等しいことが好ましい。このようなゲート長の関係により、移動度の揺らぎを低減できるため、出力信号Ｓｏｕｔの１／ｆノイズを低減できる。
さらに、本実施形態では、オペアンプ１Ｆの出力信号Ｓｏｕｔの１／ｆノイズの更なる低減のため、第１トランジスタＭＤ１〜第２１トランジスタＭＤ２１のうちの一部のトランジスタにおけるチャネル領域の不純物濃度を他のトランジスタにおけるチャネル領域の不純物濃度よりも低くしている。すなわち、オペアンプ１Ｆの複数のトランジスタは、チャネル領域の不純物濃度が第１濃度である高濃度トランジスタと、チャネル領域の不純物濃度が第１濃度よりも低い第２濃度である低濃度トランジスタとを含む。具体的には、各トランジスタＭＤ１〜ＭＤ２１のうちの出力信号Ｓｏｕｔの１／ｆノイズの影響を受け易いトランジスタにおけるチャネル領域の不純物濃度を、出力信号Ｓｏｕｔの１／ｆノイズの影響を受け難いトランジスタにおけるチャネル領域の不純物濃度よりも低くしている。すなわち、低濃度トランジスタは、高濃度トランジスタよりも、複数のトランジスタのうちオペアンプ１Ｆの１／ｆノイズの影響を受け易いトランジスタに用いられ、高濃度トランジスタは、低濃度トランジスタよりも、複数のトランジスタのうちオペアンプ１Ｆの１／ｆノイズの影響を受け難いトランジスタに用いられている。より詳細には、オペアンプ１Ｆにおいて、出力信号Ｓｏｕｔの１／ｆノイズの影響を受け易い部分は、第１の差動対１２１、第２の差動対１２２、電流切替部１２５、カスコードカレントミラー回路１２６の一部、及びバイアス回路１２７の一部である。一方、オペアンプ１Ｆにおいて、出力信号Ｓｏｕｔの１／ｆノイズの影響を受け難い部分は、定電流発生部１２０Ａ、第１のテイル電流源１２３、第２のテイル電流源１２４、及びＡＢ級バイアス回路１２８である。
本実施形態では、第１の差動対１２１、第２の差動対１２２、電流切替部１２５、カスコードカレントミラー回路１２６の一部、及びバイアス回路１２７の一部を構成するトランジスタにおけるチャネル領域の不純物濃度を、定電流発生部１２０Ａ、第１のテイル電流源１２３、第２のテイル電流源１２４、及びＡＢ級バイアス回路１２８を構成するチャネル領域の不純物濃度よりも低くしている。すなわち、第１の差動対１２１、第２の差動対１２２、電流切替部１２５、カスコードカレントミラー回路１２６の一部、及びバイアス回路１２７の一部のトランジスタは、低濃度トランジスタであり、定電流発生部１２０Ａ、第１のテイル電流源１２３、第２のテイル電流源１２４、及びＡＢ級バイアス回路１２８のトランジスタは、高濃度トランジスタである。具体的には、第４トランジスタＭＤ４、第５トランジスタＭＤ５、第７トランジスタＭＤ７、第８トランジスタＭＤ８、第１０トランジスタＭＤ１０、第１１トランジスタＭＤ１１、第１４トランジスタＭＤ１４、第１５トランジスタＭＤ１５、及び第１８トランジスタＭＤ１８〜第２１トランジスタＭＤ２１におけるチャネル領域の不純物濃度を、第１トランジスタＭＤ１〜第３トランジスタＭＤ３、第６トランジスタＭＤ６、第９トランジスタＭＤ９、第１２トランジスタＭＤ１２、第１３トランジスタＭＤ１３、第１６トランジスタＭＤ１６、及び第１７トランジスタＭＤ１７におけるチャネル領域の不純物濃度よりも低くしている。すなわち、第４トランジスタＭＤ４、第５トランジスタＭＤ５、第７トランジスタＭＤ７、第８トランジスタＭＤ８、第１０トランジスタＭＤ１０、第１１トランジスタＭＤ１１、第１４トランジスタＭＤ１４、第１５トランジスタＭＤ１５、及び第１８トランジスタＭＤ１８〜第２１トランジスタＭＤ２１は、低濃度トランジスタである。一方、第１トランジスタＭＤ１〜第３トランジスタＭＤ３、第６トランジスタＭＤ６、第９トランジスタＭＤ９、第１２トランジスタＭＤ１２、第１３トランジスタＭＤ１３、第１６トランジスタＭＤ１６、及び第１７トランジスタＭＤ１７は、高濃度トランジスタである。
各トランジスタＭＤ４，ＭＤ５，ＭＤ７，ＭＤ８，ＭＤ１０，ＭＤ１１，ＭＤ１４，ＭＤ１５，ＭＤ１８〜ＭＤ２１におけるチャネル領域の不純物濃度は、各トランジスタＭＤ１〜ＭＤ３，ＭＤ６，ＭＤ９，ＭＤ１２，ＭＤ１３，ＭＤ１６，ＭＤ１７におけるチャネル領域の不純物濃度の約１／２以下であることが好ましい。本実施形態では、各トランジスタＭＤ４，ＭＤ５，ＭＤ７，ＭＤ８，ＭＤ１０，ＭＤ１１，ＭＤ１４，ＭＤ１５，ＭＤ１８〜ＭＤ２１におけるチャネル領域の不純物濃度は、各トランジスタＭＤ１〜ＭＤ３，ＭＤ６，ＭＤ９，ＭＤ１２，ＭＤ１３，ＭＤ１６，ＭＤ１７におけるチャネル領域の不純物濃度の約１／１０である。
本実施形態によれば、以下の効果が得られる。
（７−１）第１の差動対１２１を構成する第４トランジスタＭＤ４及び第５トランジスタＭＤ５におけるチャネル領域の不純物濃度は、第１のテイル電流源１２３を構成する第６トランジスタＭＤ６におけるチャネル領域の不純物濃度よりも低い。また、第２の差動対１２２を構成する第７トランジスタＭＤ７及び第８トランジスタＭＤ８におけるチャネル領域の不純物濃度は、第２のテイル電流源１２４を構成する第９トランジスタＭＤ９におけるチャネル領域の不純物濃度よりも低い。このような構成によれば、オペアンプ１Ｆの出力信号Ｓｏｕｔの１／ｆノイズの影響を受け易い各差動対１２１，１２２を構成する各トランジスタＭＤ４，ＭＤ５，ＭＤ７，ＭＤ８のチャネル領域の不純物濃度を低くすることにより、移動度の揺らぎを抑制でき、ドレイン電流の揺らぎを抑制できる。したがって、オペアンプ１Ｆの出力信号Ｓｏｕｔの１／ｆノイズを効果的に抑制できる。
（７−２）カスコードカレントミラー回路１２６の電流源を構成する第１０トランジスタＭＤ１０及び第１１トランジスタＭＤ１１におけるチャネル領域の不純物濃度は、第１のテイル電流源１２３を構成する第６トランジスタＭＤ６におけるチャネル領域の不純物濃度よりも低い。この構成によれば、オペアンプ１Ｆの出力信号Ｓｏｕｔの１／ｆノイズの影響を受け易いカスコードカレントミラー回路１２６の電流源を構成する各トランジスタＭＤ１０，ＭＤ１１のチャネル領域の不純物濃度を低くすることにより、移動度の揺らぎを抑制でき、ドレイン電流の揺らぎを抑制できる。したがって、オペアンプ１Ｆの出力信号Ｓｏｕｔの１／ｆノイズを効果的に抑制できる。
（７−３）バイアス回路１２７の電流源を構成する第１４トランジスタＭＤ１４及び第１５トランジスタＭＤ１５におけるチャネル領域の不純物濃度は、第２のテイル電流源１２４を構成する第９トランジスタＭＤ９におけるチャネル領域の不純物濃度よりも低い。この構成によれば、オペアンプ１Ｆの出力信号Ｓｏｕｔの１／ｆノイズの影響を受け易いバイアス回路１２７の電流源を構成する各トランジスタＭＤ１４，ＭＤ１５のチャネル領域の不純物濃度を低くすることにより、移動度の揺らぎを抑制でき、ドレイン電流の揺らぎを抑制できる。したがって、オペアンプ１Ｆの出力信号Ｓｏｕｔの１／ｆノイズを効果的に抑制できる。
（７−４）電流切替部１２５の第１の切替部１２５Ａを構成する第１８トランジスタＭＤ１８及び第１９トランジスタＭＤ１９におけるチャネル領域の不純物濃度は、第１のテイル電流源１２３を構成する第６トランジスタＭＤ６におけるチャネル領域の不純物濃度よりも低い。また、第２の切替部１２５Ｂを構成する第２０トランジスタＭＤ２０及び第２１トランジスタＭＤ２１におけるチャネル領域の不純物濃度は、第２のテイル電流源１２４を構成する第９トランジスタＭＤ９におけるチャネル領域の不純物濃度よりも低い。このような構成によれば、オペアンプ１Ｆの出力信号Ｓｏｕｔの１／ｆノイズの影響を受け易い電流切替部１２５を構成する各トランジスタＭＤ１８〜ＭＤ２１のチャネル領域の不純物濃度を低くすることにより、移動度の揺らぎを抑制でき、ドレイン電流の揺らぎを抑制できる。したがって、オペアンプ１Ｆの出力信号Ｓｏｕｔの１／ｆノイズを効果的に抑制できる。
（７−５）カスコードカレントミラー回路１２６の電流源を構成する各トランジスタＭＤ１０，ＭＤ１１のチャネル領域の不純物濃度と、第１の差動対１２１を構成する各トランジスタＭＤ１，ＭＤ２のチャネル領域の不純物濃度と、第１の切替部１２５Ａを構成する各トランジスタＭＤ１８，ＭＤ１９のチャネル領域の不純物濃度とは互いに等しい。この構成によれば、各トランジスタＭＤ１，ＭＤ２のＰ型ウェル層６２を形成する工程と、各トランジスタＭＤ１０，ＭＤ１１のＰ型ウェル層６２を形成する工程と、各トランジスタＭＤ１８，ＭＤ１９のＰ型ウェル層６２を形成する工程とを一括に行うことができる。したがって、オペアンプ１Ｆを製造する工程を簡略化することができる。
（７−６）バイアス回路１２７の電流源を構成する各トランジスタＭＤ１４，ＭＤ１５のチャネル領域の不純物濃度と、第２の差動対１２２を構成する各トランジスタＭＤ７，ＭＤ８のチャネル領域の不純物濃度と、第２の切替部１２５Ｂを構成する各トランジスタＭＤ２０，ＭＤ２１のチャネル領域の不純物濃度とは互いに等しい。この構成によれば、各トランジスタＭＤ１４，ＭＤ１５のＮ型ウェル層７０を形成する工程と、各トランジスタＭＤ７，ＭＤ８のＮ型ウェル層７０を形成する工程と、各トランジスタＭＤ２０，ＭＤ２１のＮ型ウェル層７０を形成する工程とを一括に行うことができる。したがって、オペアンプ１Ｆを製造する工程を簡略化することができる。
なお、各トランジスタＭＤ４，ＭＤ５，ＭＤ７，ＭＤ８，ＭＤ１０，ＭＤ１１，ＭＤ１４，ＭＤ１５，ＭＤ１８〜ＭＤ２１について、チャネル領域の不純物濃度を低下させることに代えて、第２実施形態のトランジスタＭ１，Ｍ２，Ｍ４，Ｍ５のような埋め込みチャネル型のＭＯＳＦＥＴを適用してもよい。これにより、第２実施形態と同様の効果が得られる。また、第１の差動対１２１を構成する各トランジスタＭＤ４，ＭＤ５、第２の差動対１２２を構成する各トランジスタＭＤ７，ＭＤ８、カスコードカレントミラー回路１２６の電流源を構成する各トランジスタＭＤ１０，ＭＤ１１、バイアス回路１２７の電流源を構成する各トランジスタＭＤ１４，ＭＤ１５、第１の切替部１２５Ａを構成する各トランジスタＭＤ１８，ＭＤ１９、及び第２の切替部１２５Ｂを構成する各トランジスタＭＤ２０，ＭＤ２１を第１実施形態の低濃度トランジスタ及び第２実施形態の埋め込みチャネル型のＭＯＳＦＥＴが混在するように変更してもよい。
また、各トランジスタＭＤ４，ＭＤ５，ＭＤ７，ＭＤ８，ＭＤ１０，ＭＤ１１，ＭＤ１４，ＭＤ１５，ＭＤ１８〜ＭＤ２１について、チャネル領域の不純物濃度を低下させることに加えて、埋め込みチャネル型のＭＯＳＦＥＴを適用してもよい。すなわち、各トランジスタＭＤ４，ＭＤ５，ＭＤ７，ＭＤ８，ＭＤ１０，ＭＤ１１，ＭＤ１４，ＭＤ１５，ＭＤ１８〜ＭＤ２１を第３実施形態の各トランジスタＭ１，Ｍ２，Ｍ４，Ｍ５の構造と同様の構造にしてもよい。これにより、第３実施形態と同様の効果が得られる。また、第１の差動対１２１を構成する各トランジスタＭＤ４，ＭＤ５、第２の差動対１２２を構成する各トランジスタＭＤ７，ＭＤ８、カスコードカレントミラー回路１２６の電流源を構成する各トランジスタＭＤ１０，ＭＤ１１、バイアス回路１２７の電流源を構成する各トランジスタＭＤ１４，ＭＤ１５、第１の切替部１２５Ａを構成する各トランジスタＭＤ１８，ＭＤ１９、及び第２の切替部１２５Ｂを構成する各トランジスタＭＤ２０，ＭＤ２１を第１実施形態の低濃度トランジスタ及び第３実施形態の各トランジスタＭ１，Ｍ２，Ｍ４，Ｍ５の構造と同様の構造が混在するように変更してもよい。さらに、第１の差動対１２１を構成する各トランジスタＭＤ４，ＭＤ５、第２の差動対１２２を構成する各トランジスタＭＤ７，ＭＤ８、カスコードカレントミラー回路１２６の電流源を構成する各トランジスタＭＤ１０，ＭＤ１１、バイアス回路１２７の電流源を構成する各トランジスタＭＤ１４，ＭＤ１５、第１の切替部１２５Ａを構成する各トランジスタＭＤ１８，ＭＤ１９、及び第２の切替部１２５Ｂを構成する各トランジスタＭＤ２０，ＭＤ２１を第１実施形態の低濃度トランジスタ、第２実施形態の埋め込みチャネル型のＭＯＳＦＥＴ、及び第３実施形態の各トランジスタＭ１，Ｍ２，Ｍ４，Ｍ５の構造と同様の構造が混在するように変更してもよい。要するに、オペアンプ１Ｆは、第１実施形態の低濃度トランジスタ、第２実施形態のＭＯＳＦＥＴ、及び第３実施形態の各トランジスタＭ１，Ｍ２，Ｍ４，Ｍ５の構造と同様の構造が混在する構成であってもよい。
なお、電流切替部１２５については、その機能を実現することができれば具体的な回路構成については任意であり、本実施形態の回路構成に限定されない。
（第８実施形態）
図１８を参照して、第８実施形態の集積回路の一例である積分回路１３０について説明する。本実施形態の積分回路１３０は、非反転入力端子ＩＮＰ及び反転入力端子ＩＮＮに入力される差動入力電流を積分し、所定の周期でサンプル及びホールドし、差動電圧信号を生成する。
積分回路１３０は、差動対１３１、テイル電流源１３２、定電流源１３３，１３４、第１セレクタ１３５、第２セレクタ１３６、積分器１３７、サンプルホールド回路（図示略）、コモンフィードバック回路１３８、及びカレントミラー回路１３９を有する。
差動対１３１は、第１トランジスタＭＥ１及び第２トランジスタＭＥ２を含む。本実施形態では、第１トランジスタＭＥ１及び第２トランジスタＭＥ２は、ＰチャネルＭＯＳＦＥＴで構成されている。第１トランジスタＭＥ１及び第２トランジスタＭＥ２は、デプレッション型及びエンハンスメント型のいずれかの構造を取り得る。本実施形態では、第１トランジスタＭＥ１及び第２トランジスタＭＥ２は、エンハンスメント型の構造である。第１トランジスタＭＥ１のソース及び第２トランジスタＭＥ２のソースは共通に接続されている。
テイル電流源１３２は、差動対１３１に接続されるトランジスタ（図示略）を含む。本実施形態のトランジスタは、ＰチャネルＭＯＳＦＥＴである。トランジスタのドレインは各トランジスタＭＥ１，ＭＥ２のソースに接続され、トランジスタのソースは第１の電源配線２に接続されている。トランジスタのゲートは、第１バイアス回路（図示略）からのバイアス電圧が入力される。テイル電流源１３２は、バイアス電圧に基づいてテイル電流Ｉｔを供給する。
定電流源１３３は第３トランジスタＭＥ３を含み、定電流源１３４は第４トランジスタＭＥ４を含む。本実施形態の第３トランジスタＭＥ３及び第４トランジスタＭＥ４は、エンハンスメント型のＰチャネルＭＯＳＦＥＴである。第３トランジスタＭＥ３のソース及び第４トランジスタＭＥ４のソースは第１の電源配線２に接続され、第３トランジスタＭＥ３のゲート及び第４トランジスタＭＥ４のゲートは共通して接続されている。第３トランジスタＭＥ３及び第４トランジスタＭＥ４のゲートは、例えば第１バイアス回路からのバイアス電圧が入力されてもよい。
第１セレクタ１３５は、差動対１３１の前段に設けられている。第１セレクタ１３５は、差動対１３１の第１トランジスタＭＥ１のゲートと非反転入力端子ＩＮＰとが接続され、第２トランジスタＭＥ２のゲートと反転入力端子ＩＮＮとが接続される第１の状態と、第１トランジスタＭＥ１のゲートと反転入力端子ＩＮＮとが接続され、第２トランジスタＭＥ２のゲートと非反転入力端子ＩＮＰとが接続される第２の状態と、を切り替える。図１８では、第１の状態が示されている。第１セレクタ１３５は、第１スイッチＳＷ１〜第４スイッチＳＷ４、第１キャパシタＣＥ１、及び第２キャパシタＣＥ２を含む。第１キャパシタＣＥ１及び第２キャパシタＣＥ２は、ＤＣブロック用のキャパシタである。第１キャパシタＣＥ１は第１スイッチＳＷ１と第１トランジスタＭＥ１との間に設けられ、第２キャパシタＣＥ２は第２スイッチＳＷ２と第２トランジスタＭＥ２との間に設けられている。各スイッチＳＷ１〜ＳＷ４は、ＣＭＯＳスイッチ（ＣＭＯＳトランスファゲート）であってもよい。第１スイッチＳＷ１の第１端子及び第３スイッチＳＷ３の第１端子は非反転入力端子ＩＮＰに接続され、第２スイッチＳＷ２の第１端子及び第４スイッチＳＷ４の第１端子は反転入力端子ＩＮＮに接続されている。第１スイッチＳＷ１の第２端子は、第１スイッチＳＷ１と第１キャパシタＣＥ１との間のノードＮＥ１に接続されている。第２スイッチＳＷ２の第２端子は、第２スイッチＳＷ２と第２キャパシタＣＥ２との間のノードＮＥ２に接続されている。第３スイッチＳＷ３の第２端子はノードＮＥ２に接続され、第４スイッチＳＷ４の第２端子はノードＮＥ１に接続されている。第１セレクタ１３５は、第１スイッチＳＷ１及び第２スイッチＳＷ２がオンかつ第３スイッチＳＷ３及び第４スイッチＳＷ４がオフのときに第１の状態となり、第１スイッチＳＷ１及び第２スイッチＳＷ２がオフかつ第３スイッチＳＷ３及び第４スイッチＳＷ４がオンのときに第２の状態となる。
第２セレクタ１３６は、差動対１３１の後段に設けられている。第２セレクタ１３６は、第１トランジスタＭＥ１のドレインを積分器１３７の第１の回路１３７Ａに接続し、第２トランジスタＭＥ２のドレインを積分器１３７の第２の回路１３７Ｂに接続する第１の状態と、第１トランジスタＭＥ１のドレインを第２の回路１３７Ｂに接続し、第２トランジスタＭＥ２のドレインを第１の回路１３７Ａに接続する第２の状態と、を切り替える。第２セレクタ１３６は、第５スイッチＳＷ５〜第８スイッチＳＷ８を含む。各スイッチＳＷ５〜ＳＷ８は、ＣＭＯＳスイッチ（ＣＭＯＳトランスファゲート）であってもよい。第５スイッチＳＷ５の第１端子及び第７スイッチＳＷ７の第１端子は第１トランジスタＭＥ１のドレインに接続され、第６スイッチＳＷ６の第１端子及び第８スイッチＳＷ８の第１端子は第２トランジスタＭＥ２のドレインに接続されている。第５スイッチＳＷ５の第２端子は、第１トランジスタＭＥ１と第１の回路１３７Ａとの間のノードＮＥ３に接続されている。第６スイッチＳＷ６の第２端子は、第２トランジスタＭＥ２と第２の回路１３７Ｂとの間のノードＮＥ４に接続されている。第７スイッチＳＷ７の第２端子はノードＮＥ４に接続され、第８スイッチＳＷ８の第２端子はノードＮＥ３に接続されている。第２セレクタ１３６は、第５スイッチＳＷ５及び第６スイッチＳＷ６がオンかつ第７スイッチＳＷ７及び第８スイッチＳＷ８がオフのときに第１の状態となり、第５スイッチＳＷ５及び第６スイッチＳＷ６がオフかつ第７スイッチＳＷ７及び第８スイッチＳＷ８がオンのときに第２の状態となる。
積分器１３７は、第１の回路１３７Ａ及び第２の回路１３７Ｂを有する。積分器１３７は、差動対１３１から第１の回路１３７Ａに流れる第１の差動入力電流を積分し、第１の差動電圧信号を生成する。積分器１３７は、差動対１３１から第２の回路１３７Ｂに流れる第２の差動入力電流を積分し、第２の差動電圧信号を生成する。
第１の回路１３７Ａは、第５トランジスタＭＥ５、抵抗ＲＥ１、及びキャパシタＣＥ３を含む。本実施形態の第５トランジスタＭＥ５は、エンハンスメント型のＮチャネルＭＯＳＦＥＴである。第５トランジスタＭＥ５のドレインは第４トランジスタＭＥ４のドレインと接続され、第５トランジスタＭＥ５のソースは第２の電源配線３に接続され、第５トランジスタＭＥ５のゲートはノードＮＥ３に接続されている。抵抗ＲＥ１及びキャパシタＣＥ３は直列に接続され、ＲＣ回路を形成している。抵抗ＲＥ１の第１端子は、ノードＮＥ３と第５トランジスタＭＥ５のゲートとの間のノードＮＥ５に接続されている。抵抗ＲＥ１の第２端子は、キャパシタＣＥ３の第１端子に接続されている。キャパシタＣＥ３の第２端子は、第５トランジスタＭＥ５のドレインに接続されている。
第２の回路１３７Ｂは、第６トランジスタＭＥ６、抵抗ＲＥ２、及びキャパシタＣＥ４を含む。本実施形態の第６トランジスタＭＥ６は、エンハンスメント型のＮチャネルＭＯＳＦＥＴである。第６トランジスタＭＥ６のドレインは第３トランジスタＭＥ３のドレインと接続され、第６トランジスタＭＥ６のソースは第２の電源配線３に接続され、第６トランジスタＭＥ６のゲートはノードＮＥ４に接続されている。抵抗ＲＥ２及びキャパシタＣＥ４は直列に接続され、ＲＣ回路を形成している。抵抗ＲＥ２の第１端子は、ノードＮＥ４と第６トランジスタＭＥ６のゲートとの間のノードＮＥ６に接続されている。抵抗ＲＥ２の第２端子は、キャパシタＣＥ４の第１端子に接続されている。キャパシタＣＥ４の第２端子は、第６トランジスタＭＥ６のドレインに接続されている。
コモンフィードバック回路１３８は、積分器１３７の第１の差動出力電圧及び第２の差動出力電圧の中点電圧が目標電圧に近づくように、差動対１３１のバイアス状態を調整する。コモンフィードバック回路１３８は、差動対１３８Ａ、テイル電流源１３８Ｂ、６個の抵抗ＲＥ３〜ＲＥ８、及び２つのキャパシタＣＥ５，ＣＥ６を有する。
差動対１３８Ａは、第７トランジスタＭＥ７及び第８トランジスタＭＥ８を有する。本実施形態の第７トランジスタＭＥ７及び第８トランジスタＭＥ８は、ＰチャネルＭＯＳＦＥＴである。第７トランジスタＭＥ７のソース及び第８トランジスタＭＥ８のソースは共通に接続されている。コモンフィードバック回路１３８は、第９トランジスタＭＥ９及び第１０トランジスタＭＥ１０をさらに有する。第９トランジスタＭＥ９及び第１０トランジスタＭＥ１０は、エンハンスメント型のＮチャネルＭＯＳＦＥＴである。第９トランジスタＭＥ９のドレインは第７トランジスタＭＥ７のドレインに接続され、第１０トランジスタＭＥ１０のドレインは第８トランジスタＭＥ８のドレインに接続されている。第９トランジスタＭＥ９のソース及び第１０トランジスタＭＥ１０のソースは、第２の電源配線３に接続されている。第９トランジスタＭＥ９のゲートは、第９トランジスタＭＥ９のドレインに接続されている。第１０トランジスタＭＥ１０のゲートは、第１０トランジスタＭＥ１０のドレインに接続されている。
テイル電流源１３８Ｂは、差動対１３８Ａに接続されるトランジスタを含む。本実施形態のトランジスタは、ＰチャネルＭＯＳＦＥＴである。トランジスタのドレインは各トランジスタＭＥ７，ＭＥ８のソースに接続され、トランジスタのソースは第１の電源配線２に接続されている。トランジスタのゲートは、第１バイアス回路（図示略）からのバイアス電圧が入力される。テイル電流源１３８Ｂは、バイアス電圧に基づいてテイル電流を供給する。
抵抗ＲＥ３及び抵抗ＲＥ４は、直列に接続されている。抵抗ＲＥ３の第１端子は、キャパシタＣＥ１と第１トランジスタＭＥ１のゲートとの間のノードＮＥ７に接続されている。抵抗ＲＥ３の第２端子は、抵抗ＲＥ４の第１端子に接続されている。抵抗ＲＥ４の第２端子は、キャパシタＣＥ２と第２トランジスタＭＥ２のゲートとの間のノードＮＥ８に接続されている。抵抗ＲＥ５及び抵抗ＲＥ６は、第１の電源配線２と第２の電源配線３との間で直列に接続されている。抵抗ＲＥ５の第１端子は第１の電源配線２に接続され、抵抗ＲＥ５の第２端子は抵抗ＲＥ６の第１端子に接続されている。抵抗ＲＥ６の第２端子は、第２の電源配線３に接続されている。第７トランジスタＭＥ７のゲートは、抵抗ＲＥ３の第２端子と抵抗ＲＥ４の第１端子との間のノードＮＥ９と、抵抗ＲＥ５の第２端子と抵抗ＲＥ６の第１端子との間のノードＮＥ１０とに接続されている。
抵抗ＲＥ７及び抵抗ＲＥ８は、直列に接続されている。抵抗ＲＥ７の第１端子はサンプルホールド回路の非反転入力端子ＳＨＩＰに接続され、抵抗ＲＥ７の第２端子は抵抗ＲＥ８の第１端子に接続されている。抵抗ＲＥ８の第２端子は、サンプルホールド回路の反転入力端子ＳＨＩＮに接続されている。キャパシタＣＥ５は抵抗ＲＥ７と並列に接続され、キャパシタＣＥ６は抵抗ＲＥ８と並列に接続されている。非反転入力端子ＳＨＩＰは、第３トランジスタＭＥ３のドレインと第６トランジスタＭＥ６のドレインとの間のノードＮＥ１１に接続されている。反転入力端子ＳＨＩＮは、第４トランジスタＭＥ４のドレインと第５トランジスタＭＥ５のドレインとの間のノードＮＥ１２に接続されている。第８トランジスタＭＥ８のゲートは、抵抗ＲＥ７の第２端子と抵抗ＲＥ８の第１端子との間のノードＮＥ１３に接続されている。
カレントミラー回路１３９は、第１１トランジスタＭＥ１１及び第１２トランジスタＭＥ１２を含む。本実施形態の第１１トランジスタＭＥ１１及び第１２トランジスタＭＥ１２は、エンハンスメント型のＮチャネルＭＯＳＦＥＴである。第１１トランジスタＭＥ１１のソース及び第１２トランジスタＭＥ１２のソースは第２の電源配線３に接続され、第１１トランジスタＭＥ１１のゲート及び第１２トランジスタＭＥ１２のゲートは第１０トランジスタＭＥ１０のゲートに共通して接続されている。第１１トランジスタＭＥ１１のドレインは、第１トランジスタＭＥ１のドレインと第５スイッチＳＷ５との間のノードＮＥ１４に接続されている。第１２トランジスタＭＥ１２のドレインは、第２トランジスタＭＥ２のドレインと第６スイッチＳＷ６との間のノードＮＥ１５に接続されている。
第１トランジスタＭＥ１〜第１２トランジスタＭＥ１２のＮチャネルＭＯＳＦＥＴ及びＰチャネルＭＯＳＦＥＴの構造及び製造方法は、第１実施形態の第１トランジスタＭ１等のＮチャネルＭＯＳＦＥＴ及びＰチャネルＭＯＳＦＥＴと同様の構造及び製造方法である。差動対１３１を構成する第１トランジスタＭＥ１及び第２トランジスタＭＥ２のゲート長は、カレントミラー回路１３９を構成する第１１トランジスタＭＥ１１及び第１２トランジスタＭＥ１２のゲート長よりも短い。このようなゲート長の関係により、移動度の揺らぎを低減できるため、出力信号Ｓｏｕｔの１／ｆノイズを低減できる。
さらに、本実施形態では、積分回路１３０の出力信号Ｓｏｕｔの１／ｆノイズの更なる低減のため、第１トランジスタＭＥ１〜第１２トランジスタＭＥ１２のうちの一部のトランジスタにおけるチャネル領域の不純物濃度を他のトランジスタにおけるチャネル領域の不純物濃度よりも低くしている。すなわち、積分回路１３０の複数のトランジスタは、チャネル領域の不純物濃度が第１濃度である高濃度トランジスタと、チャネル領域の不純物濃度が第１濃度よりも低い第２濃度である低濃度トランジスタとを含む。具体的には、各トランジスタＭＥ１〜ＭＥ１２のうちの出力信号Ｓｏｕｔの１／ｆノイズの影響を受け易いトランジスタにおけるチャネル領域の不純物濃度を、各トランジスタＭＥ１〜ＭＥ１２のうちの出力信号Ｓｏｕｔの１／ｆノイズの影響を受け難いトランジスタにおけるチャネル領域の不純物濃度よりも低くしている。すなわち、低濃度トランジスタは、高濃度トランジスタよりも、複数のトランジスタのうち積分回路１３０の１／ｆノイズの影響を受け易いトランジスタに用いられ、高濃度トランジスタは、低濃度トランジスタよりも、複数のトランジスタのうち積分回路１３０の１／ｆノイズの影響を受け難いトランジスタに用いられている。詳細には、出力信号Ｓｏｕｔの１／ｆノイズの影響を受け易い部分は、差動対１３１、定電流源１３３，１３４、積分器１３７、コモンフィードバック回路１３８の一部、及びカレントミラー回路１３９であり、出力信号Ｓｏｕｔの１／ｆノイズの影響を受け難い部分はコモンフィードバック回路１３８の差動対１３８Ａである。
本実施形態では、差動対１３１、定電流源１３３，１３４、積分器１３７、コモンフィードバック回路１３８の一部、及びカレントミラー回路１３９のトランジスタにおけるチャネル領域の不純物濃度を、コモンフィードバック回路１３８の差動対１３８Ａのトランジスタにおけるチャネル領域の不純物濃度よりも低くしている。すなわち、差動対１３１、定電流源１３３，１３４、積分器１３７、コモンフィードバック回路１３８の一部、及びカレントミラー回路１３９を構成するトランジスタは、低濃度トランジスタであり、コモンフィードバック回路１３８の差動対１３８Ａを構成するトランジスタは、高濃度トランジスタである。具体的には、第１トランジスタＭＥ１〜第６トランジスタＭＥ６、及び第９トランジスタＭＥ９〜第１２トランジスタＭＥ１２におけるチャネル領域の不純物濃度を、第７トランジスタＭＥ７及び第８トランジスタＭＥ８におけるチャネル領域の不純物濃度よりも低くしている。すなわち、第１トランジスタＭＥ１〜第６トランジスタＭＥ６、及び第９トランジスタＭＥ９〜第１２トランジスタＭＥ１２は低濃度トランジスタであり、第７トランジスタＭＥ７及び第８トランジスタＭＥ８は高濃度トランジスタである。
各トランジスタＭＥ１〜ＭＥ６，ＭＥ９〜ＭＥ１２におけるチャネル領域の不純物濃度は、各トランジスタＭＥ７，ＭＥ８におけるチャネル領域の不純物濃度の約１／２以下であることが好ましい。本実施形態では、各トランジスタＭＥ１〜ＭＥ６，ＭＥ９〜ＭＥ１２におけるチャネル領域の不純物濃度は、各トランジスタＭＥ７，ＭＥ８におけるチャネル領域の不純物濃度の約１／１０である。
本実施形態によれば、以下の効果が得られる。
（８−１）差動対１３１を構成する第１トランジスタＭＥ１及び第２トランジスタＭＥ２におけるチャネル領域の不純物濃度は、コモンフィードバック回路１３８の差動対１３８Ａを構成する第７トランジスタＭＥ７及び第８トランジスタＭＥ８におけるチャネル領域の不純物濃度よりも低い。この構成によれば、積分回路１３０の出力信号Ｓｏｕｔの１／ｆノイズの影響を受け易い差動対１３１を構成する各トランジスタＭＥ１，ＭＥ２のチャネル領域の不純物濃度を低くすることにより、移動度の揺らぎを抑制でき、ドレイン電流の揺らぎを抑制できる。したがって、積分回路１３０の出力信号Ｓｏｕｔの１／ｆノイズを効果的に低減できる。
（８−２）定電流源１３３，１３４を構成する第３トランジスタＭＥ３及び第４トランジスタＭＥ４におけるチャネル領域の不純物濃度は、コモンフィードバック回路１３８の差動対１３８Ａを構成する第７トランジスタＭＥ７及び第８トランジスタＭＥ８におけるチャネル領域の不純物濃度よりも低い。この構成によれば、積分回路１３０の出力信号Ｓｏｕｔの１／ｆノイズの影響を受け易い定電流源１３３，１３４を構成する各トランジスタＭＥ３，ＭＥ４のチャネル領域の不純物濃度を低くすることにより、移動度の揺らぎを抑制でき、ドレイン電流の揺らぎを抑制できる。したがって、積分回路１３０の出力信号Ｓｏｕｔの１／ｆノイズを効果的に低減できる。
（８−３）カレントミラー回路１３９を構成する第１１トランジスタＭＥ１１及び第１２トランジスタＭＥ１２におけるチャネル領域の不純物濃度は、コモンフィードバック回路１３８の差動対１３８Ａを構成する第７トランジスタＭＥ７及び第８トランジスタＭＥ８におけるチャネル領域の不純物濃度よりも低い。この構成によれば、積分回路１３０の出力信号Ｓｏｕｔの１／ｆノイズの影響を受け易いカレントミラー回路１３９を構成する各トランジスタＭＥ１１，ＭＥ１２のチャネル領域の不純物濃度を低くすることにより、移動度の揺らぎを抑制でき、ドレイン電流の揺らぎを抑制できる。したがって、積分回路１３０の出力信号Ｓｏｕｔの１／ｆノイズを効果的に低減できる。
（８−４）積分器１３７を構成する第５トランジスタＭＥ５及び第６トランジスタＭＥ６におけるチャネル領域の不純物濃度は、コモンフィードバック回路１３８の差動対１３８Ａを構成する第７トランジスタＭＥ７及び第８トランジスタＭＥ８におけるチャネル領域の不純物濃度よりも低い。この構成によれば、積分回路１３０の出力信号Ｓｏｕｔの１／ｆノイズの影響を受け易い積分器１３７を構成する各トランジスタＭＥ５，ＭＥ６のチャネル領域の不純物濃度を低くすることにより、移動度の揺らぎを抑制でき、ドレイン電流の揺らぎを抑制できる。したがって、積分回路１３０の出力信号Ｓｏｕｔの１／ｆノイズを効果的に低減できる。
（８−５）定電流源１３３，１３４を構成する各トランジスタＭＥ３，ＭＥ４のチャネル領域の不純物濃度と、差動対１３１を構成する第１トランジスタＭＥ１及び第２トランジスタＭＥ２のチャネル領域の不純物濃度とは互いに等しい。この構成によれば、各トランジスタＭＥ３，ＭＥ４のＮ型ウェル層７０を形成する工程と、各トランジスタＭＥ１，ＭＥ２のＮ型ウェル層７０を形成する工程とを一括に行うことができるため、積分回路１３０を製造する工程を簡略化することができる。
（８−６）カレントミラー回路１３９を構成する各トランジスタＭＥ１１，ＭＥ１２のチャネル領域の不純物濃度と、積分器１３７を構成する各トランジスタＭＥ５，ＭＥ６のチャネル領域の不純物濃度と、コモンフィードバック回路１３８の電流源を構成する各トランジスタＭＥ９，ＭＥ１０のチャネル領域の不純物濃度とは、互いに等しい。この構成によれば、各トランジスタＭＥ１１，ＭＥ１２のＰ型ウェル層６２を形成する工程と、各トランジスタＭＥ５，ＭＥ６のＰ型ウェル層６２を形成する工程と、各トランジスタＭＥ９，ＭＥ１０のＰ型ウェル層６２を形成する工程とを一括に行うことができるため、積分回路１３０を製造する工程を簡略化することができる。
なお、各トランジスタＭＥ１〜ＭＥ６，ＭＥ９〜ＭＥ１２について、チャネル領域の不純物濃度を低下させることに代えて、第２実施形態のトランジスタＭ１，Ｍ２，Ｍ４，Ｍ５のような埋め込みチャネル型のＭＯＳＦＥＴを適用してもよい。これにより、第２実施形態と同様の効果が得られる。また、差動対１３１を構成する各トランジスタＭＥ１，ＭＥ２の組、カレントミラー回路１３９を構成する各トランジスタＭＥ１１，ＭＥ１２の組、及び定電流源１３３，１３４を構成する各トランジスタＭＥ３，ＭＥ４の組のうちのいずれか１つ又は２つの組を第２実施形態の埋め込みチャネル型のＭＯＳＦＥＴに変更してもよい。
また、各トランジスタＭＥ１〜ＭＥ６，ＭＥ９〜ＭＥ１２について、チャネル領域の不純物濃度を低下させることに加えて、埋め込みチャネル型のＭＯＳＦＥＴを適用してもよい。すなわち、各トランジスタＭＥ１〜ＭＥ６，ＭＥ９〜ＭＥ１２を第３実施形態の各トランジスタＭ１，Ｍ２，Ｍ４，Ｍ５の構造と同様の構造に変更してもよい。これにより、第３実施形態と同様の効果が得られる。また、差動対１３１を構成する各トランジスタＭＥ１，ＭＥ２の組、カレントミラー回路１３９を構成する各トランジスタＭＥ１１，ＭＥ１２の組、及び定電流源１３３，１３４を構成する各トランジスタＭＥ３，ＭＥ４の組のうちのいずれか１つ又は２つの組を第３実施形態の各トランジスタＭ１，Ｍ２，Ｍ４，Ｍ５の構造と同様の構造に変更してもよい。さらに、差動対１３１を構成する各トランジスタＭＥ１，ＭＥ２の組、カレントミラー回路１３９を構成する各トランジスタＭＥ１１，ＭＥ１２の組、及び定電流源１３３，１３４を構成する各トランジスタＭＥ３，ＭＥ４の組のうちのいずれか１つ又は２つの組を第２実施形態の埋め込みチャネル型のＭＯＳＦＥＴ又は第３実施形態の各トランジスタＭ１，Ｍ２，Ｍ４，Ｍ５の構造と同様の構造に変更してもよい。要するに、積分回路１３０は、第１実施形態の低濃度トランジスタ、第２実施形態のＭＯＳＦＥＴ、及び第３実施形態の各トランジスタＭ１，Ｍ２，Ｍ４，Ｍ５の構造と同様の構造が混在する構成であってもよい。
（変形例）
上記各実施形態に関する説明は、本発明の集積回路及び集積回路の製造方法が取り得る形態の例示であり、その形態を制限することを意図していない。本発明の集積回路及び集積回路の製造方法は、例えば以下に示される上記各実施形態の変形例、及び相互に矛盾しない少なくとも２つの変形例が組み合わせられた形態を取り得る。
・上記第１〜第３実施形態は、互いに組み合せることができる。例えば、第１実施形態において、第１トランジスタＭ１及び第２トランジスタＭ２の組と、第４トランジスタＭ４及び第５トランジスタＭ５の組とのいずれかを第２実施形態の埋め込みチャネル型のＭＯＳＦＥＴとしてのトランジスタに変更してもよい。また第３実施形態において、第１トランジスタＭ１及び第２トランジスタＭ２の組と、第４トランジスタＭ４及び第５トランジスタＭ５の組とのいずれかを第１実施形態の低濃度トランジスタ又は第２実施形態の埋め込みチャネル型のＭＯＳＦＥＴに変更してもよい。要するに、オペアンプ１（集積回路）において、第１実施形態の低濃度トランジスタ、第２実施形態のＭＯＳＦＥＴ、及び第３実施形態の各トランジスタＭ１，Ｍ２，Ｍ４，Ｍ５の構造と同様の構造が混在する構成であってもよい。
・上記各実施形態では、シリコン基板３０における素子分離領域３５がＳＴＩ構造であったが、これに限られず、ＬＯＣＯＳ（local oxidation of silicon）構造であってもよい。
・上記各実施形態では、集積回路の複数のトランジスタのうちのＮチャネルＭＯＳＦＥＴのソース領域４５が低濃度ソース領域４７及び高濃度ソース領域４８からなり、ドレイン領域４６が低濃度ドレイン領域４９及び高濃度ドレイン領域５０からなる、所謂ＤＤＤ（Double Diffused Drain）型のＭＯＳＦＥＴであったが、ＮチャネルＭＯＳＦＥＴの構造はこれに限られない。例えば、ＮチャネルＭＯＳＦＥＴのソース領域４５が高濃度ソース領域４８のみからなり、ドレイン領域４６が高濃度ドレイン領域５０のみからなってもよい。また、集積回路の複数のトランジスタのうちのＰチャネルＭＯＳＦＥＴのソース領域６４及びドレイン領域６５も同様に、ソース領域６４が高濃度ソース領域６７のみからなり、ドレイン領域６５が高濃度ドレイン領域６９のみからなってもよい。
・ゲート絶縁膜４２は、シリコン酸化膜に限られず、高誘電率材料（Ｈｉｇｈ−Ｋ材料）によって構成されていてもよい。高誘電率材料としては、例えば、ＨｆＯ２、ＨｆＳｉＯＮ、ＳｉＯＮ、Ｓｉ３Ｎ４、Ａｌ２Ｏ３、Ｔａ２Ｏ５、ＴｉＯ２、Ｌａ２Ｏ３、ＣｅＯ２、ＺｒＯ２、ＳｒＴｉＯ３、Ｐｒ２Ｏ３などが考えられる。
なお、ゲート絶縁膜４２として高誘電率材料が採用された場合、高誘電率材料によっては、チャネル領域とゲート絶縁膜４２との界面での散乱が生じ易くなり、１／ｆノイズ特性の悪化が懸念される場合がある。この点、例えば第２実施形態のように、埋め込みチャネル型のＭＯＳＦＥＴを採用することによって、上記界面での散乱に起因する１／ｆノイズ特性の悪化を抑制できるため、ゲート絶縁膜４２として高誘電率材料を採用することに起因する上記懸念を抑制できる。
・上記第１実施形態では、集積回路の複数のトランジスタのうちの一部のトランジスタのＰ型ウェル層６２（Ｎ型ウェル層７０）の不純物濃度を他のトランジスタのＰ型ウェル層４１（Ｎ型ウェル層６３）の不純物濃度よりも低くしたが、複数のトランジスタの構造はこれに限られない。例えば、図１９に示すように、上記一部のトランジスタの一例としての第１トランジスタＭ１（ＮチャネルＭＯＳＦＥＴ）のチャネル領域を形成する導電領域としてＰ型エピタキシャル層３１を用い、上記一部のトランジスタの一例としての第４トランジスタＭ４（ＰチャネルＭＯＳＦＥＴ）のチャネル領域を形成する導電領域として高耐圧のＮ型ウェル層３９を用いてもよい。
図１９の第１トランジスタＭ１では、Ｐ型エピタキシャル層３１の表層部にソース領域４５及びドレイン領域４６が形成されている。すなわち、Ｐ型エピタキシャル層３１には、チャネル領域が形成される。図１９の第１トランジスタＭ１のチャネル領域は、Ｐ型エピタキシャル層３１のうちゲート絶縁膜４２の下方であってソース領域４５とドレイン領域４６との間に配置されている。図１９の第１トランジスタＭ１のチャネル領域は、Ｐ型エピタキシャル層３１とゲート絶縁膜４２との界面を含む。なお、第１トランジスタＭ１のチャネル領域の不純物濃度は、Ｐ型エピタキシャル層３１の不純物濃度と同一である。
図１９の第１トランジスタＭ１におけるＰ型エピタキシャル層３１の不純物濃度は、例えば第３トランジスタＭ３のＰ型ウェル層４１（図２Ａ参照）の不純物濃度よりも低い。一例では、Ｐ型エピタキシャル層３１の不純物濃度は、第３トランジスタＭ３のＰ型ウェル層４１の不純物濃度の約１／２以下である。好ましくは、Ｐ型エピタキシャル層３１の不純物濃度は、第３トランジスタＭ３のＰ型ウェル層４１の不純物濃度の約１／１０である。
図１９の第４トランジスタＭ４では、Ｎ型ウェル層３９の表層部にソース領域６４及びドレイン領域６５が形成されている。すなわち、Ｎ型ウェル層３９には、チャネル領域が形成される。図１９の第４トランジスタＭ４のチャネル領域は、Ｎ型ウェル層３９のうちゲート絶縁膜４２の下方であってソース領域６４とドレイン領域６５との間に配置されている。図１９の第４トランジスタＭ４のチャネル領域は、Ｎ型ウェル層３９とゲート絶縁膜４２との界面を含む。なお、第４トランジスタＭ４のチャネル領域の不純物濃度は、Ｎ型ウェル層３９の不純物濃度と同一である。
図１９の第４トランジスタＭ４におけるＮ型ウェル層３９の不純物濃度は、例えば第６トランジスタＭ６のＮ型ウェル層６３（図２Ｃ参照）の不純物濃度よりも低い。一例では、Ｎ型ウェル層３９の不純物濃度は、第６トランジスタＭ６のＮ型ウェル層６３の不純物濃度の約１／２以下である。好ましくは、Ｎ型ウェル層３９の不純物濃度は、第６トランジスタＭ６のＮ型ウェル層６３の不純物濃度の約１／１０である。
〔トランジスタの製造方法〕
次に、図２０Ａ〜図２０Ｈを参照して、図１９の第１トランジスタＭ１及び第４トランジスタＭ４の製造方法について説明する。なお、これらトランジスタの製造方法において、エピタキシャル層形成工程、アイソレーション形成工程、及び配線工程は第１実施形態と同様であるため、その説明を省略し、ウェル形成工程、ゲート形成工程、及びソース・ドレイン形成工程において第１実施形態と異なる部分を中心に説明する。
図２０Ａに示すように、ウェル形成工程において、第４トランジスタＭ４に対応する素子形成領域３４にＮ型ウェル層３９が形成される一方、第１トランジスタＭ１に対応する素子形成領域３４にＮ型ウェル層３９が形成されない。具体的には、第１トランジスタＭ１に対応する素子形成領域３４及び素子分離領域３５を覆う一方、第４トランジスタＭ４に対応する素子形成領域３４を開口するイオン注入マスク８６が形成され、第４トランジスタＭ４に対応する素子形成領域３４のそれぞれにＮ型不純物イオンが注入される。例えばＮ型不純物イオンとしてはリンイオンが用いられる。その後、イオン注入マスク８６を除去する。
次に、図２０Ｂ及び図２０Ｃに示すように、素子分離領域３５のそれぞれには、第１実施形態（図３Ｆ参照）と同様にＰ型ドリフト層３７の形成後、Ｐ型ウェル層３６が形成される。そして図２０Ｄに示すように、Ｐ型エピタキシャル層３１の各素子形成領域３４における表面には、例えば熱酸化法によって熱酸化膜７５が形成される。次に、熱酸化膜７５及びシリコン酸化膜３３を被覆するようにポリシリコン膜７６が形成される。そして図２０Ｅに示すように、例えばフォトリソグラフィ及びエッチングにより、第１トランジスタＭ１及び第４トランジスタＭ４に対応する素子形成領域３４には、熱酸化膜７５及びポリシリコン膜７６の不要な部分が除去されて所定の形状にパターニングされたゲート絶縁膜４２及びゲート電極４３が形成される。そして、例えばＣＶＤ法によりＰ型エピタキシャル層３１上に窒化膜（図示略）が形成された後、その窒化膜が選択的にエッチングされて各ゲート電極４３の側面にサイドウォール４４が形成される。
図２０Ｆに示すように、第１トランジスタＭ１の素子形成領域３４（Ｐ型エピタキシャル層３１）に低濃度ソース領域４７及び低濃度ドレイン領域４９が形成され、第４トランジスタＭ４の素子形成領域３４（Ｎ型ウェル層３９）に低濃度ソース領域６６及び低濃度ドレイン領域６８が形成される。具体的には、第１トランジスタＭ１の素子形成領域３４を露出させる開口を有するイオン注入マスク（図示略）が、第４トランジスタＭ４の素子形成領域３４及び素子分離領域３５を被覆するように形成される。そしてこのイオン注入マスクの開口を通じてＮ型不純物イオンが注入される。次に、上記イオン注入マスクを除去し、第４トランジスタＭ４の素子形成領域３４（Ｎ型ウェル層３９）を露出させる開口を有するイオン注入マスク（図示略）が、第１トランジスタＭ１の素子形成領域３４及び素子分離領域３５を被覆するように形成される。そしてこのイオン注入マスクの開口を通じてＰ型不純物イオンが注入される。なお、この変形例では、低濃度ソース領域４７及び低濃度ドレイン領域４９が形成された後、低濃度ソース領域６６及び低濃度ドレイン領域６８が形成されたが、低濃度ソース領域６６及び低濃度ドレイン領域６８が形成された後、低濃度ソース領域４７及び低濃度ドレイン領域４９が形成されてもよい。
図２０Ｇに示すように、第１トランジスタＭ１の素子形成領域３４（Ｐ型エピタキシャル層３１）に高濃度ソース領域４８及び高濃度ドレイン領域５０が形成され、第４トランジスタＭ４の素子形成領域３４（Ｎ型ウェル層３９）に高濃度ソース領域６７及び高濃度ドレイン領域６９が形成される。具体的には、第１トランジスタＭ１の素子形成領域３４におけるＰ型エピタキシャル層３１を露出させる開口を有するイオン注入マスク（図示略）が、第４トランジスタＭ４の素子形成領域３４のＮ型ウェル層３９及び素子分離領域３５を被覆するように形成される。そしてこのイオン注入マスクの開口を通じてＮ型不純物イオンが注入される。例えば、Ｎ型不純物イオンとしては砒素イオンが用いられる。次に、上記イオン注入マスクを除去し、第４トランジスタＭ４の素子形成領域３４を露出させる開口を有するイオン注入マスク（図示略）が、第１トランジスタＭ１の素子形成領域３４及び素子分離領域３５を被覆するように形成される。そしてこのイオン注入マスクの開口を通じてＰ型不純物イオンが注入される。例えば、Ｐ型不純物イオンとしてはボロンイオンが用いられる。なお、この変形例では、高濃度ソース領域４８及び高濃度ドレイン領域５０が形成された後、高濃度ソース領域６７及び高濃度ドレイン領域６９が形成されたが、高濃度ソース領域６７及び高濃度ドレイン領域６９が形成された後、高濃度ソース領域４８及び高濃度ドレイン領域５０が形成されてもよい。
図２０Ｈに示すように、第１トランジスタＭ１の素子形成領域３４（Ｐ型エピタキシャル層３１）に形成された高濃度ソース領域４８、高濃度ドレイン領域５０、及びゲート電極４３の表面にシリサイド層７７が形成される。また第４トランジスタＭ４の素子形成領域３４（Ｎ型ウェル層３９）に形成された高濃度ソース領域６７、高濃度ドレイン領域６９、及びゲート電極４３の表面にシリサイド層７７が形成される。具体的には、Ｐ型エピタキシャル層３１の方面に例えばＰＶＤ法によってコバルト膜（図示略）が形成された後、加熱処理が行われる。これにより、各素子形成領域３４における高濃度ソース領域４８、６７、高濃度ドレイン領域５０、６９、及びゲート電極４３のコバルト膜がシリサイド層７７に変化する一方、各素子分離領域３５におけるシリコン酸化膜３３上のコバルト膜はコバルトのままとなる。そして、例えば薬液処理によって各シリコン酸化膜３３上のコバルトが選択的に除去される。
・図１９の変形例において、第３実施形態の各トランジスタＭ１，Ｍ２，Ｍ４，Ｍ５の構造と同様の構造に変更してもよい。すなわち、図１９の第１トランジスタＭ１において、Ｐ型エピタキシャル層３１に埋め込みチャネル層（図示略）が形成されてもよい。埋め込みチャネル層は、ソース領域４５及びドレイン領域４６と同じ導電型の領域（層）である。すなわち埋め込みチャネル層は、Ｎ型不純物がドープされたソース領域４５及びドレイン領域４６と同じＮ型の領域（層）である。第１トランジスタＭ１のチャネル領域（埋め込みチャネル層）は、Ｐ型エピタキシャル層３１とゲート絶縁膜４２との界面を含まない。なお、第１トランジスタＭ１のチャネル領域（埋め込みチャネル層）の不純物濃度は、Ｐ型エピタキシャル層３１の不純物濃度よりも高い。また、第２トランジスタＭ２は、第１トランジスタＭ１と同様の構成である。
また、図１９の第４トランジスタＭ４において、Ｎ型ウェル層３９に埋め込みチャネル層（図示略）が形成されてもよい。埋め込みチャネル層は、ソース領域６４及びドレイン領域６５と同じ導電型の領域（層）である。すなわち埋め込みチャネル層は、Ｐ型不純物がドープされたソース領域６４及びドレイン領域６５と同じＰ型の領域（層）である。第４トランジスタＭ４のチャネル領域（埋め込みチャネル層）は、Ｎ型ウェル層３９とゲート絶縁膜４２との界面を含まない。なお、第４トランジスタＭ４のチャネル領域（埋め込みチャネル層）の不純物濃度は、Ｎ型ウェル層３９の不純物濃度よりも高い。また、第５トランジスタＭ５は、第４トランジスタＭ４と同様の構成である。
（付記）
次に、上記各実施形態及び上記各変形例から把握できる技術的思想について記載する。
（付記Ａ１）
微細化された複数のトランジスタを含む集積回路であって、前記複数のトランジスタは、埋め込みチャネル型のＭＯＳＦＥＴと、表面チャネル型のＭＯＳＦＥＴと、を含み、埋め込みチャネル型のＭＯＳＦＥＴは、表面チャネル型のＭＯＳＦＥＴよりも、前記集積回路の１／ｆノイズの影響を受け易いトランジスタに用いられている、集積回路。
（付記Ａ２）
前記集積回路は、オペアンプを含み、前記オペアンプは、差動対を含み、前記複数のトランジスタのうちの前記差動対を構成するトランジスタは、埋め込みチャネル型のＭＯＳＦＥＴである、付記Ａ１に記載の集積回路。
（付記Ａ３）
前記オペアンプは、カレントミラー回路を含み、前記複数のトランジスタのうちの前記カレントミラー回路を構成するトランジスタは、埋め込みチャネル型のＭＯＳＦＥＴである、付記Ａ１又はＡ２に記載の集積回路。
（付記Ａ４）
前記カレントミラー回路を構成するトランジスタは、エンハンスメント型ＭＯＳＦＥＴである、付記Ａ３に記載の集積回路。
（付記Ａ５）
前記オペアンプは、最終段を含み、前記複数のトランジスタのうちの前記最終段を構成するトランジスタは、表面チャネル型のＭＯＳＦＥＴである、付記Ａ２〜付記Ａ４のいずれか１つに記載の集積回路。
（付記Ａ６）
前記オペアンプは、テイル電流源を含み、前記複数のトランジスタのうちの前記テイル電流源を構成するトランジスタは、表面チャネル型のＭＯＳＦＥＴである、付記Ａ２〜Ａ５のいずれか１つに記載の集積回路。
（付記Ａ７）
前記オペアンプは、定電流回路を含み、前記複数のトランジスタのうちの前記定電流回路の電流源を構成するトランジスタは、埋め込みチャネル型のＭＯＳＦＥＴである、付記Ａ２〜Ａ６のいずれか１つに記載の集積回路。
（付記Ａ８）
前記定電流回路の電流源を構成するトランジスタは、エンハンスメント型ＭＯＳＦＥＴである、付記Ａ７に記載の集積回路。
（付記Ａ９）
前記差動対は、第１の差動対及び第２の差動対を含み、前記オペアンプは、前記第１の差動対への電流の供給と前記第２の差動対への電流の供給とを切り替える電流切替部をさらに含み、前記複数のトランジスタのうちの前記電流切替部を構成するトランジスタは、埋め込みチャネル型のＭＯＳＦＥＴである、付記Ａ２〜Ａ８のいずれか１つに記載の集積回路。
（付記Ｂ１）
微細化された複数のトランジスタを含む集積回路であって、前記複数のトランジスタは、埋め込みチャネル型のＭＯＳＦＥＴと、表面チャネル型のＭＯＳＦＥＴと、を含み、前記埋め込みチャネル型のＭＯＳＦＥＴにおけるチャネル領域の不純物濃度は、前記表面チャネル型のＭＯＳＦＥＴにおけるチャネル領域の不純物濃度よりも低い、集積回路。
（付記Ｂ２）
前記複数のトランジスタのうちの前記集積回路における１／ｆノイズの影響を受け易いトランジスタは、前記埋め込みチャネル型のＭＯＳＦＥＴであり、前記複数のトランジスタのうちの前記集積回路における１／ｆノイズの影響を受け難いトランジスタは、前記表面チャネル型のＭＯＳＦＥＴである、付記Ｂ１に記載の集積回路。
（付記Ｂ３）
前記集積回路は、オペアンプを含み、前記オペアンプは、差動対を含み、前記複数のトランジスタのうちの前記差動対を構成するトランジスタは、前記埋め込みチャネル型のＭＯＳＦＥＴである、付記Ｂ１又はＢ２に記載の集積回路。
（付記Ｂ４）
前記オペアンプは、カレントミラー回路を含み、前記複数のトランジスタのうちの前記カレントミラー回路を構成するトランジスタは、前記埋め込みチャネル型のＭＯＳＦＥＴである、付記Ｂ３に記載の集積回路。
（付記Ｂ５）
前記カレントミラー回路を構成するトランジスタは、エンハンスメント型ＭＯＳＦＥＴである、付記Ｂ４に記載の集積回路。
（付記Ｂ６）
前記差動対を構成するトランジスタと前記カレントミラー回路を構成するトランジスタとは、同一導電型の前記埋め込みチャネル型のＭＯＳＦＥＴである、付記Ｂ４又はＢ５に記載の集積回路。
（付記Ｂ７）
前記オペアンプは、最終段を含み、前記複数のトランジスタのうちの前記最終段を構成するトランジスタは、前記表面チャネル型のＭＯＳＦＥＴである、付記Ｂ３〜Ｂ６のいずれか１つに記載の集積回路。
（付記Ｂ８）
前記オペアンプは、テイル電流源を含み、前記複数のトランジスタのうちの前記テイル電流源を構成するトランジスタは、前記表面チャネル型のＭＯＳＦＥＴである、付記Ｂ３〜Ｂ７のいずれか１つに記載の集積回路。
（付記Ｂ９）
前記テイル電流源を構成するトランジスタと前記最終段を構成するトランジスタとは、同一導電型の前記表面チャネル型のＭＯＳＦＥＴである、付記Ｂ８に記載の集積回路。
（付記Ｂ１０）
前記オペアンプは、定電流回路を含み、前記複数のトランジスタのうちの前記定電流回路の電流源を構成するトランジスタは、前記埋め込みチャネル型のＭＯＳＦＥＴである、付記Ｂ３〜Ｂ９のいずれか１つに記載の集積回路。
（付記Ｂ１１）
前記定電流回路の電流源を構成するトランジスタは、エンハンスメント型ＭＯＳＦＥＴである、付記Ｂ１０に記載の集積回路。
（付記Ｂ１２）
前記定電流回路の電流源を構成するトランジスタと前記差動対を構成するトランジスタとは、同一導電型の前記埋め込みチャネル型のＭＯＳＦＥＴである、付記Ｂ１０又はＢ１１に記載の集積回路。
（付記Ｂ１３）
前記差動対は、第１の差動対及び第２の差動対を含み、前記オペアンプは、前記第１の差動対への電流の供給と前記第２の差動対への電流の供給とを切り替える電流切替部をさらに含み、前記複数のトランジスタのうちの前記電流切替部を構成するトランジスタは、前記埋め込みチャネル型のＭＯＳＦＥＴである、付記Ｂ３〜Ｂ１２のいずれか１つに記載の集積回路。
（付記Ｂ１４）
前記電流切替部を構成するトランジスタは、エンハンスメント型ＭＯＳＦＥＴである、付記Ｂ１３に記載の集積回路。
（付記Ｂ１５）
前記電流切替部を構成するトランジスタと、前記第１の差動対を構成するトランジスタ及び前記第２の差動対を構成するトランジスタのいずれかとは、同一導電型の前記埋め込みチャネル型のＭＯＳＦＥＴである、付記Ｂ１３又はＢ１４に記載の集積回路。
（付記Ｂ１６）
前記埋め込みチャネル型のＭＯＳＦＥＴにおけるチャネル領域の不純物濃度は、前記表面チャネル型のＭＯＳＦＥＴにおけるチャネル領域の不純物濃度の約１／２である、付記Ｂ１〜Ｂ１５のいずれか１つに記載の集積回路。
１，１Ａ，１Ｂ，１Ｃ，１Ｄ，１Ｅ，１Ｆ オペアンプ（集積回路）
Ｍ１〜Ｍ７，ＭＡ１〜ＭＡ２１，ＭＢ１〜ＭＢ１２，ＭＣ１〜ＭＣ２１，ＭＤ１〜ＭＤ２１，ＭＥ１〜ＭＥ１２ トランジスタ
１１，９１，１１１，１２１，１２２，１３１ 差動対
１２，９２，１１２，１２３，１２４，１３１ テイル電流源
１３，１３９ カレントミラー回路
２０，９３，１０５，１１６ 出力段
３０ シリコン基板（半導体基板）
４１ Ｐ型ウェル層（他のトランジスタにおけるチャネル領域を形成する導電領域）
６２ Ｐ型ウェル層（一部のトランジスタにおけるチャネル領域を形成する導電領域）
６３ Ｎ型ウェル層（他のトランジスタにおけるチャネル領域を形成する導電領域）
７０ Ｎ型ウェル層（一部のトランジスタにおけるチャネル領域を形成する導電領域）
７９，８１，８３，８５ 埋め込みチャネル層
９４，１１３ カスコードカレントミラー回路
１２５ 電流切替部

Claims (41)

  1. 微細化された複数のトランジスタを含む集積回路であって、
    前記複数のトランジスタは、
    チャネル領域の不純物濃度が第１濃度である高濃度トランジスタと、
    チャネル領域の不純物濃度が前記第１濃度よりも低い第２濃度である低濃度トランジスタと、を含み、
    前記集積回路は、オペアンプを含み、
    前記オペアンプは、差動対と最終段とを含み、
    前記複数のトランジスタのうちの前記差動対を構成するトランジスタは、前記低濃度トランジスタであり、
    前記複数のトランジスタのうちの前記最終段を構成するトランジスタは、前記高濃度トランジスタである
    集積回路。
  2. 前記オペアンプは、テイル電流源を含み、
    前記複数のトランジスタのうちの前記テイル電流源を構成するトランジスタは、前記高濃度トランジスタである
    請求項１に記載の集積回路。
  3. 前記テイル電流源を構成するトランジスタと前記最終段を構成するトランジスタとは、同一導電型の前記高濃度トランジスタである
    請求項２に記載の集積回路。
  4. 微細化された複数のトランジスタを含む集積回路であって、
    前記複数のトランジスタは、
    チャネル領域の不純物濃度が第１濃度である高濃度トランジスタと、
    チャネル領域の不純物濃度が前記第１濃度よりも低い第２濃度である低濃度トランジスタと、を含み、
    前記集積回路は、オペアンプを含み、
    前記オペアンプは、差動対とテイル電流源とを含み、
    前記複数のトランジスタのうちの前記差動対を構成するトランジスタは、前記低濃度トランジスタであり、
    前記複数のトランジスタのうちの前記テイル電流源を構成するトランジスタは、前記高濃度トランジスタである
    集積回路。
  5. 前記差動対は、第１の差動対及び第２の差動対を含み、
    前記オペアンプは、前記第１の差動対への電流の供給と前記第２の差動対への電流の供給とを切り替える電流切替部をさらに含み、
    前記複数のトランジスタのうちの前記電流切替部を構成するトランジスタは前記低濃度トランジスタである
    請求項１〜４のいずれか一項に記載の集積回路。
  6. 微細化された複数のトランジスタを含む集積回路であって、
    前記複数のトランジスタは、
    チャネル領域の不純物濃度が第１濃度である高濃度トランジスタと、
    チャネル領域の不純物濃度が前記第１濃度よりも低い第２濃度である低濃度トランジスタと、を含み、
    前記集積回路は、オペアンプを含み、
    前記オペアンプは、差動対を含み、
    前記差動対は、第１の差動対及び第２の差動対を含み、
    前記オペアンプは、前記第１の差動対への電流の供給と前記第２の差動対への電流の供給とを切り替える電流切替部をさらに含み、
    前記複数のトランジスタのうちの前記電流切替部を構成するトランジスタは前記低濃度トランジスタである
    集積回路。
  7. 前記電流切替部を構成する前記低濃度トランジスタは、エンハンスメント型ＭＯＳＦＥＴである
    請求項５又は６に記載の集積回路。
  8. 前記電流切替部を構成するトランジスタと、前記第１の差動対を構成するトランジスタ及び前記第２の差動対を構成するトランジスタのいずれかとは、同一導電型の前記低濃度トランジスタである
    請求項５〜７のいずれか一項に記載の集積回路。
  9. 前記オペアンプは、カレントミラー回路を含み、
    前記複数のトランジスタのうちの前記カレントミラー回路を構成するトランジスタは、前記低濃度トランジスタである
    請求項１〜８のいずれか一項に記載の集積回路。
  10. 前記カレントミラー回路を構成する前記低濃度トランジスタは、エンハンスメント型ＭＯＳＦＥＴである
    請求項９に記載の集積回路。
  11. 前記オペアンプは、定電流回路を含み、
    前記複数のトランジスタのうちの前記定電流回路の電流源を構成するトランジスタは、前記低濃度トランジスタである
    請求項１〜１０のいずれか一項に記載の集積回路。
  12. 前記定電流回路の電流源を構成する前記低濃度トランジスタは、エンハンスメント型ＭＯＳＦＥＴである
    請求項１１に記載の集積回路。
  13. 前記定電流回路の電流源を構成するトランジスタと前記差動対を構成するトランジスタとは、同一導電型の前記低濃度トランジスタである
    請求項１１又は１２に記載の集積回路。
  14. 前記複数のトランジスタは、
    埋め込みチャネル型のＭＯＳＦＥＴと、
    表面チャネル型のＭＯＳＦＥＴと、
    を含み、
    前記複数のトランジスタのうちの前記差動対を構成するトランジスタは、埋め込みチャネル型のＭＯＳＦＥＴである
    請求項１〜１３のいずれか一項に記載の集積回路。
  15. 前記複数のトランジスタのうち前記オペアンプの最終段を構成するトランジスタは、表面チャネル型のＭＯＳＦＥＴである
    請求項１４に記載の集積回路。
  16. 前記複数のトランジスタのうち前記オペアンプのテイル電流源を構成するトランジスタは、表面チャネル型のＭＯＳＦＥＴである
    請求項１４又は１５に記載の集積回路。
  17. 前記差動対は、第１の差動対及び第２の差動対を含み、
    前記オペアンプは、前記第１の差動対への電流の供給と前記第２の差動対への電流の供給とを切り替える電流切替部をさらに含み、
    前記複数のトランジスタのうちの前記電流切替部を構成するトランジスタは、埋め込みチャネル型のＭＯＳＦＥＴである
    請求項１４〜１６のいずれか一項に記載の集積回路。
  18. 前記オペアンプは、カレントミラー回路を含み、
    前記複数のトランジスタのうちの前記カレントミラー回路を構成するトランジスタは、埋め込みチャネル型のＭＯＳＦＥＴである
    請求項１４〜１７のいずれか一項に記載の集積回路。
  19. 前記オペアンプは、定電流回路を含み、
    前記複数のトランジスタのうちの前記定電流回路の電流源を構成するトランジスタは、埋め込みチャネル型のＭＯＳＦＥＴである
    請求項１４〜１８のいずれか一項に記載の集積回路。
  20. 微細化された複数のトランジスタを含む集積回路であって、
    前記複数のトランジスタは、
    チャネル領域の不純物濃度が第１濃度である高濃度トランジスタと、
    チャネル領域の不純物濃度が前記第１濃度よりも低い第２濃度である低濃度トランジスタと、を含み、
    前記低濃度トランジスタは、前記高濃度トランジスタよりも、前記複数のトランジスタのうち前記集積回路の１／ｆノイズの影響を受け易いトランジスタに用いられており、
    前記高濃度トランジスタ及び前記低濃度トランジスタは双方ともアナログ動作を行うスイッチング素子である
    集積回路。
  21. 前記複数のトランジスタは、
    埋め込みチャネル型のＭＯＳＦＥＴと、
    表面チャネル型のＭＯＳＦＥＴと、
    を含み、
    埋め込みチャネル型のＭＯＳＦＥＴは、表面チャネル型のＭＯＳＦＥＴよりも、前記集積回路の１／ｆノイズの影響を受け易いトランジスタに用いられている
    請求項２０に記載の集積回路。
  22. 前記複数のトランジスタは、ＳＴＩ（Shallow Trench Isolation）構造が用いられている
    請求項１〜２１のいずれか一項に記載の集積回路。
  23. 前記第２濃度は、前記第１濃度の１／２以下である
    請求項１〜２２のいずれか一項に記載の集積回路。
  24. 前記第２濃度は、前記第１濃度の１／１０である
    請求項２３に記載の集積回路。
  25. 微細化された第１トランジスタ及び第２トランジスタを含む複数のトランジスタを有する集積回路の製造方法であって、
    半導体基板において前記第１トランジスタが形成される領域に不純物イオンが注入される一方、前記第２トランジスタが形成される領域に不純物イオンが注入されないように選択的にイオン注入を行うことにより、前記第１トランジスタが形成される領域に第１チャネル領域を形成する第１の工程と、
    前記半導体基板において前記第２トランジスタが形成される領域に不純物イオンが注入される一方、前記第１トランジスタが形成される領域に不純物イオンが注入されないように選択的にイオン注入を行うことにより、前記第２トランジスタが形成される領域に第２チャネル領域を形成する第２の工程と
    を有し、
    前記集積回路は、オペアンプを含み、
    前記オペアンプは、差動対と最終段とを含み、
    前記第１トランジスタは、前記差動対を構成するトランジスタを含み、
    前記第１チャネル領域は、前記差動対を構成するトランジスタのチャネル領域を含み、
    前記第２トランジスタは、前記最終段を構成するトランジスタを含み、
    前記第２チャネル領域は、前記最終段を構成するトランジスタのチャネル領域を含み、
    前記第１チャネル領域の不純物濃度を、前記第２チャネル領域の不純物濃度よりも低くする
    集積回路の製造方法。
  26. 前記オペアンプは、テイル電流源を含み、
    前記第２トランジスタは、前記テイル電流源を構成するトランジスタを含み、
    前記第２チャネル領域は、前記テイル電流源を構成するトランジスタのチャネル領域を含む
    請求項２５に記載の集積回路の製造方法。
  27. 微細化された第１トランジスタ及び第２トランジスタを含む複数のトランジスタを有する集積回路の製造方法であって、
    半導体基板において前記第１トランジスタが形成される領域に不純物イオンが注入される一方、前記第２トランジスタが形成される領域に不純物イオンが注入されないように選択的にイオン注入を行うことにより、前記第１トランジスタが形成される領域に第１チャネル領域を形成する第１の工程と、
    前記半導体基板において前記第２トランジスタが形成される領域に不純物イオンが注入される一方、前記第１トランジスタが形成される領域に不純物イオンが注入されないように選択的にイオン注入を行うことにより、前記第２トランジスタが形成される領域に第２チャネル領域を形成する第２の工程と
    を有し、
    前記集積回路は、オペアンプを含み、
    前記オペアンプは、差動対とテイル電流源を含み、
    前記第１トランジスタは、前記差動対を構成するトランジスタを含み、
    前記第１チャネル領域は、前記差動対を構成するトランジスタのチャネル領域を含み、
    前記第２トランジスタは、前記テイル電流源を構成するトランジスタを含み、
    前記第２チャネル領域は、前記テイル電流源を構成するトランジスタのチャネル領域を含み、
    前記第１チャネル領域の不純物濃度を、前記第２チャネル領域の不純物濃度よりも低くする
    集積回路の製造方法。
  28. 前記差動対は、第１の差動対及び第２の差動対を含み、
    前記オペアンプは、前記第１の差動対への電流の供給と前記第２の差動対への電流の供給とを切り替える電流切替部をさらに含み、
    前記第１トランジスタは、前記電流切替部を構成するトランジスタを含み、
    前記第１チャネル領域は、前記電流切替部を構成するトランジスタにおけるチャネル領域を含む
    請求項２５〜２７のいずれか一項に記載の集積回路の製造方法。
  29. 微細化された第１トランジスタ及び第２トランジスタを含む複数のトランジスタを有する集積回路の製造方法であって、
    半導体基板において前記第１トランジスタが形成される領域に不純物イオンが注入される一方、前記第２トランジスタが形成される領域に不純物イオンが注入されないように選択的にイオン注入を行うことにより、前記第１トランジスタが形成される領域に第１チャネル領域を形成する第１の工程と、
    前記半導体基板において前記第２トランジスタが形成される領域に不純物イオンが注入される一方、前記第１トランジスタが形成される領域に不純物イオンが注入されないように選択的にイオン注入を行うことにより、前記第２トランジスタが形成される領域に第２チャネル領域を形成する第２の工程と
    を有し、
    前記集積回路は、オペアンプを含み、
    前記オペアンプは、差動対を含み、
    前記差動対は、第１の差動対及び第２の差動対を含み、
    前記オペアンプは、前記第１の差動対への電流の供給と前記第２の差動対への電流の供給とを切り替える電流切替部をさらに含み、
    前記第１トランジスタは、前記電流切替部を構成するトランジスタを含み、
    前記第１チャネル領域は、前記電流切替部を構成するトランジスタにおけるチャネル領域を含み、
    前記第１チャネル領域の不純物濃度を、前記第２チャネル領域の不純物濃度よりも低くする
    集積回路の製造方法。
  30. 前記オペアンプは、カレントミラー回路を含み、
    前記第１トランジスタは、前記カレントミラー回路を構成するトランジスタを含み、
    前記第１チャネル領域は、前記カレントミラー回路を構成するトランジスタのチャネル領域を含む
    請求項２５〜２９のいずれか一項に記載の集積回路の製造方法。
  31. 前記オペアンプは、定電流回路を含み、
    前記第１トランジスタは、前記定電流回路の電流源を構成するトランジスタを含み、
    前記第１チャネル領域は、前記定電流回路の電流源を構成するトランジスタにおけるチャネル領域を含む
    請求項２５〜３０のいずれか一項に記載の集積回路の製造方法。
  32. 前記半導体基板において前記複数のトランジスタのうちの一部のトランジスタが形成される領域に不純物イオンを注入して埋め込みチャネル層を形成する第３の工程をさらに有する
    請求項２５に記載の集積回路の製造方法。
  33. 前記オペアンプは、カレントミラー回路を含み、
    前記第１トランジスタは、前記カレントミラー回路を構成するトランジスタを含み、
    前記第１チャネル領域は、前記カレントミラー回路を構成するトランジスタのチャネル領域を含み、
    前記第３の工程において、前記差動対及び前記カレントミラー回路を構成するトランジスタが形成される領域に不純物イオンを注入して埋め込みチャネル層を形成する
    請求項３２に記載の集積回路の製造方法。
  34. 前記オペアンプは、定電流回路を含み、
    前記第１トランジスタは、前記定電流回路の電流源を構成するトランジスタを含み、
    前記第１チャネル領域は、前記定電流回路の電流源を構成するトランジスタにおけるチャネル領域を含み、
    前記第３の工程において、前記定電流回路の電流源を構成するトランジスタが形成される領域に不純物イオンを注入して埋め込みチャネル層を形成する
    請求項３２又は３３に記載の集積回路の製造方法。
  35. 前記差動対は、第１の差動対及び第２の差動対を含み、
    前記オペアンプは、前記第１の差動対への電流の供給と前記第２の差動対への電流の供給とを切り替える電流切替部をさらに含み、
    前記第１トランジスタは、前記電流切替部を構成するトランジスタを含み、
    前記第１チャネル領域は、前記電流切替部を構成するトランジスタにおけるチャネル領域を含み、
    前記第３の工程において、前記電流切替部を構成するトランジスタが形成される領域に不純物イオンを注入して埋め込みチャネル層を形成する
    請求項３２〜３４のいずれか一項に記載の集積回路の製造方法。
  36. 微細化された第１トランジスタ及び第２トランジスタを含む複数のトランジスタを有する集積回路の製造方法であって、
    半導体基板において前記第１トランジスタが形成される領域に不純物イオンが注入される一方、前記第２トランジスタが形成される領域に不純物イオンが注入されないように選択的にイオン注入を行うことにより、前記第１トランジスタが形成される領域に第１チャネル領域を形成する第１の工程と、
    前記半導体基板において前記第２トランジスタが形成される領域に不純物イオンが注入される一方、前記第１トランジスタが形成される領域に不純物イオンが注入されないように選択的にイオン注入を行うことにより、前記第２トランジスタが形成される領域に第２チャネル領域を形成する第２の工程と、
    前記半導体基板において前記複数のトランジスタのうちの一部のトランジスタが形成される領域に不純物イオンを注入して埋め込みチャネル層を形成する第３の工程とを有し、
    前記第１チャネル領域の不純物濃度を、前記第２チャネル領域の不純物濃度よりも低くする
    集積回路の製造方法。
  37. 前記集積回路は、オペアンプを含み、
    前記オペアンプは、差動対を含み、
    前記第１トランジスタは、前記差動対を構成するトランジスタを含み、
    前記第１チャネル領域は、前記差動対を構成するトランジスタのチャネル領域を含む
    請求項３６に記載の集積回路の製造方法。
  38. 前記オペアンプは、カレントミラー回路を含み、
    前記第１トランジスタは、前記カレントミラー回路を構成するトランジスタを含み、
    前記第１チャネル領域は、前記カレントミラー回路を構成するトランジスタのチャネル領域を含む
    請求項３７に記載の集積回路の製造方法。
  39. 前記第３の工程において、前記差動対及び前記カレントミラー回路を構成するトランジスタが形成される領域に不純物イオンを注入して埋め込みチャネル層を形成する
    請求項３８に記載の集積回路の製造方法。
  40. 前記オペアンプは、定電流回路を含み、
    前記第１トランジスタは、前記定電流回路の電流源を構成するトランジスタを含み、
    前記第１チャネル領域は、前記定電流回路の電流源を構成するトランジスタにおけるチャネル領域を含む
    請求項３７〜３９のいずれか一項に記載の集積回路の製造方法。
  41. 前記第３の工程において、前記定電流回路の電流源を構成するトランジスタが形成される領域に不純物イオンを注入して埋め込みチャネル層を形成する
    請求項４０に記載の集積回路の製造方法。
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