TWI446454B - 具有多通道裝置結構之多操作模式電晶體 - Google Patents
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- 238000000034 method Methods 0.000 claims description 32
- 229910052732 germanium Inorganic materials 0.000 claims description 24
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 22
- 239000002019 doping agent Substances 0.000 claims description 17
- 239000003989 dielectric material Substances 0.000 claims description 6
- 239000004065 semiconductor Substances 0.000 claims description 6
- 229910052734 helium Inorganic materials 0.000 claims 1
- 239000001307 helium Substances 0.000 claims 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 claims 1
- 239000007943 implant Substances 0.000 description 8
- 239000000463 material Substances 0.000 description 8
- 230000003647 oxidation Effects 0.000 description 8
- 238000007254 oxidation reaction Methods 0.000 description 8
- 125000006850 spacer group Chemical group 0.000 description 8
- 238000004519 manufacturing process Methods 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 6
- 238000000151 deposition Methods 0.000 description 6
- 230000008021 deposition Effects 0.000 description 5
- 238000004088 simulation Methods 0.000 description 5
- 239000000758 substrate Substances 0.000 description 5
- 238000005530 etching Methods 0.000 description 4
- SCCCLDWUZODEKG-UHFFFAOYSA-N germanide Chemical group [GeH3-] SCCCLDWUZODEKG-UHFFFAOYSA-N 0.000 description 4
- 238000002513 implantation Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- XSOKHXFFCGXDJZ-UHFFFAOYSA-N telluride(2-) Chemical compound [Te-2] XSOKHXFFCGXDJZ-UHFFFAOYSA-N 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000009472 formulation Methods 0.000 description 2
- 229910052747 lanthanoid Inorganic materials 0.000 description 2
- 150000002602 lanthanoids Chemical class 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910052707 ruthenium Inorganic materials 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910052727 yttrium Inorganic materials 0.000 description 2
- VWQVUPCCIRVNHF-UHFFFAOYSA-N yttrium atom Chemical compound [Y] VWQVUPCCIRVNHF-UHFFFAOYSA-N 0.000 description 2
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 125000001475 halogen functional group Chemical group 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7838—Field effect transistors with field effect produced by an insulated gate without inversion channel, e.g. buried channel lateral MISFETs, normally-on lateral MISFETs, depletion-mode lateral MISFETs
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66628—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation recessing the gate by forming single crystalline semiconductor material at the source or drain location
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar
Description
本發明係有關於半導體技術之領域，且更詳而言之，係關於具有多操作模式之積體電路。
在極大型積體電路(Ultra－Large Scale Integration circuit，ULSI circuit)中，可有以各種臨界電壓(threshold voltage)及閘極氧化物厚度操作之電晶體。為了達成此種具有操作在各種臨界電壓及具有不同閘極氧化物厚度之電晶體的電路，調整製造製程條件。藉由製程條件之調整可調整各種裝置參數。這些參數包括環形植入(halo implant)及氧化配方(recipe)。
與達成具有在各種臨界電壓操作之複數個電晶體之電路之方法有關之其中一個問題就是需要達成此種電路之製造複雜性。研發出的植入物與氧化配方必須以數個微影光罩(lithography reticle)適度地控制。
需要提供一種電晶體及用於製造該電晶體之方法，以降低於晶片上製造在各種臨界電壓操作之整合的電晶體的複雜性。
上揭及其他需要係藉由本發明之實施例而完成，該實施例提供一種形成半導體裝置的方法，包括以下步驟：形成多個通道及在該多個通道上形成閘極電極。用於各通道之臨界電壓係被獨立地調整者。
藉由提供多通道裝置及對各通道之臨界電壓之獨立調整，可提供具有多個操作模式之單一電晶體。此種方式具有減少製造複雜性及減少微影光罩(reticle)的數目之有利的功效。同時，藉由提供具有較高驅動電流之電晶體可改善操作速度。
前述的需求亦藉由本發明之其他實施例而完成，該實施例提供形成多操作模式電晶體之方法，包括以下步驟：形成多個通道、該通道之其中至少一者較其它通道之其中至少一者具有不同的操作參數。閘極電極係形成在該多個通道上。
提供與其它通道相較具有不同操作參數之多個通道之多操作模式電晶體使電路製造的簡化，同時也增加驅動電流。
前述的需求係藉由本發明之更進一步之實施例而完成，該實施例提供一種多操作模式電晶體，包括具有不同的個別操作特徵之多個通道，以及在該多個通道上之閘極電極。
本發明之上述及其它特徵、態樣及優點從以下結合附圖之本發明之詳細描述將變得更明白。
本發明提出及解決有關於在積體電路中減少的複雜性及製造製程提供具有不同操作模式之電晶體。這部份地藉由形成具有多個通道及在該多個通道上之閘極電極的半導體裝置而達成。對各通道之臨界電壓係獨立地調整。在本發明之某些實施例中，不同通道之臨界電壓之獨立調整包括以下之至少一者：於該多個通道中提供不同的個別摻雜濃度、對該閘極介電質提供不同的個別閘極介電質厚度、或對該多個通道提供不同的個別矽通道厚度。
第1至6圖說明根據本發明之實施例之製作多操作模式電晶體之方法。該說明將以例示之方式討論某些材料與製程步驟，且應該瞭解這些材料及製程步驟係僅供例示之用，因為可採用其它材料或製程步驟而不脫離本發明之目前範疇。
第1圖係描述藉由先前已形成之諸層之乾蝕刻而已於基材12上產生之堆疊10。第1圖之堆疊10包括第一氧化物層14a、第一低濃度摻雜(1ightly doped)多晶矽(以下簡稱矽)層15a、第二氧化物層14b、第二低濃度摻雜矽層15b、以及第三氧化物層14c。該第三氧化物層14c於第1圖中形成閘極氧化物層。該堆疊10包括高濃度摻雜多晶矽閘極電極(heavily doped polysilicon gate electride)16以及硬遮罩18，例如矽氮化物，或其它硬遮罩材料。
在第1圖中，該閘極介電層14a、14b及14c係描述為氧化物層，且描述為具有實質上相同的厚度。同樣地，該第一與第二矽層15a、15b亦描述為具有實質上相同之厚度。然而，本發明透過電晶體之各通道而提供臨界電壓之獨立調整，從而提供用於該電晶體之不同的操作模式。因此第1至6圖中之閘極堆疊之描述僅供例示之目的。現參考第9圖，提供第1圖之堆疊之例示實施例之更詳細的描述。在本發明之較佳實施例中，各層15a、15b中的矽係在下一層形成前被摻雜。該矽層15a、15b被摻雜有如p導電性類型之第一導電性類型，而閘極電極16被摻雜有如n導電性類型之第二導電性類型。另一替代實施方式，該閘極電極16係以p型摻雜物予以參雜，而通道區15a、15b中的矽係以n型摻雜物予以摻雜。此外，該矽區域15及閘極電極16可包含其它半導體材料，例如矽鍺(silicon germanium,SiGe)。
如從第9圖之例示描述明顯看出，堆疊10中的諸層具有不同的個別厚度。例如，該第一閘極氧化物層14a(或“閘極介電質”)具有厚度Tgd1
，且該第二氧化物層14b具有較大的厚度Tgd2
。該第三閘極氧化物層14c具有厚度Tgd3
，其具有介於Tgd1
與Tgd2
之間的值。因此，該閘極氧化物層14a至14c之形成可藉由改變厚度而被改變。於本發明之多操作模式電晶體中，提供不同的閘極氧化物厚度(或閘極介電質厚度，若該閘極介電質是從氧化物以外的物質製成)提供了對各通道之臨界電壓之獨立調整。描述於第9圖中之不同厚度僅供例示之用，因為可採用其他厚度而不脫離本發明之範疇。該閘極氧化物厚度之變化僅是在多個通道中可被改變的一個參數，以便獨立地調整用於各通道之臨界電壓。例如，取代改變該閘極氧化物層之厚度，該不同的閘極氧化物層14a至14c可由具有不同的介電常數之不同的閘極介電材料製成。
另一允許對各通道之臨界電壓之獨立調整之參數係該矽通道15a、15b之厚度。例如，矽通道15a可具有第一厚度Tc h 1
，其較該第二矽通道15b之厚度Tc h 2
為厚。再次說明，此僅供例示之用，因為該通道厚度可被獨立地調整至所希望的量，以達成被獨立調整過的臨界電壓。
可用來獨立地調整用於各通道之臨界電壓之第三參數係提供於分開的通道15a及15b中之摻雜物濃度。換言之，通道15a中的摻雜物濃度可以大於通道15b中的摻雜物濃度，或反之亦然。
從以上說明，明顯的，可藉由提供以下之至少一者來獨立地調整用於各通道之臨界電壓：在該第一與第二通道15a、15b中之不同的個別摻雜物濃度、用於該第一、第二與第三閘極介電質14a至14c之不同的個別閘極介電質厚度、以及用於該第一與第二矽通道15a、15b之不同的個別厚度。
在其餘描述本發明之處理之圖式(第2至8圖)中，該堆疊係如第1圖所示之堆疊，以不致模糊本發明。換言之，所顯示之諸層係具有相同的厚度。然而，應該參考描述厚度變化之第9圖之堆疊之說明，以及改變摻雜物濃度之討論。
接著如前述之堆疊10形成之後，執行熱氧化製程，其結果係如第2圖所示。例如，如眾所熟知的，該堆疊可以在適合氧化作用的環境中暴露到大約900℃至1000℃之間的溫度約低於10分鐘。熱氧化製程的嚴格控制是需要的，特別是在例如次45奈米(nm)之ULSI裝置之應用中，以避免閘極電極16被過度氧化。這可能立即發生，因為例如在閘極電極16中之高濃度摻雜矽使氧化物成長遠快於如在通道區域15中的低濃度摻雜矽。第2圖也顯示藉由源極與汲極延伸植入物21而形成源極與汲極延伸部。這可以習知方式進行。
第3圖顯示第2圖於低濃度摻雜矽層22與高濃度摻雜矽層24之連續沈積後之結構。該層22與24係以與在閘極電極16中相同之導電性類型摻雜物予以摻雜。因此，所說明之例示實施例中之摻雜物為n－型摻雜物。該矽層22與24之沈積可以例如化學氣相沈積法(chemical vapor deposition,CVD)執行。較佳是沈積摻雜過的矽層而非嘗試在已沈積矽層後才以離子植入摻雜該矽層，因為控制植入製程以形成低濃度摻雜區及較高濃度摻雜區是難以此配置方式控制。然而，也可能執行植入以達成所希望的摻雜，並且本發明之某些實施例執行此種植入。
然後執行矽蝕刻以形成包含低濃度摻雜區22及高濃度摻雜區24之矽間隔物26。該矽間隔物26接觸第一與第二通道區15a、15b，但藉由熱氧化物20而與閘極電極16電性隔絕。
第5圖顯示第4圖於沈積絕緣間隔物材料與在該矽間隔物26上形成間隔物28之乾蝕刻程序後之結構。該絕緣材料可以是例如氧化物或氮化物或其它適合材料。
第6圖描述第5圖於該硬遮罩18已藉由例如蝕刻而被移除後之結構。將該閘極電極16之部份藉由習知矽化物技術矽化以形成矽化物區30，該技術包括沈積耐火金屬層(refractory metal layer)以及退火以矽化該閘極電極16之部份。
源極與汲極植入製程係以習知方式執行以在基材12中產生源極與汲極區32。該間隔物26、28在該源極與汲極植入製程中係當作遮罩(mask)。
第6圖中的箭頭代表例示的電子流(electron flow)穿過於本發明之裝置中產生之多個通道。因此，儘管沒有增加該半導體裝置之寬度，該多個通道(三個此種通道於第6圖之實施例中)提供增加的電子流及驅動電流。此外，減少了閘極漏電流與閘極電容。如上所述，該臨界電壓之獨立調整可藉由提供以下之至少一者來達成：在矽通道中之不同的個別摻雜物濃度；用於該第一、第二與第三閘極介電質之不同的個別閘極介電質厚度；以及用於該第一及第二矽通道之不同的個別矽通道厚度。然而，可使用其它獨立調整之方法而不脫離本發明之範疇。
在本發明之某些實施例中，該閘極電極16可以金屬形成或完全被矽化。該金屬閘極可以是替代金屬閘極、或可以是最初形成的。再者，該氧化物層14a至14c中之一層或更多層可由高k閘極介電材料(high k gate dielectric material)組成，而不是由較低k氧化物或其它材料組成。
第7圖與第8圖係顯示根據本發明之另一實施例所建構之結構。在第2圖之熱氧化作用及源極與汲極延伸植入步驟後，第7圖提供了加高(raised)源極與汲極形成製程。
此係藉由例如以已知方式在基材12上成長矽且然後蝕刻該矽以形成該加高之源極與汲極40而執行。
在第8圖中，間隔物42已形成在該加高的源極與汲極40之上，間隔物42係從例如氧化物或氮化物形成，矽化物區48係以如稍早描述的方式形成在該閘極電極16上。
第10圖係顯示根據本發明之實施例所建構之多操作模式電晶體之模擬(simulation)。舉例來說，根據用於雙通道NMOSFET的模擬，若頂部之矽通道摻雜高於大約3×1017
cm2
，該頂部通道將會被打開(turned on)，而底部通道將會被關閉(turned off)，反之亦然。在第11圖中，該多操作模式電晶體之優點係描述於模擬中，其中顯示驅動電流與閘極漏電(leakage)係藉由開啟/關閉某些數目之通道來作選擇。與單通道裝置相比，使用兩個通道顯示了驅動電流之改善。
本發明於是提供一種多操作模式電晶體，其中該不同的操作模式係可藉由對該電晶體之各通道之臨界電壓之獨立調整而容易達成。此減少了製造複雜性以及微影光罩之數目，其中需要該微影光罩來達成裝置參數之變化及調整例如環形植入與氧化配方之製程條件於具有在各種臨界電壓與閘極氧化物厚度操作之電晶體的ULSI電路中。
雖然已詳細說明及例示本發明，然會清楚瞭解本發明係僅經由例示與範例說明而已，而不以此為限，本發明之範疇係僅由附加的申請專利範圍所限定。
10．．．堆疊
12．．．基材
14a、14b、14c．．．氧化物層、閘極介電層
15a、15b．．．低濃度摻雜矽層、通道區、矽通道
16．．．閘極電極
18．．．硬遮罩
20．．．熱氧化物
21．．．源極與汲極延伸植入物
22．．．低濃度摻雜矽層
24．．．高濃度摻雜矽層
26、28、42．．．間隔物
30．．．矽化物區
32．．．源極與汲極區
40．．．加高之源極與汲極
48．．．矽化物區
第1圖係描述根據本發明之實施例於已執行用以產生堆疊之層蝕刻後所形成之堆疊；第2圖係描述根據本發明之實施例，第1圖在源極與汲極延伸植入中之熱氧化製程後的結構；第3圖係描述根據本發明之實施例，第2圖在低濃度摻雜矽沈積(lightly doped silicon deposition)與高濃度摻雜矽沈積(heavily doped silicon deposition)後的結構；第4圖係描述根據本發明之實施例，第3圖在已執行矽間隔物蝕刻後的結構；第5圖係描述第4圖在閘極電極與矽間隔物上形成氧化物或氮化物間隔物後的結構；第6圖係顯示根據本發明之實施例，第5圖在源極與汲極植入以及在閘極電極中形成矽化物區域後的結構；第7圖係顯示在製程流程中在第2圖後之本發明之替代實施例，且其中根據本發明之實施例形成加高的源極與汲極結構；第8圖係描述根據本發明之實施例，第7圖在閘極電極中形成氧化物或氮化物間隔物及矽化物區域後的結構；第9圖係更詳細顯示於例示的實施例中之第1圖之閘極堆疊；第10圖係顯示根據本發明之實施例所建構之多操作模式電晶體之模擬；以及第11圖係描述在模擬中第10圖之多操作模式電晶體之優點。
12．．．基材
14a、14b、14c．．．氧化物層、閘極介電層
15a、15b．．．低濃度摻雜矽層、通道區、矽通道
16．．．閘極電極
20．．．熱氧化物
21．．．源極與汲極延伸植入物
22．．．低濃度摻雜矽層
24．．．高濃度摻雜矽層
26、28．．．間隔物
30．．．矽化物區
32．．．源極與汲極區
Claims (18)
- 一種形成半導體裝置之方法，包括以下步驟：形成多個通道；在該多個通道上形成閘極電極；以及對各通道獨立地調整臨界電壓，其中，對各通道獨立地調整該臨界電壓的步驟包含充份地、不同地調整該臨界電壓以使施加特定的閘極電壓將打開該多個通道之兩相鄰通道之其中一者，而該兩相鄰通道之另一者維持關閉；以及藉由控制被打開及關閉之該兩相鄰通道的數目而控制驅動電流至特定值。
- 如申請專利範圍第1項之方法，其中，該形成多個通道的步驟包含：形成第一閘極介電質、在該第一閘極介電質上之第一矽通道、在該第一矽通道上之第二閘極介電質、在該第二閘極介電質上之第二矽通道、以及在該第二通道上之第三閘極介電質。
- 如申請專利範圍第2項之方法，其中，該獨立地調整該臨界電壓的步驟包含於該第一與第二矽通道中提供不同的個別摻雜物濃度。
- 如申請專利範圍第2項之方法，其中，該獨立地調整該臨界電壓的步驟包含對該第一、第二與第三閘極介電質提供不同的個別閘極介電質厚度。
- 如申請專利範圍第2項之方法，其中，該獨立地調整該臨界電壓的步驟包含對該第一與第二矽通道提供不同 的個別矽通道厚度。
- 如申請專利範圍第2項之方法，其中，該獨立地調整該臨界電壓的步驟包含提供以下之至少一者：於該第一與第二矽通道中之不同的個別摻雜物濃度；用於該第一、第二與第三閘極介電質之不同的個別閘極介電質厚度；以及用於該第一與第二矽通道之不同的個別矽通道厚度。
- 一種形成多操作模式電晶體之方法，包括以下步驟：形成多個通道，該通道之其中至少一者較其它通道之其中至少一者具有不同的操作參數；在該多個通道上形成閘極電極；對各通道獨立地調整臨界電壓，其中，對各通道獨立地調整該臨界電壓的步驟包含充份地、不同地調整該臨界電壓以使施加特定的閘極電壓將打開該多個通道之兩相鄰通道之其中一者，而該兩相鄰通道之另一者維持關閉；以及藉由控制被打開及關閉之該兩相鄰通道的數目而控制驅動電流至特定值。
- 如申請專利範圍第7項之方法，其中，該形成多個通道的步驟包含形成藉由閘極介電層而彼此分隔開且與該閘極電極分隔開之多個矽通道。
- 如申請專利範圍第8項之方法，其中，至少某些之該多個矽通道係形成有不同的個別厚度。
- 如申請專利範圍第9項之方法，其中，至少某些之該閘 極介電層係形成有不同的個別厚度。
- 如申請專利範圍第10項之方法，其中，至少某些之該矽通道係以不同的個別摻雜物濃度予以摻雜。
- 如申請專利範圍第8項之方法，其中，該多個通道係以對各通道之以下之至少一者的獨立控制予以形成：閘極介電質厚度；於該矽通道中的摻雜物濃度；以及該矽通道的厚度。
- 一種多操作模式電晶體，包括：具有包含臨界電壓之不同的個別操作特徵使得各通道係被獨立地調整臨界電壓之多個通道，其中，該臨界電壓係被充份地、不同地調整以使施加特定的閘極電壓將打開該多個通道之兩相鄰通道之其中一者，而該兩相鄰通道之另一者維持關閉，而驅動電流係藉由控制被打開及關閉之該兩相鄰通道的數目而控制至特定值；以及在該多個通道上之閘極電極。
- 如申請專利範圍第13項之多操作模式電晶體，其中，該多個通道包括至少二個藉由第一閘極介電層分隔開之矽通道，該矽通道藉由第二閘極介電層而與該閘極電極分隔開。
- 如申請專利範圍第14項之多操作模式電晶體，其中，該兩個矽通道具有不同的摻雜物濃度。
- 如申請專利範圍第14項之多操作模式電晶體，其中，該兩個矽通道具有不同的厚度。
- 如申請專利範圍第14項之多操作模式電晶體，其中，該第一與第二閘極介電層具有不同的厚度。
- 如申請專利範圍第14項之多操作模式電晶體，其中，該多個通道具有以下之至少一者：於該兩個矽通道中之不同的摻雜物濃度；該兩個矽通道之不同的厚度；以及該第一與第二閘極介電層之不同的厚度。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/289,682 US7544572B2 (en) | 2005-11-30 | 2005-11-30 | Multi-operational mode transistor with multiple-channel device structure |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW200733247A TW200733247A (en) | 2007-09-01 |
| TWI446454B true TWI446454B (zh) | 2014-07-21 |
Family
ID=37735228
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW095143904A TWI446454B (zh) | 2005-11-30 | 2006-11-28 | 具有多通道裝置結構之多操作模式電晶體 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US7544572B2 (zh) |
| EP (1) | EP1958263A1 (zh) |
| JP (1) | JP2009517886A (zh) |
| KR (1) | KR20080083126A (zh) |
| CN (1) | CN101322250B (zh) |
| TW (1) | TWI446454B (zh) |
| WO (1) | WO2007064474A1 (zh) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102178828B1 (ko) | 2014-02-21 | 2020-11-13 | 삼성전자 주식회사 | 멀티 나노와이어 트랜지스터를 포함하는 반도체 소자 |
| KR102434993B1 (ko) | 2015-12-09 | 2022-08-24 | 삼성전자주식회사 | 반도체 소자 |
| US9899416B2 (en) | 2016-01-11 | 2018-02-20 | Samsung Electronics Co., Ltd. | Semiconductor device and fabricating method thereof |
| KR102413782B1 (ko) | 2016-03-02 | 2022-06-28 | 삼성전자주식회사 | 반도체 장치 |
| US10978561B2 (en) | 2017-10-18 | 2021-04-13 | Iucf-Hyu (Industry-University Cooperation Foundation Hanyang University) | Layer, multilevel element, method for fabricating multilevel element, and method for driving multilevel element |
| WO2019078651A1 (ko) * | 2017-10-18 | 2019-04-25 | 한양대학교 산학협력단 | 막, 멀티레벨 소자, 멀티레벨 소자의 제조방법, 멀티레벨 소자의 구동방법 |
| EP3640993A1 (en) * | 2017-10-18 | 2020-04-22 | IUCF-HYU (Industry-University Cooperation Foundation Hanyang University) | Layer, multilevel element, method for fabricating multilevel element, and method for driving multilevel element |
| US10818800B2 (en) * | 2017-12-22 | 2020-10-27 | Nanya Technology Corporation | Semiconductor structure and method for preparing the same |
| KR102265038B1 (ko) * | 2018-12-12 | 2021-06-16 | 한양대학교 산학협력단 | P형 반도체층, p형 멀티레벨 소자, 및 p형 멀티레벨 소자의 제조방법 |
| KR102276295B1 (ko) * | 2018-12-12 | 2021-07-13 | 한양대학교 산학협력단 | 인듐 산화물 반도체층을 구비하는 멀티레벨 소자 및 멀티레벨 소자의 제조방법 |
| KR102276293B1 (ko) * | 2018-12-12 | 2021-07-13 | 한양대학교 산학협력단 | 양극성 멀티레벨 소자 |
| US11177449B2 (en) | 2018-12-12 | 2021-11-16 | Industry-University Cooperation Foundation Hanyang University | P-type semiconductor layer, P-type multilevel element, and manufacturing method for the element |
| US10886415B2 (en) | 2019-03-07 | 2021-01-05 | International Business Machines Corporation | Multi-state transistor devices with multiple threshold voltage channels |
| KR20240001583A (ko) | 2022-06-27 | 2024-01-03 | 포항공과대학교 산학협력단 | 멀티레벨 소자 및 이의 제조방법 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4908678A (en) | 1986-10-08 | 1990-03-13 | Semiconductor Energy Laboratory Co., Ltd. | FET with a super lattice channel |
| JPH0444273A (ja) * | 1990-06-07 | 1992-02-14 | Fujitsu Ltd | 絶縁ゲート型電界効果トランジスタ |
| US5243206A (en) * | 1991-07-02 | 1993-09-07 | Motorola, Inc. | Logic circuit using vertically stacked heterojunction field effect transistors |
| US5412224A (en) * | 1992-06-08 | 1995-05-02 | Motorola, Inc. | Field effect transistor with non-linear transfer characteristic |
| JPH08213480A (ja) | 1994-10-31 | 1996-08-20 | Nkk Corp | 半導体装置及びその製造方法 |
| JP3233873B2 (ja) * | 1996-06-12 | 2001-12-04 | 松下電器産業株式会社 | 半導体装置、半導体集積装置及び半導体装置の製造方法 |
| JP3461274B2 (ja) | 1996-10-16 | 2003-10-27 | 株式会社東芝 | 半導体装置 |
| US6724008B2 (en) | 2001-03-02 | 2004-04-20 | Amberwave Systems Corporation | Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits |
| JP4463482B2 (ja) | 2002-07-11 | 2010-05-19 | パナソニック株式会社 | Ｍｉｓｆｅｔ及びその製造方法 |
| FR2856521A1 (fr) | 2003-06-23 | 2004-12-24 | St Microelectronics Sa | Transistor mos, procede de fabrication correspondant et utilisation d'un tel transistor pour la realisation d'un plan memoire |
| JP2007521650A (ja) | 2003-07-02 | 2007-08-02 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 半導体デバイス並びに量子井戸構造体を製造する方法及び量子井戸構造体を有する半導体デバイス |
| US7074657B2 (en) * | 2003-11-14 | 2006-07-11 | Advanced Micro Devices, Inc. | Low-power multiple-channel fully depleted quantum well CMOSFETs |
| KR100550343B1 (ko) * | 2003-11-21 | 2006-02-08 | 삼성전자주식회사 | 다중 채널 모오스 트랜지스터를 포함하는 반도체 장치의제조 방법 |
-
2005
- 2005-11-30 US US11/289,682 patent/US7544572B2/en not_active Expired - Fee Related
-
2006
- 2006-11-15 EP EP06837646A patent/EP1958263A1/en not_active Withdrawn
- 2006-11-15 JP JP2008543310A patent/JP2009517886A/ja active Pending
- 2006-11-15 WO PCT/US2006/044308 patent/WO2007064474A1/en active Application Filing
- 2006-11-15 CN CN2006800450609A patent/CN101322250B/zh not_active Expired - Fee Related
- 2006-11-15 KR KR1020087016008A patent/KR20080083126A/ko not_active Application Discontinuation
- 2006-11-28 TW TW095143904A patent/TWI446454B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| TW200733247A (en) | 2007-09-01 |
| WO2007064474A1 (en) | 2007-06-07 |
| CN101322250B (zh) | 2010-09-15 |
| CN101322250A (zh) | 2008-12-10 |
| US20070122983A1 (en) | 2007-05-31 |
| US7544572B2 (en) | 2009-06-09 |
| JP2009517886A (ja) | 2009-04-30 |
| KR20080083126A (ko) | 2008-09-16 |
| EP1958263A1 (en) | 2008-08-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MM4A | Annulment or lapse of patent due to non-payment of fees |