JPH11340466A

JPH11340466A - 薄膜トランジスタ及びその製造方法

Info

Publication number: JPH11340466A
Application number: JP14436698A
Authority: JP
Inventors: Yutaka Ito; 伊藤　　豊
Original assignee: Matsushita Electronics Corp
Current assignee: Panasonic Holdings Corp
Priority date: 1998-05-26
Filing date: 1998-05-26
Publication date: 1999-12-10

Abstract

(57)【要約】【課題】アクティブマトリクス用薄膜トランジスタに
おいて、オフ電流を低く保ちつつ大きなオン電流を得
る。【解決手段】薄膜トランジスタは、Ｎ型半導体層で構
成されるソース領域８，９およびドレイン領域１３，１
４に挟まれた、ゲート電極直下領域の半導体層が、真性
半導体領域もしくは低濃度Ｐ型領域１０，１２と、それ
に挟まれた低濃度Ｎ型領域１１とからなる構成とする。
これにより、ゲート電極直下領域の低濃度のＮ型領域１
１によってソース・ドレイン間電圧を分圧し、オフ電流
を低く抑える。また、低濃度のＮ型領域１１上にゲート
電極５が配置されることで、オン時においてはゲート電
極５に印加された電圧による電界によって、低濃度のＮ
型領域１１の電子密度が高まることで抵抗値が下がり、
大きなオン電流が得られる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、特に液晶を駆動す
るアクティブマトリクス用薄膜トランジスタおよびその
製造方法に関するものである。

【０００２】

【従来の技術】近年、液晶産業は大きく成長しており、
特に薄膜トランジスタを用いて液晶を駆動するアクティ
ブマトリクス型液晶装置の伸びは著しい。以下図面を参
照しながら、従来のアクティブマトリクス用ＭＩＳ型薄
膜トランジスタの一例について説明する。

【０００３】図１６は、従来の１画素分のアクティブマ
トリクス用薄膜トランジスタの断面模式図を示したもの
である。図１６において、１は絶縁体基板、２は薄膜半
導体層、３はソース電極、４はドレイン電極、１０５は
分割ゲート電極、６はゲート絶縁膜、７は層間絶縁膜、
８はソース側高濃度Ｎ型領域、９はソース側低濃度Ｎ型
領域、１０はソース側Ｐ型領域、１１は中央部の低濃度
Ｎ型領域、１２はドレイン側Ｐ型領域、１３はドレイン
側低濃度Ｎ型領域、１４はドレイン側高濃度Ｎ型領域で
ある。説明のため便宜上、３をソース電極、４をドレイ
ン電極として示したが、実際の動作時にはある周期でソ
ースとドレインの役割、すなわち位置が入れ替わる。つ
まりソースがドレイン電極になりドレインがソース電極
になり、また元に戻るというサイクルが繰り返される。

【０００４】このように構成された薄膜トランジスタに
ついて、以下その動作を説明する。ソース電極３の電位
を基準にとって０Ｖとする。分割ゲート電極１０５に正
の電位をかけかつドレイン電極４に正の電位をかけたと
きこの薄膜トランジスタはオンになり、ドレイン電極４
からソース電極３に向かってオン電流が流れる。このオ
ン電流によって各画素の画素容量に電荷を蓄えたり、放
出したりして画素電極の電位を変え液晶の配向を制御す
るわけである。オン電流によって画素容量に電荷を蓄え
たり放出したりした後、一定時間、画素容量の電荷量を
一定に保つ必要があるが、そのためにはオフ電流を極め
て小さく抑える必要がある。オフ電流とはドレイン電極
４に正電圧がかかり、分割ゲート電極１０５が０Ｖもし
くは負電圧のときにドレイン電極４からソース電極３に
流れる電流である。オフ電流を抑えるためにいわゆるＬ
ｄｄ構造が採用されている。すなわちソース側低濃度Ｎ
型領域９とドレイン側低濃度Ｎ型領域１３がＬｄｄに相
当する。これだけではオフ電流を充分低く抑えることが
できないため、分割ゲート電極１０５として、その間に
中央部の低濃度Ｎ型領域１１を形成している。この構造
によりドレインに正電圧をかけた場合、その電圧は主に
ドレイン側低濃度Ｎ型領域１３と中央部の低濃度Ｎ型領
域１１の２箇所で分圧されオフ電流は大きく低減する。

【０００５】

【発明が解決しようとする課題】しかしながら、上記の
ような従来の構成では、中央部の低濃度Ｎ型領域の抵抗
が高いため、ゲート電極を分割しない構造と比べオン電
流が大きく低下するという問題を有していた。

【０００６】本発明は、上記従来の問題点を解決するも
ので、オフ電流を低く保ちつつオン電流の低下も低く抑
えることができるアクティブマトリクス用薄膜トランジ
スタおよびその製造方法を提供することを目的とするも
のである。

【０００７】

【課題を解決するための手段】上記目的を達成するため
に、本発明の薄膜トランジスタは、一導電型半導体層で
構成されるソースおよびドレイン領域に挟まれたゲート
電極直下の前記半導体層が、チャンネルの長さ方向中央
部に低濃度の一導電型領域と、前記低濃度の一導電型領
域を挟む２つの真性半導体領域または低濃度の反対導電
型領域とからなることを特徴とするものである。

【０００８】本発明は、上記のように、例えばゲート電
極直下領域の半導体層に、Ｐ型領域もしくは真性半導体
領域に挟まれた低濃度のＮ型領域を設け、これでソース
・ドレイン間電圧を分圧し、オフ電流を低く抑えつつ、
前記低濃度のＮ型領域上にゲート電極が配置されること
で、オン時においては低濃度のＮ型領域でゲートの電界
により電子密度が高まって抵抗値が下がり、大きなオン
電流が得られる。

【０００９】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら詳細に説明する。

【００１０】（実施の形態１）図１は本発明の実施の形
態１における薄膜トランジスタの断面模式図を示したも
のである。図１において、１は絶縁体基板、２は薄膜半
導体層、３はソース電極、４はドレイン電極、５はゲー
ト電極、６はゲート絶縁膜、７は層間絶縁膜、８はソー
ス側高濃度Ｎ型領域、９はソース側低濃度Ｎ型領域、１
０はソース側Ｐ型領域、１１は中央部の低濃度Ｎ型領
域、１２はドレイン側Ｐ型領域、１３はドレイン側低濃
度Ｎ型領域、１４はドレイン側高濃度Ｎ型領域である。
ソース側Ｐ型領域１０およびドレイン側Ｐ型領域１２は
不純物の極めて少ない真性領域の半導体であってもよ
い。

【００１１】以上のように構成された薄膜トランジスタ
について、その動作を説明する。オフ時の動作として、
ソース電極３を０Ｖとしゲート電極５に０Ｖ以下の負電
圧、ドレイン電極４に正電圧をかけたとき、この薄膜ト
ランジスタのドレイン電極４からソース電極３に向かっ
てオフ電流が流れる。ドレイン電圧は主にドレイン側の
薄いＮ型領域１４と接続部の薄いＮ型領域１１に分圧さ
れ、オフ電流は低く抑えられる。

【００１２】オン時の動作としては、ソース電極３を０
Ｖとしゲート電極５とドレイン電極４に正電圧をかけた
とき、ドレイン電極４からソース電極３に向かってオン
電流が流れる。この時、中央部の低濃度Ｎ型領域１１は
直上にゲート絶縁膜６、ゲート電極５が存在するため正
の外部電界がかかっており、多数の電子が誘起されシー
ト抵抗換算ではチャネル領域より低い抵抗値を示す。し
たがって中央部の低濃度Ｎ型領域を設けることで、単純
なシングルゲート構造と比較してゲート長が長くなって
もオン電流の低下は低く抑えられ、ゲートを分割した従
来構造と比較すると、オン電流は大きく増加させること
ができる。

【００１３】図１に示した構造を有する薄膜トランジス
タの製造方法を、図２〜図７を参照しながら説明する。
まず図２において、絶縁体基板１上に半導体薄膜を成膜
し、フォトマスクとエッチングにより島状の薄膜半導体
層２を形成する。ここで絶縁体基板１は例えば石英基板
を使用する。また薄膜半導体層２は例えば多結晶Ｓｉ膜
で形成する。多結晶Ｓｉ膜の形成は、例えば減圧ＣＶＤ
法によって形成したものをそのまま使ったり、あるいは
固相成長法やレーザアニール法により大粒径化した膜を
使う。次にＢ＋（ボロンイオン）を注入し、薄膜半導体
層２をＰ型とする。なお、必ずしもこのＢ＋の注入は必
要ではないが、しきい値電圧の制御が必要な場合にこの
Ｂ＋の注入を行う。

【００１４】続いて、図３に示したように、例えば熱酸
化により薄膜半導体層２上にゲート絶縁膜６を形成す
る。膜厚は例えば６０ｎｍとする。次にゲート電極５を
形成する。ゲート電極５としては、例えば多結晶Ｓｉ膜
により構成し、膜厚は例えば３００ｎｍとする。

【００１５】次に、図４に示したように、ゲート電極５
をマスクとしてＰ＋（リンイオン）を薄膜半導体層２に
部分的に注入し、ソース側低濃度Ｎ型領域９とドレイン
側低濃度Ｎ型領域１３を形成する。低濃度Ｎ型領域のＰ
濃度は５×１０¹⁵ｃｍ~³より高く１×１０¹⁸ｃｍ~³を超
えないのが望ましい。ドーズ量としては１×１０¹¹ｃｍ
~²以上で５×１０¹³ｃｍ~²を超えない範囲が望ましい。

【００１６】続いて、図５に示したように、フォトリソ
技術を用いて、ゲート電極５のチャネル方向中央部の一
部を除き、ソース側のゲート電極５の一部と薄膜半導体
層２のソース側低濃度Ｎ型領域の一部を、またドレイン
側のゲート電極５の一部と薄膜半導体層２のドレイン側
低濃度Ｎ型領域の一部をそれぞれ覆うようにレジスト膜
１７を形成する。レジスト膜１７の膜厚は例えば１００
０ｎｍとする。

【００１７】続いて図６に示したように、Ｐ＋（リンイ
オン）をゲート電極５とゲート絶縁膜６を突き抜けて薄
膜半導体層２に達する加速エネルギーで注入する。ここ
ではゲート電極を３００ｎｍ、ゲート絶縁膜（熱酸化
膜）を６０ｎｍと仮定しているので、例えばＰの１価イ
オンを注入するのであれば加速エネルギーを例えば３０
０ｋｅＶとする。この３００ｋｅＶという注入エネルギ
ーでＳｉ中でのＰ＋のプロジェクションレンジは約３８
０ｎｍである。これに３σを足してもＳｉ中では約７８
０ｎｍである。レジストのリンイオンに対する阻止能は
Ｓｉよりも高いので、レジストの膜厚が１０００ｎｍあ
れば突き抜けないと考えて良い。ここでσは、ｐ＋不純
物プロファイルがガウス分布とした場合の不純物濃度広
がりの標準偏差である。当然のことながらＰの２価イオ
ン、３価イオンを注入する場合は加速エネルギーは２分
の１、３分の１でよい。この注入により薄膜半導体層２
のゲート電極５直下の中央部に低濃度Ｎ型領域１１が形
成される。中央部の低濃度Ｎ型領域１１のＰ濃度は５×
１０¹⁵ｃｍ~³より高く１×１０¹⁸ｃｍ~³を超えないのが
望ましい。ドーズ量としては１×１０¹¹ｃｍ~²以上で５
×１０¹³ｃｍ~²を超えない範囲が望ましい。

【００１８】一方、ソース側低濃度Ｎ型領域９およびド
レイン側低濃度Ｎ型領域１３では、Ｐイオンはエネルギ
ーが高いために、その大部分は薄膜半導体層２を通過
し、絶縁体基板中へ導入される。

【００１９】さらに、図７に示したように、レジスト膜
１７はそのままで、レジスト膜１７およびゲート電極５
をマスクとして、例えばリンイオンを注入し、ソース側
高濃度Ｎ型領域８およびドレイン側高濃度Ｎ型領域１４
を形成する。注入イオンはヒ素でもよい。その後レジス
ト膜１７を除去する。

【００２０】この後は、図１に示してあるように、注入
イオンの活性化を含む熱処理工程、層間絶縁膜７の形成
工程、コンタクト開口部の形成工程などを経て、ソース
電極３およびドレイン電極４を形成し、本発明の薄膜ト
ランジスタ構造が完成する。

【００２１】ここまでで薄膜トランジスタそのものは基
本的に完成するわけであるが、この後、液晶制御に対応
するために、透明電極形成等いくつかのプロセスが追加
され、さらに液晶組立工程を経てはじめてアクティブマ
トリクス用薄膜トランジスタとして機能することにな
る。

【００２２】以上の本実施の形態１によれば、従来プロ
セスと比較してフォトマスク工程の増加もなく、イオン
注入工程が１工程増えるのみである。

【００２３】（実施の形態２）次に、本発明の実施の形
態２における薄膜トランジスタの製造方法について、図
８、図９、図１０を用いて説明する。本実施の形態２
で、図２から図５のレジスト膜形成までの工程は、実施
の形態１と同じである。

【００２４】それに続く工程として、図８に示したよう
に、レジスト膜１７とゲート電極５をマスクにしてＡｓ
あるいはＰイオン１９を注入し、ソース側高濃度Ｎ型領
域８およびドレイン側高濃度Ｎ型領域１４を形成する。

【００２５】続いて図９に示したように、レジスト膜１
７に覆われていない部分のゲート電極５をゲート絶縁膜
６が露出しない範囲でドライエッチングにより掘り下げ
る。ここでは、例えば膜厚にして約１００ｎｍ残すもの
とする。ゲート電極５の材料に対するエッチング条件は
ゲート絶縁膜６に対して高い選択比を持つ条件としなけ
ればならない。ゲート電極５がなくゲート絶縁膜６が露
出しているソース・ドレイン領域では、エッチング中に
ゲート絶縁膜６がなくなって下地の薄膜半導体層２がエ
ッチングされないように留意する必要があるからであ
る。

【００２６】次に、ゲート電極５を掘り下げた１００ｎ
ｍの膜厚の部分およびゲート絶縁膜６を通して、Ｐイオ
ン２３を薄膜半導体層２に注入し、中心部の低濃度Ｎ型
領域１１を形成する。Ｐを１価イオンで注入すると仮定
して加速エネルギーは例えば１５０ｋｅＶとする。１５
０ｋｅＶでのＳｉ中のＰ＋のプロジェクションレンジは
約１９０ｎｍである。

【００２７】続いて図１０に示したように、熱処理工
程、層間絶縁膜７の形成工程、コンタクト開口部の形成
工程などを経てソース電極３、ドレイン電極４を形成
し、本発明の薄膜トランジスタ構造が完成する。

【００２８】本実施の形態２においては、実施の形態１
と比較して中央部の低濃度Ｎ型領域１１を形成するため
のＰイオンの注入エネルギーを半分にすることができ、
ゲート絶縁膜６へのダメージを低減することができる。

【００２９】（実施の形態３）次に、実施の形態３にお
ける製造方法について説明する。まず、図１１に示した
ように、絶縁体基板１上に薄膜半導体層２を形成しＢイ
オン１５を注入する。

【００３０】次いで、図１２に示したように、フォトリ
ソ工程でレジスト膜２０を形成し、これをマスクとして
リンイオンを薄膜半導体層２の一部に注入し中央部の低
濃度Ｎ型領域１１を形成する。

【００３１】続いて、図１３に示したように、レジスト
膜２０を除去した後、ゲート絶縁膜６を例えば熱酸化で
形成する。次にゲート電極５を形成し、これをマスクと
してリンイオン１６を薄膜半導体層２に注入し、ソース
側低濃度Ｎ型領域９およびドレイン側低濃度Ｎ型領域１
３を形成する。

【００３２】さらに、図１４に示したように、フォトリ
ソ工程によりゲート電極５を完全に覆いかつソース側低
濃度Ｎ型領域９とドレイン側低濃度Ｎ型領域１３の一部
を覆うようにレジスト膜１７を形成した後、リンイオン
２２を注入してソース側高濃度Ｎ型領域８およびドレイ
ン側高濃度Ｎ型領域１４を形成する。この後は、実施の
形態１及び２と同様の工程を経て、図１に示す本発明の
薄膜トランジスタ構造が完成する。

【００３３】本実施の形態３では、ゲート電極５の形成
前に中央部の低濃度Ｎ型領域１１を形成するため、ゲー
ト絶縁膜６へのイオン注入ダメージを完全になくするこ
とができるという利点がある。

【００３４】（実施の形態４）次に、実施の形態４につ
いて、図１５を用いて説明する。今までに述べた実施の
形態１〜３と異なるところは、ゲート電極を第１ゲート
電極３０と第２ゲート電極３１の２つに分け、第１ゲー
ト電極３０をソース側Ｐ型領域１０の直上とドレイン側
Ｐ型領域１２の直上にそれぞれ配し、第２ゲート電極３
１を中央部の低濃度Ｎ型領域の直上に配し、第１ゲート
電極３０と第２ゲート電極３１をゲート間絶縁膜３２で
分離し、これにより、第１および第２ゲート電極の電位
を独立に制御できる構造としたものである。２つのゲー
ト電位を独立に制御することでオン電流のより精密な制
御が可能となるだけでなく、オフ電流の精密制御も可能
となる。

【００３５】この構造は、図１６に示す従来の構成と同
様に、分割ゲート電極３０を形成した後、その表面を熱
酸化してゲート間絶縁膜３２を形成し、さらにポリシリ
コンなどで第２ゲート電極３１を形成すればよい。

【００３６】

【発明の効果】以上説明したように、本発明によれば、
ＭＩＳ型の薄膜トランジスタにおいてＮ型半導体層で構
成されるソースおよびドレイン領域に挟まれたゲート電
極直下領域の半導体層の一部に、真性半導体領域もしく
は低濃度Ｐ型領域に挟まれて低濃度Ｎ型領域を設け、低
濃度Ｎ型領域にソース・ドレイン間の電圧を分圧して印
加するようにしたのでオフ電流を低く抑えることができ
る。それと共に低濃度Ｎ型領域上にもゲート電極が配置
されたことで、オン時においては、ゲート電極に印加さ
れた電界により電子密度を増大させることができ、抵抗
値を下げてオン電流の低下を抑えることができるもので
ある。

【図面の簡単な説明】

【図１】本発明の実施の形態１における薄膜トランジス
タの断面模式図

【図２】図１の薄膜トランジスタの製造方法を示す工程
断面模式図

【図３】図１の薄膜トランジスタの製造方法を示す工程
断面模式図

【図４】図１の薄膜トランジスタの製造方法を示す工程
断面模式図

【図５】図１の薄膜トランジスタの製造方法を示す工程
断面模式図

【図６】図１の薄膜トランジスタの製造方法を示す工程
断面模式図

【図７】図１の薄膜トランジスタの製造方法を示す工程
断面模式図

【図８】本発明の実施の形態２における薄膜トランジス
タの製造方法を示す工程断面模式図

【図９】本発明の実施の形態２における薄膜トランジス
タの製造方法を示す工程断面模式図

【図１０】本発明の実施の形態２における薄膜トランジ
スタの製造方法を示す工程断面模式図

【図１１】本発明の実施の形態３における薄膜トランジ
スタの製造方法を示す工程断面模式図

【図１２】本発明の実施の形態３における薄膜トランジ
スタの製造方法を示す工程断面模式図

【図１３】本発明の実施の形態３における薄膜トランジ
スタの製造方法を示す工程断面模式図

【図１４】本発明の実施の形態３における薄膜トランジ
スタの製造方法を示す工程断面模式図

【図１５】本発明の実施の形態４における薄膜トランジ
スタをの断面模式図

【図１６】従来の薄膜トランジスタ構造の断面模式図

【符号の説明】

１絶縁体基板２薄膜半導体層３ソース電極４ドレイン電極５ゲート電極６ゲート絶縁膜７層間絶縁膜８ソース側高濃度Ｎ型領域９ソース側低濃度Ｎ型領域１０ソース側Ｐ型領域１１中央部の低濃度Ｎ型領域１２ドレイン側Ｐ型領域１３ドレイン側低濃度Ｎ型領域１４ドレイン側高濃度Ｎ型領域１５ボロンイオン１６，１８，１９，２１，２２，２３リンイオン１７，２０レジスト膜３０第１ゲート電極３１第２ゲート電極３２ゲート間絶縁膜

Claims

【特許請求の範囲】

【請求項１】ＭＩＳ型薄膜トランジスタにおいて、一
導電型半導体層で構成されるソースおよびドレイン領域
に挟まれたゲート電極直下の前記半導体層が、チャンネ
ルの長さ方向中央部に低濃度の一導電型領域と、前記低
濃度の一導電型領域を挟む２つの真性半導体領域または
低濃度の反対導電型領域とからなることを特徴とする薄
膜トランジスタ。
【請求項２】基板上に島状の薄膜半導体層を形成する
工程と、島状の前記薄膜半導体層上にゲート絶縁膜を形
成する工程と、前記ゲート絶縁膜上にゲート電極を形成
する工程と、前記ゲート電極をマスクとして島状の前記
薄膜半導体層に一導電型の不純物を導入する工程と、前
記ゲート電極直下の前記薄膜半導体層の一部に、前記ゲ
ート電極を通して一導電型不純物を打ち込む工程とを有
することを特徴とする薄膜トランジスタの製造方法。
【請求項３】基板上に島状の薄膜半導体層を形成する
工程と、島状の前記薄膜半導体層上にゲート絶縁膜を形
成する工程と、前記ゲート絶縁膜上にゲート電極を形成
する工程と、前記ゲート電極をマスクとして島状の前記
薄膜半導体層に一導電型の不純物を導入する工程と、前
記ゲート電極の一部領域を選択的にエッチングし、薄膜
化する工程と、前記ゲート電極の薄膜化した部分を通し
て島状の前記薄膜半導体層の一部に一導電型不純物を打
ち込む工程とを有することを特徴とする薄膜トランジス
タの製造方法。
【請求項４】基板上に島状の薄膜半導体層を形成する
工程と、島状の前記薄膜半導体層の一部に選択的に一導
電型不純物を導入して低濃度不純物領域を形成する工程
と、前記低濃度不純物領域を形成した薄膜半導体層上に
ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の、
下部に前記低濃度不純物領域およびその両側近傍の領域
が位置する部分の上を覆うようにゲート電極を形成する
工程と、前記ゲート電極をマスクとして一導電型不純物
を前記薄膜半導体層の一部に注入する工程とを有するこ
とを特徴とする薄膜トランジスタの製造方法。
【請求項５】ＭＩＳ型薄膜トランジスタにおいて、少
なくとも一部がチャネル層を形成する薄膜半導体層上に
ゲート絶縁膜を介してゲート電極が配置され、前記チャ
ネル層は、その長さ方向中央部に一導電型低濃度領域
と、その一導電型低濃度領域の両側に反対導電型もしく
は真性半導体の領域とを有し、前記ゲート電極は、前記
反対導電型もしくは真性半導体の上部に２つに分離され
た第１のゲート電極と、前記一導電型低濃度領域の上部
に前記２つの第１のゲート電極とは電気的に絶縁された
第２のゲート電極とを有し、前記第１のゲート電極と前
記第２のゲート電極にそれぞれ異なる電位を設定し得る
ことを特徴とする薄膜トランジスタ。